JPS62122000A - 記憶素子 - Google Patents
記憶素子Info
- Publication number
- JPS62122000A JPS62122000A JP60262832A JP26283285A JPS62122000A JP S62122000 A JPS62122000 A JP S62122000A JP 60262832 A JP60262832 A JP 60262832A JP 26283285 A JP26283285 A JP 26283285A JP S62122000 A JPS62122000 A JP S62122000A
- Authority
- JP
- Japan
- Prior art keywords
- memory element
- data
- test
- section
- expected value
- Prior art date
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- Pending
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- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、情報を記憶する記憶部と、該記憶部の１要素
を指定して該記憶部の当該要素から情報を読出したりす
るためのアドレスを供給するアドレス供給部と、前記情
報の書込み、読出し動作を実行するために必要な制御信
号を供給する制御部とを備えたメモリ、レジスタファイ
ル等の記憶素子（ＬＳＩ）に関する。
を指定して該記憶部の当該要素から情報を読出したりす
るためのアドレスを供給するアドレス供給部と、前記情
報の書込み、読出し動作を実行するために必要な制御信
号を供給する制御部とを備えたメモリ、レジスタファイ
ル等の記憶素子（ＬＳＩ）に関する。
従来、この種のＬＳＩは、テスト用のツール（以下、テ
スタと呼ぶ）を使用して外部からテスト対象ＬＳＩにテ
スト条件、制御信号等を設定し、さらにテストデータを
与え、動作結果をテスタに読出し、準備しである期待値
と一致比較することにより機能の正当性をチェックして
いた。特にメモリ素子はその機能が単純で画一的である
ためそのテスト手法は従来から研究、試行され、 Ｍａ
ｒｃｈｉｎｇ法、 Ｇａｌｌｏｐｉｎｇ法、 Ｗａｌｔ
ｚｉｎｇ法等いくつかの標準的なテスト手法が提案され
、実施されている。ここではその手法の一つであるＭａ
ｒｃｈｉｎｇ法の簡易版によって例えばレジスタファイ
ルのＬＳＩの機能をテストする場合について説明する。
スタと呼ぶ）を使用して外部からテスト対象ＬＳＩにテ
スト条件、制御信号等を設定し、さらにテストデータを
与え、動作結果をテスタに読出し、準備しである期待値
と一致比較することにより機能の正当性をチェックして
いた。特にメモリ素子はその機能が単純で画一的である
ためそのテスト手法は従来から研究、試行され、 Ｍａ
ｒｃｈｉｎｇ法、 Ｇａｌｌｏｐｉｎｇ法、 Ｗａｌｔ
ｚｉｎｇ法等いくつかの標準的なテスト手法が提案され
、実施されている。ここではその手法の一つであるＭａ
ｒｃｈｉｎｇ法の簡易版によって例えばレジスタファイ
ルのＬＳＩの機能をテストする場合について説明する。
被試験ＬＳＩをテスタにセットし、第１ステツプでレジ
スタファイルの全アドレスの内容を０クリアし、第２ス
テツプであるアドレスｎにオール１を書込み、第３ステ
ツプで該当アドレスｎがオール１になっていてかつそれ
以外のアドレスがその影響を受けていないかをチェック
する。第２．３ステツプを全アドレスについて実施した
ら、次にオールＯ，オール１のパタンを逆にして同様の
チェックを行なう。
スタファイルの全アドレスの内容を０クリアし、第２ス
テツプであるアドレスｎにオール１を書込み、第３ステ
ツプで該当アドレスｎがオール１になっていてかつそれ
以外のアドレスがその影響を受けていないかをチェック
する。第２．３ステツプを全アドレスについて実施した
ら、次にオールＯ，オール１のパタンを逆にして同様の
チェックを行なう。
このテストを実施することにより主に記憶素子の０．１
固定故障および情報のワード間干渉によるエラーが検出
できる。
固定故障および情報のワード間干渉によるエラーが検出
できる。
上述した従来のＬＳＩのテスト方法非常に高価なテスタ
が必要であるばかり〒なく、ＬＳＩ レベルでテストし
て良品であっても装置へ組み込んだ場合、再度テストを
する必要があり、そこでエラーが検出された場合、それ
が装置のエラーなのかＬＳＩに起因するエラーなのかを
区別するのが困難であるという欠点がある。
が必要であるばかり〒なく、ＬＳＩ レベルでテストし
て良品であっても装置へ組み込んだ場合、再度テストを
する必要があり、そこでエラーが検出された場合、それ
が装置のエラーなのかＬＳＩに起因するエラーなのかを
区別するのが困難であるという欠点がある。
本発明の記憶素子は、
テストデータを生成するテストデータ生成部と該テスト
データに対応した期待値を生成する期待値生成部と、 テスト動作時に記憶部から読出されたデータと前記期待
値生成部から生成された期待値との一致比較を行なう比
較回路と、 該比較結果が格納されるレジスタと、 記憶素子に通常動作をさせるかテスト動作をさせるかを
指示するモード信号が印加される外部端子と、 記憶素子にテスト動作をさせるモード信号が外部端子に
印加されると、記憶素子がテスト、動作をするための制
御信号を必要な各部に出力する制御部を備えたことを特
徴とする。
データに対応した期待値を生成する期待値生成部と、 テスト動作時に記憶部から読出されたデータと前記期待
値生成部から生成された期待値との一致比較を行なう比
較回路と、 該比較結果が格納されるレジスタと、 記憶素子に通常動作をさせるかテスト動作をさせるかを
指示するモード信号が印加される外部端子と、 記憶素子にテスト動作をさせるモード信号が外部端子に
印加されると、記憶素子がテスト、動作をするための制
御信号を必要な各部に出力する制御部を備えたことを特
徴とする。
このように、記憶素子（メモリ、レジスタファイル等）
内に事故診断機能を具備することにより、高価なテスタ
を準備することなく素子内の機能をチェックできるだけ
でなく、素子を装置へ組み込んで動作させてエラーが検
出された場合、素子を装置に組込んだままで該エラーが
素子自身に起因するものか、外部要因によるものかを分
離することができる。
内に事故診断機能を具備することにより、高価なテスタ
を準備することなく素子内の機能をチェックできるだけ
でなく、素子を装置へ組み込んで動作させてエラーが検
出された場合、素子を装置に組込んだままで該エラーが
素子自身に起因するものか、外部要因によるものかを分
離することができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明記憶素子の一実施例を示す１ブロック図
、第２図（ａ）、（ｂ）はそれぞれ第１図中の読出しア
ドレス供給部２．書込みアドレス供給部３のブロック図
、第３図は本実施例におけるテストモード時の動作であ
る。
、第２図（ａ）、（ｂ）はそれぞれ第１図中の読出しア
ドレス供給部２．書込みアドレス供給部３のブロック図
、第３図は本実施例におけるテストモード時の動作であ
る。
本実施例の記憶素子は１番地が付された複数の要素から
なる記憶部ｌと、記憶部ｌからデータを読出すためのア
ドレスを該記憶部ｌへ供給する読出しアドレス供給部２
と、記憶部ｌヘデータを書込むためのアドレスを記憶部
ｌへ供給する書込みアドレス供給部３と、書込みデータ
入力端子１０と、書込みアドレス入力端子１１と、読出
しアドレス入力端子１２と、データ読出し端子１３とを
有し、さらにテストのために、テストデータを生成する
テストデータ生成部４、とテストデータ生成部４で生成
したテストデータに対応した期待値を生成する期待値生
成部５と、書込みデータ選択回路１４と、期待値生成部
５で生成された期待値と記憶部ｌから読出したデータの
一致比較を行なう一致比較手段６と、比較結果を格納す
る比較結果格納レジスタ７と、テストモード指示端子８
と、テストモード指示端子８からのテストモードの指示
により、前記各構成要素にテストモードに応じた制御信
号を分配する制御部９を有している。
なる記憶部ｌと、記憶部ｌからデータを読出すためのア
ドレスを該記憶部ｌへ供給する読出しアドレス供給部２
と、記憶部ｌヘデータを書込むためのアドレスを記憶部
ｌへ供給する書込みアドレス供給部３と、書込みデータ
入力端子１０と、書込みアドレス入力端子１１と、読出
しアドレス入力端子１２と、データ読出し端子１３とを
有し、さらにテストのために、テストデータを生成する
テストデータ生成部４、とテストデータ生成部４で生成
したテストデータに対応した期待値を生成する期待値生
成部５と、書込みデータ選択回路１４と、期待値生成部
５で生成された期待値と記憶部ｌから読出したデータの
一致比較を行なう一致比較手段６と、比較結果を格納す
る比較結果格納レジスタ７と、テストモード指示端子８
と、テストモード指示端子８からのテストモードの指示
により、前記各構成要素にテストモードに応じた制御信
号を分配する制御部９を有している。
読出しアドレス供給部２および書込みアドレス供給部３
は同様の構造をしており、第２図に示すように、リセッ
ト機能付アップ−ダウンカウンタ２１．３１とセレクタ
２２．３２から構成され、通常は外部から与えられるア
ドレスを中継して記憶部１へ伝えるレジスタとして使用
され、テスト時にはアドレスを自動的に更新していくア
ップ・ダウンカウンタとして使用される。
は同様の構造をしており、第２図に示すように、リセッ
ト機能付アップ−ダウンカウンタ２１．３１とセレクタ
２２．３２から構成され、通常は外部から与えられるア
ドレスを中継して記憶部１へ伝えるレジスタとして使用
され、テスト時にはアドレスを自動的に更新していくア
ップ・ダウンカウンタとして使用される。
次に、本実施例の動作について説明する。
非テストモード、すなわち通常の場合は、書込みアドレ
ス入力端子１１から与えられた書込みアドレスを書込み
アドレス供給部３を通じて記憶部１へ与え、書込み選択
回路１４で書込みデータ入力端子１０から入力されるデ
ータを選択し、記憶部１へ書込み、また読出しアドレス
入力端子１２から与えられた読出しアドレスを読出しア
ドレス供給部２を通じて記憶部１へ与え、指定した番地
の情報をデータ読出し端子１３から読出すという動作を
行なう。
ス入力端子１１から与えられた書込みアドレスを書込み
アドレス供給部３を通じて記憶部１へ与え、書込み選択
回路１４で書込みデータ入力端子１０から入力されるデ
ータを選択し、記憶部１へ書込み、また読出しアドレス
入力端子１２から与えられた読出しアドレスを読出しア
ドレス供給部２を通じて記憶部１へ与え、指定した番地
の情報をデータ読出し端子１３から読出すという動作を
行なう。
テストモード指示端子８でテストモードを指定すると、
書込みデータ選択回路１４はテストデータ生成部４から
のデータを選択し、読出しアドレス供給部２．書込アド
レス供給部３は内部でテストシーケンスに応じたアドレ
スを必要なタイミングで生成し、記憶部１に与え、期待
値生成部５はテストデータ生成部４で生成されたテスト
データに対応した期待値を生成し、一致比較手段６で該
期待値と記憶部ｌから読出したデータを比較し、該比較
結果を比較結果格納レジスタ７に格納する。
書込みデータ選択回路１４はテストデータ生成部４から
のデータを選択し、読出しアドレス供給部２．書込アド
レス供給部３は内部でテストシーケンスに応じたアドレ
スを必要なタイミングで生成し、記憶部１に与え、期待
値生成部５はテストデータ生成部４で生成されたテスト
データに対応した期待値を生成し、一致比較手段６で該
期待値と記憶部ｌから読出したデータを比較し、該比較
結果を比較結果格納レジスタ７に格納する。
次に、本実施例のテストモード時の動作を第２図のフロ
ーチャートをもとに段階を追って説明する。これは前述
したＭａｒｃｈｉｎｇ法によって行なわれる。
ーチャートをもとに段階を追って説明する。これは前述
したＭａｒｃｈｉｎｇ法によって行なわれる。
先ず、テストモード指示端子８からテストモードである
ことを指示すると、制御部９から書込みデータ選択回路
１４．セレクタ２２，１２に対し、テストデータ生成部
４．読出しアドレスカウンタ２１゜書込みアドレスカウ
ンタ３１からのデータを選択するよう制御信号が発生す
る。
ことを指示すると、制御部９から書込みデータ選択回路
１４．セレクタ２２，１２に対し、テストデータ生成部
４．読出しアドレスカウンタ２１゜書込みアドレスカウ
ンタ３１からのデータを選択するよう制御信号が発生す
る。
ステップ１では記憶部１の全クリアを行なうためテスト
データ生成部４でオール０のデータを生成し、書込みア
ドレスカウンタ３１（書込みアドレスＷＡ）をＯから＋
１しながら記憶部１の全アドレスにオールＯのデータを
書込む０図中、Ｍ（ＷＡ）はアドレスＷＡの内容、
Ｍａｔはアドレスの最大値を示す。ステップ２ではオー
ル１のデータの書込みが成功し、かつその際ワード間の
データの干渉がないかどうかをテストするための次の動
作が実行される。
データ生成部４でオール０のデータを生成し、書込みア
ドレスカウンタ３１（書込みアドレスＷＡ）をＯから＋
１しながら記憶部１の全アドレスにオールＯのデータを
書込む０図中、Ｍ（ＷＡ）はアドレスＷＡの内容、
Ｍａｔはアドレスの最大値を示す。ステップ２ではオー
ル１のデータの書込みが成功し、かつその際ワード間の
データの干渉がないかどうかをテストするための次の動
作が実行される。
１） 読出しアドレスカウンタ２１（読出しアドレスＲ
Ａ） 、書込みアドレスカウンタ３１（書込みアドレス
ＷＡ） をリセットする。
Ａ） 、書込みアドレスカウンタ３１（書込みアドレス
ＷＡ） をリセットする。
２） テストデータ生成部４からオール１のデータを１
期待値生成部５からオール０のデータを生成する。
期待値生成部５からオール０のデータを生成する。
３） 読出しアドレスカウンタ２１で指示されるアドレ
スで記憶部ｌのデータを読出し、期待値生成部５のデー
タ（−〇）と比較すると同時に、同カウンタ２１を＋１
する。
スで記憶部ｌのデータを読出し、期待値生成部５のデー
タ（−〇）と比較すると同時に、同カウンタ２１を＋１
する。
４） 記憶部１の書込みアドレスカウンタ３１で指示さ
れるアドレスにテストデータ生成部４で生成されたオー
ル１のデータを書込み、同カウンタ３１を＋１する。
れるアドレスにテストデータ生成部４で生成されたオー
ル１のデータを書込み、同カウンタ３１を＋１する。
５） り、５）のシーケンスを順々に全アドレスに渡
づて実行する。
づて実行する。
ステップ３ではステップ２とは逆にオールＯのデータの
書込みが成功し、かつその際ワード間干渉がないかどう
かをテストするため、ステップ２とは逆にテストデータ
生成部４でオールＯのデータを生成し、期待値生成部５
で期待値オールｌのデータを生成してあとはステップ２
と同様の動作を実行する。
書込みが成功し、かつその際ワード間干渉がないかどう
かをテストするため、ステップ２とは逆にテストデータ
生成部４でオールＯのデータを生成し、期待値生成部５
で期待値オールｌのデータを生成してあとはステップ２
と同様の動作を実行する。
以上説明したように本発明は、記憶素子（メモリ、レジ
スタファイル等）内に自己診断機能を具備することによ
り、高価なテスタを準備することなく素子内の機能をチ
ェックできるだけでなく、阻止を装置へ組み込んで動作
させてエラーが検出された場合、素子を装置に組み込ん
だままで該エラーが素子自身に起因するものか、外部要
因によるものかを分離することができるという効果があ
る。
スタファイル等）内に自己診断機能を具備することによ
り、高価なテスタを準備することなく素子内の機能をチ
ェックできるだけでなく、阻止を装置へ組み込んで動作
させてエラーが検出された場合、素子を装置に組み込ん
だままで該エラーが素子自身に起因するものか、外部要
因によるものかを分離することができるという効果があ
る。
第１図は本発明の記憶素子の一実施例を示す概略ブロッ
ク図、第２図（ａ）、（ｂ）はそれぞれ読出しアドレス
供給部２．書込みアドレス供給部３のブロー２り図、第
３図は第１図の実施例におけるテストモード時の動作を
示すフロチャートである。 １・・・・・・記憶部。 ２・・・・・・読出しアドレス供給部。 ３・・・・・・書込みアドレス供給部。 ４・・・・・・テストデータ生成部。 ５・・・・・・期待値生成部。 ６・・・・・・−数比較手段。 ７・・・・・・比較結果格納レジスタ。 ８・・・・・・テストモード指示端子。 ９・・・・・・制御部。 ｌＯ・・・・・・書込みデータ入力端子。 １１・・・・・・書込みアドレス入力端子。 １２・・・・・・読出しアドレス入力端子。 １３・・・・・・データ読出し端子。 １４・・・・・・書込みデータ選択回路。 ２１・・・・・・リードアドレスカウンタ。 ２２．２３・・・・・・セレクタ。 ３１・・・・・・ライトアドレスカウンタ。 第１図 誂出し了ドレス （ａ） １ｊ入み了トレス （ｂ） 第２図
ク図、第２図（ａ）、（ｂ）はそれぞれ読出しアドレス
供給部２．書込みアドレス供給部３のブロー２り図、第
３図は第１図の実施例におけるテストモード時の動作を
示すフロチャートである。 １・・・・・・記憶部。 ２・・・・・・読出しアドレス供給部。 ３・・・・・・書込みアドレス供給部。 ４・・・・・・テストデータ生成部。 ５・・・・・・期待値生成部。 ６・・・・・・−数比較手段。 ７・・・・・・比較結果格納レジスタ。 ８・・・・・・テストモード指示端子。 ９・・・・・・制御部。 ｌＯ・・・・・・書込みデータ入力端子。 １１・・・・・・書込みアドレス入力端子。 １２・・・・・・読出しアドレス入力端子。 １３・・・・・・データ読出し端子。 １４・・・・・・書込みデータ選択回路。 ２１・・・・・・リードアドレスカウンタ。 ２２．２３・・・・・・セレクタ。 ３１・・・・・・ライトアドレスカウンタ。 第１図 誂出し了ドレス （ａ） １ｊ入み了トレス （ｂ） 第２図
Claims (1)
- 【特許請求の範囲】 情報を記憶する記憶部と、該記憶部の１要素を指定し
て該記憶部の当該要素に情報を記憶させたり、該記憶部
の１要素を指定して該記憶部の当該要素から情報を読出
したりするためのアドレスを供給するアドレス供給部と
、前記情報の書込み、読出し動作を実行するために必要
な制御信号を供給する制御部とを備えた記憶素子におい
て、テストデータを生成するテストデータ生成部と、 該テストデータに対応した期待値を生成する期待値生成
部と、 テスト動作時に前記記憶部から読出されたデータと前記
期待値生成部から生成された期待値との一致比較を行な
う比較回路と、 該比較結果が格納されるレジスタと、 記憶素子に通常動作をさせるかテスト動作をさせるかを
指示するモード信号が印加される外部端子と、 記憶素子にテスト動作をさせるモード信号が外部端子に
印加されると、記憶素子がテスト動作をするための制御
信号を必要な各部に出力する制御部を備えたことを特徴
とする記憶素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262832A JPS62122000A (ja) | 1985-11-21 | 1985-11-21 | 記憶素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60262832A JPS62122000A (ja) | 1985-11-21 | 1985-11-21 | 記憶素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122000A true JPS62122000A (ja) | 1987-06-03 |
Family
ID=17381233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60262832A Pending JPS62122000A (ja) | 1985-11-21 | 1985-11-21 | 記憶素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122000A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414797A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Semiconductor integrated memory |
| JPH02171983A (ja) * | 1988-12-26 | 1990-07-03 | Sega Enterp Ltd | カード読み書き装置のチェック方法 |
| KR100946853B1 (ko) * | 2005-11-14 | 2010-03-09 | 미쓰비시덴키 가부시키가이샤 | 메모리 진단 장치 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168959A (ja) * | 1983-03-16 | 1984-09-22 | Sony Corp | 回転ヘツド式記録再生装置における頭出し信号の記録再生方法 |
-
1985
- 1985-11-21 JP JP60262832A patent/JPS62122000A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59168959A (ja) * | 1983-03-16 | 1984-09-22 | Sony Corp | 回転ヘツド式記録再生装置における頭出し信号の記録再生方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6414797A (en) * | 1987-07-08 | 1989-01-18 | Nec Corp | Semiconductor integrated memory |
| JPH02171983A (ja) * | 1988-12-26 | 1990-07-03 | Sega Enterp Ltd | カード読み書き装置のチェック方法 |
| KR100946853B1 (ko) * | 2005-11-14 | 2010-03-09 | 미쓰비시덴키 가부시키가이샤 | 메모리 진단 장치 |
| US7966531B2 (en) | 2005-11-14 | 2011-06-21 | Mitsubishi Electric Corporation | Memory diagnosis apparatus |
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