JP3871384B2 - 半導体メモリ試験装置用不良解析メモリ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体メモリ試験装置用不良解析メモリに関し、特に、リムーブ動作を高速化して半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリに関する。
【０００２】
【従来の技術】
半導体メモリ試験装置の従来例を図３を参照して簡単に説明する。
半導体メモリの試験は、タイミング発生器１が発生する基準クロックＣＬＫに従ってパターン発生器２から被試験メモリＭに対して、アドレス信号ＡＤＳ、試験データ信号ＴＤＳ、制御信号ＣＳを発生する。これらの信号は波形整形器３に供給され、ここで試験に必要な波形に整形して被試験メモリＭに印加される。被試験メモリＭは、制御信号ＣＳにより試験データ信号ＴＤＳの書き込み、読み出しの制御が行なわれる。被試験メモリＭから読み出された読み出しデータＲＤは論理比較器４に供給され、ここでパターン発生器２から出力される期待値データＥＤと読み出しデータＲＤとが比較され、その一致、不一致により被試験メモリＭの良否判定を行う。不一致のときは、不良解析メモリ８にフェイルデータとして格納される。試験終了後、この不良解析メモリ５の内容を調べることにより被試験メモリＭの不良アドレスの解析を行う。
【０００３】
次に、図４を参照して半導体メモリ試験に際して不良解析メモリを使用するところを説明する。
試験周期、タイミング、試験電圧、その他の試験条件を徐々に厳しくした３種類の試験を実施した結果、被試験メモリＭの状態が図４の様に変化したものとする。ここで、ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３の順に試験条件の厳しさが増大しているものとする。Ａ０ないしＡ７をアドレスとし、「不良」と記載される箇所がパターン発生器２から出力される期待値データＥＤと被試験メモリＭから出力された読み出しデータＲＤとが不一致であった箇所とする。ＴＥＳＴ１においては、被試験メモリＭにはアドレスＡ２が不良箇所であると判断することができる。ＴＥＳＴ２においては、アドレスＡ２とアドレスＡ６とが不良箇所であると判断することはできるが、このＴＥＳＴ２の結果のみを見て試験条件を変えたために不良となったアドレスがＡ２であるのか或はＡ６であるのかを判断することはできない。更に、アドレスＡ２およびアドレスＡ６の双方がＴＥＳＴ２の試験条件により不良と判定されたのか否かも判断することができない。ＴＥＳＴ３においては、アドレスＡ２、Ａ６、Ａ７が不良箇所があると判断することはできるが、同様に、試験条件をＴＥＳＴ３にしたがために不良となったアドレスが何れであるかを判断することはできない。即ち、前回の試験において不良となったアドレスについては、条件を厳しくした次の試験においてはそのアドレスの良否判定を無視して試験をする必要がある。ところで、半導体メモリ試験装置においてこの試験制御を直接実行している回路装置は論理比較器４と不良解析メモリ５である。
【０００４】
ここで、図５を参照してリムーブ動作によるマスクデータの作成について説明する。図５は試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図である。
ＴＥＳＴ１の試験において、被試験メモリＭのアドレスＡ２が不良である旨のフェイルデータが論理比較器４から不良解析メモリ５のフェイルデータ格納メモリ部５１に格納される。この時のフェイルデータ格納メモリ部５１の状態は図５における（Ａ）に示される。
【０００５】
ＴＥＳＴ２の試験開始前に、論理比較器４内の良否判定を禁止するデータを発生するマスクデータ発生メモリ部５２にフェイルデータ格納メモリ部５１のフェイルデータがそのまま書き込まれる。この時のマスクデータ発生メモリ部５２の状態は図５における（Ｂ）に示される。即ち「マスク」と書き込まれているが、この箇所はマスクされて次の試験において良否判定が禁止される。次に、フェイルデータ格納メモリ部５１のフェイルデータを消去した後にＴＥＳＴ２の試験を実施する。ＴＥＳＴ２において、論理比較器４からアドレスＡ２とアドレスＡ６が不良である情報が出力されるが、図５の（Ｂ）のアドレスＡ２の論理比較を禁止するマスクデータにより、フェイルデータ格納メモリ部５１にはアドレスＡ６が不良である旨の情報のみが格納される。この時のフェイルデータ格納メモリ部５１の状態は図５の（Ｃ）に示される。ＴＥＳＴ３の試験開始前に、論理比較器４の良否判定を禁止するデータを発生するマスクデータ発生メモリ部５２にフェイルデータ格納メモリ部５１のフェイルデータが書き込まれるが、この時はＴＥＳＴ２で良否判定を禁止したアドレスＡ２は禁止したままで、ＴＥＳＴ２の試験により新たに不良が発生したアドレスＡ６を加えてマスクデータ発生メモリ部５２を書き直す処理、即ちリムーブ動作が必要である。というのは、ＴＥＳＴ３の試験はＴＥＳＴ２からＴＥＳＴ３へと試験条件を厳しくした結果不良になった箇所を知る試験であるので、ＴＥＳＴ３より試験条件が厳しくないＴＥＳＴ２およびＴＥＳＴ１において不良になった箇所については良否判定を禁止する必要があるからである。即ち、マスクデータ発生メモリ部５２は、図５の（Ｂ）のアドレスＡ２の良否判定を禁止する情報と、図５の（Ｃ）のアドレスＡ６の不良に対応する良否判定を禁止する情報とを併せて出力する図５の（Ｄ）の状態になる。次に、フェイルデータ格納メモリ部５１のフェイルデータを消去した後、ＴＥＳＴ３の試験を実施する。ＴＥＳＴ３の試験においては、図５の（Ｄ）のマスクデータにより、フェイルデータ格納メモリ部５１の状態は図５の（Ｅ）となる。
【０００６】
以上の動作により、ＴＥＳＴ１から試験条件を厳しくしたＴＥＳＴ２において不良となった箇所は図５の（Ｃ）のフェイルデータ格納メモリ部５１の内容を読み出せば解析することができ、ＴＥＳＴ２から試験条件を厳しくしたＴＥＳＴ３において不良となった箇所は図５の（Ｅ）のフェイルデータ格納メモリ部５１の内容を読み出せば解析することができる。
【０００７】
ここで、リムーブ動作、即ち、当該試験により新たに不良が発生したアドレスを加えてマスクデータ発生メモリ部を書き直す処理に着目して不良解析メモリの従来例を図６を参照して説明する。
ブロックＡおよびブロックＢは同一機能を有するメモリのブロックであり、それぞれ、メモリコントロール部５３とメモリ部５０より構成されている。ブロックＡおよびブロックＢは、動作モード選択部５４０のマスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）から供給される動作モード選択信号により、フェイルデータ格納メモリ部として使用し、或はマスクデータ発生メモリ部として使用するものであり、この選択信号により何れかの機能を実現することができる。メモリコントロール部５３のライトイネーブル発生部５３１は、各ブロックＡおよびＢをマスクデータ発生メモリ部として使用する場合、メモリ部５０にデータを書き込むに際して或る特定のタイミングでライトイネーブルを発生する。マルチプレクサ５３２Ａおよびマルチプレクサ５３２Ｂは、マスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）の設定がなされていないときは通常のフェイル格納動作を行うために、論理比較器からのフェイルデータが選択され、設定がなされているときはマスクデータ発生メモリ部として使用し、ライトイネーブル発生部５３１からのデータが選択される。ここから出力される信号はライトイネーブル生成部５３４によりメモリ部５０に書き込むためのライトイネーブル信号を生成する。マルチプレクサ５３３Ａおよびマルチプレクサ５３３Ｂは、メモリ部５０Ａおよびメモリ部５０Ｂに書き込むデータをマスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）の設定により切り換えていて、設定がなされていないときは通常のフェイル格納動作或はマスクデータ発生動作をする。このときはＡ側の“Ｈ”が選択されるが、これはフェイルデータによりライトイネーブルを制御することによりメモリ部５０に書き込むからである。設定がなされているときはメモリ部５０から読み出されたデータと他のブロックから読み出されたデータの論理和をＡＮＤ回路５３５により取ったデータが選択され、メモリ部への書き込みデータとなる。アドレス選択部５５０は、リムーブ動作を設定するリムーブモードレジスタＲＥＧにより設定がなされていないとき、即ち通常のフェイル格納動作時にはパターン発生器から供給されるアドレスがアドレスマルチプレクサ５５２を介して出力され、設定がなされているときはリムーブ動作となりアドレスポインタ５５１から出力されるアドレスがアドレスマルチプレクサ５５２を介して出力される。アドレスポインタ５５１は、リムーブ動作時にフェイルデータ格納メモリ部とマスクデータ発生メモリ部の書き込み／読み出しに必要なアドレスを発生する機能を有している。
【０００８】
ここで、ブロックＡをフェイルデータ格納メモリ部５１とし、ブロックＢをマスクデータ発生メモリ部５２としてリムーブ動作を実行した時、図６の（Ａ）〜（Ｋ）で示した箇所の状態をタイミングチャートにしたものが図７である。図７において、（Ａ）はアドレスポインタからのアドレスであり、このアドレスをフェイルデータ格納メモリ部５１およびマスクデータ発生メモリ部５２をアクセスするためにフリップフロップ５４Ａおよびフリップフロップ５４Ｂを介して出力したものがそれぞれ（Ｂ）、（Ｅ）である。このアドレスにより、各メモリ部５０に記憶されている内容を読み出したデータがそれぞれ（Ｃ）、（Ｆ）であり、フリップフロップ５５Ａおよびフリップフロップ５５Ｂを介して出力したものが（Ｄ）、（Ｇ）である。リムーブ動作においては、先に説明した如く過去に良否判定を禁止したアドレスと今回不良が発生したアドレスについて次の試験で良否判定を禁止するマスクデータを作るので、フェイルデータ格納メモリ部５１とマスクデータ発生メモリ部５２から読み出されるデータ、即ち（Ｄ）と（Ｇ）の論理和を取ったデータを新たにマスクデータ発生メモリ部５２に書き込む必要がある。ここで、ＡＮＤ回路５３５Ｂにより（Ｄ）と（Ｇ）の論理和を取ったデータが（Ｈ）である。ブロックＢはマスクデータ発生メモリとして動作させているので（Ｈ）がマルチプレクサ５３３Ｂの出力信号（Ｉ）として出力され、それをフリップフロップ５６Ｂを介して出力した信号が（Ｊ）である。この信号（Ｊ）が新たにマスクデータ格納メモリ部５２に書き込むデータである。メモリ５２に書き込むにはライトイネーブル信号が必要であるが、このライトイネーブル信号が（Ｋ）である。アドレス（Ｅ）、データ（Ｊ）、ライトイネーブル（Ｋ）によりマスクデータ格納メモリ部５２に書き込まれ、“メモリ書き込み完了”のタイミングで最終的なマスクデータに書き換えられる。
【０００９】
【発明が解決しようとする課題】
近年、被試験メモリはＤＲＡＭに代表される様に大容量化が進んでおり、その被試験メモリの不良解析に必要とされる不良解析メモリもこれに対応して同様に大容量化されることとなる。先に説明したリムーブ動作も、１アドレス毎に一連の動作を行う必要があるので、メモリが大容量化するにつれてリムーブ動作時間も増大する。この様な状況のもとにおいて、半導体メモリの試験時間を短縮するにはリムーブ動作時間を如何にして短縮するかが重要な課題となっている。
【００１０】
ところで、先のマスクデータを形成する一連のリムーブ動作は、メモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルの３サイクルにより構成実行されるが、この３サイクルの間に同一アドレスに対してメモリの読み出しおよび書き込みの双方を実行するものであるので、その間はアドレスポインタの値を保持しておかなくてはならない。
【００１１】
この発明は、この点に着目してリムーブ動作を高速化し、半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリを提供するものである。
【００１２】
【課題を解決するための手段】
過去の試験により不良箇所とされたフェイルデータ格納メモリ部の内容と当該試験により新たに不良箇所とされたフェイルデータ格納メモリ部の内容とを合成してマスクデータ発生メモリ部に書き込むリムーブ動作を実行する半導体メモリ試験装置用不良解析メモリにおいて、フェイルデータ格納メモリ部５１の読み出しのアドレス指定とマスクデータ発生メモリ部５２の書き込みのアドレス指定にタイミング差を与える構成を具備し、フェイルデータ格納メモリ部５１の出力をマスクデータ発生メモリ部５２のライトイネーブル生成部５３４Ｂに入力し、フェイルデータ格納メモリ部５１の読み出しデータによりライトイネーブル信号を制御する構成を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【００１３】
そして、フェイルデータ格納メモリ部５１およびマスクデータ発生メモリ部５２は切り替えによりフェイルデータ格納メモリ部５１或いはマスクデータ発生メモリ部５２として動作する一対のメモリのブロックより成る半導体メモリ試験装置用不良解析メモリを構成した。
また、一対のメモリのブロックはデータを格納するメモリ部５０とメモリ部５０に格納するデータをフェイルデータとし或いはマスクデータとする選択動作を制御すると共にデータ格納動作を制御するメモリコントロール部５３より成る半導体メモリ試験装置用不良解析メモリを構成した。
【００１４】
更に、一対のメモリのブロックのメモリコントロール部５３を制御してこれらブロックをフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部に切り替える動作モード選択信号を発生する発生するマスクモードレジスタＲＥＧ（Ａ）およびＲＥＧ（Ｂ）とリムーブ動作を設定する信号を発生するリムーブモードレジスタＲＥＧとを有する動作モード選択部５４０を具備し、リムーブモードレジスタＲＥＧによりリムーブ動作の設定がなされていないときである通常のフェイル格納動作時にはリムーブモードレジスタＲＥＧにより制御されるアドレスマルチプレクサ５５２を介してパターン発生器から供給されるアドレスを出力し、設定がなされているリムーブ動作時にはアドレスポインタ５５１から出力されるアドレスを出力するアドレス選択部５５０を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【００１５】
また、メモリコントロール部５３はマスクモードレジスタＲＥＧの設定により切り替えられるマルチプレクサ５３３を有し、その入力にはアドレスマルチプレクサ５５２の出力が直接入力されると共にフリップフロップ５３７および５３８を介して入力され、その出力はフリップフロップ５４を介してメモリ部５０のアドレス信号として入力され、フェイルデータ格納メモリ部５１の出力をマスクデータ発生メモリ部５２のライトイネーブル生成部５３４Ｂの入力に接続した半導体メモリ試験装置用不良解析メモリを構成した。
【００１６】
【発明の実施の形態】
この発明の実施の形態を図１の実施例を参照して説明する。
図１はリムーブ動作に着目したこの発明による不良解析メモリである。この発明による不良解析メモリにより上述されたリムーブ動作時間を短縮することができる。従来の不良解析メモリとは、メモリコントロール部５３の回路構成およびメモリ部５０へデータを入力する回路構成を異にしている。以下、ブロックＡをフェイルデータ格納メモリ部５１に設定し、ブロックＢをマスクデータ発生メモリ部５２に設定したものとして説明する。
【００１７】
従来の不良解析メモリのリムーブ動作は、上述した通り、或るアドレスに対してブロックＡであるフェイルデータ格納メモリ部５１から読み出したデータとブロックＢであるマスクデータ発生メモリ部５２から読み出したデータの論理和を取ったデータを、その読み出しを行ったアドレスと同一アドレスに対してブロックＢであるマスクデータ発生メモリ部５１へ書き込むことにより行っていた。この発明の不良解析メモリは、或るアドレスに対してブロックＡであるフェイルデータ格納メモリ部５１を読み出し、その読み出したデータが“１”の時にブロックＢであるマスクデータ発生メモリ部５２への書き込みを制御するライトイネーブル信号を生成するものとした。この時、入力データが“Ｈ”であるのでブロックＢであるマスクデータ発生メモリ部５２にマスクデータが書き込まれる。
【００１８】
以上のメモリ書き込み制御を行うことにより、マスクデータ発生メモリ部５２に書かれている過去の不良箇所については、書き込みを行っても“０”が書き込まれることはなくして“１”が書き込まれるだけで不良のまま変らないので、従来必要であったマスクデータ発生メモリ部５２の内容を読み出す処理は必要なくなる。また、従来の不良解析メモリは一連のリムーブ動作が終了するまでアドレスポインタの値を保持しなければならなかったが、この発明の不良解析メモリはフェイルデータ格納メモリ部５１の読み出しを行うアドレス指定と、マスクデータ発生メモリ部５２の書き込みを行うアドレス指定との間にタイミング差を付けることにより、アドレスポインタの値を保持する必要をなくした。
【００１９】
図２はこの発明によるリムーブ動作を実行した時の図１の（Ａ）〜（Ｉ）で示した箇所の状態を示すタイミングチャートであり、これについて説明する。
（Ａ）はアドレスポインタ５５１から出力されるアドレスであり、このアドレスをフェイルデータ格納メモリ部５１とマスクデータ発生メモリ部５２をアクセスするにフリップフロップ５４を介して出力したものが（Ｂ）、（Ｅ）である。
（Ｂ）のアドレスはブロックＡであるフェイルデータ格納メモリ部５１がマスクモードレジスタＲＥＧ（Ａ）の設定によりマルチプレクサ５３３ＡのＡ側を選択しているので、（Ａ）のアドレスをフリップフロップ５４Ａで一段打抜いたものであり、（Ｅ）のアドレスはブロックＢであるマスクデータ発生メモリ部５２がマスクモードレジスタＲＥＧ（Ｂ）の設定によりマルチプレクサ５３３ＢのＢ側を選択しているので、（Ａ）のアドレスをフリップフロップ５３７Ｂ、フリップフロップ５３８、フリップフロップ５４Ｂで三段打抜いたものである。（Ｂ）のアドレスによりフェイルデータ格納メモリを読み出したデータが（Ｃ）であり、これをフリップフロップ５５Ａで打抜いたデータが（Ｄ）である。先に説明した通り、この発明によるリムーブ動作においては、フェイルデータ格納メモリ部５１から読み出したこのデータ（Ｄ）により、マスクデータ発生メモリ部５２のライトイネーブル信号を制御している。即ち、マルチプレクサ５３２ＢはマスクモードレジスタＲＥＧ（Ｂ）の設定によりＢ側を選択しているので、フェイルデータ格納メモリ部５１から読み出したこのデータ（Ｄ）が（Ｆ）として出力され、このデータをフリップフロップ５３６Ｂで打抜いたデータが（Ｇ）である。この（Ｇ）はライトイネーブル生成部５３４Ｂでマスクデータ発生メモリ部５２のメモリ部５０Ｂに書き込むためのライトイネーブルに変換され、それが（Ｈ）となる。メモリ部５０Ｂへの書き込みは、メモリ部５０Ｂへ（Ｅ）のアドレスおよび（Ｈ）のライトイネーブル信号を与えることにより行われ、（Ｉ）の“メモリ書き込み完了”と書かれているタイミングでメモリ部５０Ｂへの書き込みは完了する。
【００２０】
【発明の効果】
以上の通りであって、従来のリムーブ動作はメモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルより成る３サイクルであたが、この発明のリムーブ動作はフェイルデータ格納メモリ部５１の読み出しのためのアドレス指定とマスクデータ発生メモリの書き込みのためのアドレス指定にタイミング差を付け、そしてマスクデータ発生メモリの書き込みを行う制御をフェイルデータ格納メモリからの読み出しデータによりライトイネーブル信号を制御することにより１サイクルにてリムーブ動作を実現することができる。これにより被試験メモリの評価の時のリムーブ動作に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】実施例を説明する図。
【図２】実施例のタイミングチャート。
【図３】半導体メモリ試験装置を説明する図。
【図４】半導体メモリ試験に際して不良解析メモリを使用するところを説明する図。
【図５】試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図。
【図６】不良解析メモリの従来例を説明する図。
【図７】従来例のタイミングチャート。
【符号の説明】
５０ メモリ部
５１ フェイルデータ格納メモリ部
５２ マスクデータ発生メモリ部
５３ メモリコントロール部
５３１ ライトイネーブル発生部
５３２ マルチプレクサ
５３３ マルチプレクサ
５３４ ライトイネーブル生成部
５３５ ＡＮＤ回路
５３６ フリップフロップ
５３７ フリップフロップ
５３８ フリップフロップ
５４ フリップフロップ
５４０ 動作モード選択部
５０ アドレス選択部
５５１ アドレスポインタ
５５２ アドレスがマルチプレクサ
５５ フリップフロップ
５６ フリップフロップ
ＲＥＧ リムーブモードレジスタ
ＲＥＧ（Ａ） マスクモードレジスタ
ＲＥＧ（Ｂ） マスクモードレジスタ
【発明の属する技術分野】
この発明は、半導体メモリ試験装置用不良解析メモリに関し、特に、リムーブ動作を高速化して半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリに関する。
【０００２】
【従来の技術】
半導体メモリ試験装置の従来例を図３を参照して簡単に説明する。
半導体メモリの試験は、タイミング発生器１が発生する基準クロックＣＬＫに従ってパターン発生器２から被試験メモリＭに対して、アドレス信号ＡＤＳ、試験データ信号ＴＤＳ、制御信号ＣＳを発生する。これらの信号は波形整形器３に供給され、ここで試験に必要な波形に整形して被試験メモリＭに印加される。被試験メモリＭは、制御信号ＣＳにより試験データ信号ＴＤＳの書き込み、読み出しの制御が行なわれる。被試験メモリＭから読み出された読み出しデータＲＤは論理比較器４に供給され、ここでパターン発生器２から出力される期待値データＥＤと読み出しデータＲＤとが比較され、その一致、不一致により被試験メモリＭの良否判定を行う。不一致のときは、不良解析メモリ８にフェイルデータとして格納される。試験終了後、この不良解析メモリ５の内容を調べることにより被試験メモリＭの不良アドレスの解析を行う。
【０００３】
次に、図４を参照して半導体メモリ試験に際して不良解析メモリを使用するところを説明する。
試験周期、タイミング、試験電圧、その他の試験条件を徐々に厳しくした３種類の試験を実施した結果、被試験メモリＭの状態が図４の様に変化したものとする。ここで、ＴＥＳＴ１、ＴＥＳＴ２、ＴＥＳＴ３の順に試験条件の厳しさが増大しているものとする。Ａ０ないしＡ７をアドレスとし、「不良」と記載される箇所がパターン発生器２から出力される期待値データＥＤと被試験メモリＭから出力された読み出しデータＲＤとが不一致であった箇所とする。ＴＥＳＴ１においては、被試験メモリＭにはアドレスＡ２が不良箇所であると判断することができる。ＴＥＳＴ２においては、アドレスＡ２とアドレスＡ６とが不良箇所であると判断することはできるが、このＴＥＳＴ２の結果のみを見て試験条件を変えたために不良となったアドレスがＡ２であるのか或はＡ６であるのかを判断することはできない。更に、アドレスＡ２およびアドレスＡ６の双方がＴＥＳＴ２の試験条件により不良と判定されたのか否かも判断することができない。ＴＥＳＴ３においては、アドレスＡ２、Ａ６、Ａ７が不良箇所があると判断することはできるが、同様に、試験条件をＴＥＳＴ３にしたがために不良となったアドレスが何れであるかを判断することはできない。即ち、前回の試験において不良となったアドレスについては、条件を厳しくした次の試験においてはそのアドレスの良否判定を無視して試験をする必要がある。ところで、半導体メモリ試験装置においてこの試験制御を直接実行している回路装置は論理比較器４と不良解析メモリ５である。
【０００４】
ここで、図５を参照してリムーブ動作によるマスクデータの作成について説明する。図５は試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図である。
ＴＥＳＴ１の試験において、被試験メモリＭのアドレスＡ２が不良である旨のフェイルデータが論理比較器４から不良解析メモリ５のフェイルデータ格納メモリ部５１に格納される。この時のフェイルデータ格納メモリ部５１の状態は図５における（Ａ）に示される。
【０００５】
ＴＥＳＴ２の試験開始前に、論理比較器４内の良否判定を禁止するデータを発生するマスクデータ発生メモリ部５２にフェイルデータ格納メモリ部５１のフェイルデータがそのまま書き込まれる。この時のマスクデータ発生メモリ部５２の状態は図５における（Ｂ）に示される。即ち「マスク」と書き込まれているが、この箇所はマスクされて次の試験において良否判定が禁止される。次に、フェイルデータ格納メモリ部５１のフェイルデータを消去した後にＴＥＳＴ２の試験を実施する。ＴＥＳＴ２において、論理比較器４からアドレスＡ２とアドレスＡ６が不良である情報が出力されるが、図５の（Ｂ）のアドレスＡ２の論理比較を禁止するマスクデータにより、フェイルデータ格納メモリ部５１にはアドレスＡ６が不良である旨の情報のみが格納される。この時のフェイルデータ格納メモリ部５１の状態は図５の（Ｃ）に示される。ＴＥＳＴ３の試験開始前に、論理比較器４の良否判定を禁止するデータを発生するマスクデータ発生メモリ部５２にフェイルデータ格納メモリ部５１のフェイルデータが書き込まれるが、この時はＴＥＳＴ２で良否判定を禁止したアドレスＡ２は禁止したままで、ＴＥＳＴ２の試験により新たに不良が発生したアドレスＡ６を加えてマスクデータ発生メモリ部５２を書き直す処理、即ちリムーブ動作が必要である。というのは、ＴＥＳＴ３の試験はＴＥＳＴ２からＴＥＳＴ３へと試験条件を厳しくした結果不良になった箇所を知る試験であるので、ＴＥＳＴ３より試験条件が厳しくないＴＥＳＴ２およびＴＥＳＴ１において不良になった箇所については良否判定を禁止する必要があるからである。即ち、マスクデータ発生メモリ部５２は、図５の（Ｂ）のアドレスＡ２の良否判定を禁止する情報と、図５の（Ｃ）のアドレスＡ６の不良に対応する良否判定を禁止する情報とを併せて出力する図５の（Ｄ）の状態になる。次に、フェイルデータ格納メモリ部５１のフェイルデータを消去した後、ＴＥＳＴ３の試験を実施する。ＴＥＳＴ３の試験においては、図５の（Ｄ）のマスクデータにより、フェイルデータ格納メモリ部５１の状態は図５の（Ｅ）となる。
【０００６】
以上の動作により、ＴＥＳＴ１から試験条件を厳しくしたＴＥＳＴ２において不良となった箇所は図５の（Ｃ）のフェイルデータ格納メモリ部５１の内容を読み出せば解析することができ、ＴＥＳＴ２から試験条件を厳しくしたＴＥＳＴ３において不良となった箇所は図５の（Ｅ）のフェイルデータ格納メモリ部５１の内容を読み出せば解析することができる。
【０００７】
ここで、リムーブ動作、即ち、当該試験により新たに不良が発生したアドレスを加えてマスクデータ発生メモリ部を書き直す処理に着目して不良解析メモリの従来例を図６を参照して説明する。
ブロックＡおよびブロックＢは同一機能を有するメモリのブロックであり、それぞれ、メモリコントロール部５３とメモリ部５０より構成されている。ブロックＡおよびブロックＢは、動作モード選択部５４０のマスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）から供給される動作モード選択信号により、フェイルデータ格納メモリ部として使用し、或はマスクデータ発生メモリ部として使用するものであり、この選択信号により何れかの機能を実現することができる。メモリコントロール部５３のライトイネーブル発生部５３１は、各ブロックＡおよびＢをマスクデータ発生メモリ部として使用する場合、メモリ部５０にデータを書き込むに際して或る特定のタイミングでライトイネーブルを発生する。マルチプレクサ５３２Ａおよびマルチプレクサ５３２Ｂは、マスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）の設定がなされていないときは通常のフェイル格納動作を行うために、論理比較器からのフェイルデータが選択され、設定がなされているときはマスクデータ発生メモリ部として使用し、ライトイネーブル発生部５３１からのデータが選択される。ここから出力される信号はライトイネーブル生成部５３４によりメモリ部５０に書き込むためのライトイネーブル信号を生成する。マルチプレクサ５３３Ａおよびマルチプレクサ５３３Ｂは、メモリ部５０Ａおよびメモリ部５０Ｂに書き込むデータをマスクモードレジスタＲＥＧ（Ａ）およびマスクモードレジスタＲＥＧ（Ｂ）の設定により切り換えていて、設定がなされていないときは通常のフェイル格納動作或はマスクデータ発生動作をする。このときはＡ側の“Ｈ”が選択されるが、これはフェイルデータによりライトイネーブルを制御することによりメモリ部５０に書き込むからである。設定がなされているときはメモリ部５０から読み出されたデータと他のブロックから読み出されたデータの論理和をＡＮＤ回路５３５により取ったデータが選択され、メモリ部への書き込みデータとなる。アドレス選択部５５０は、リムーブ動作を設定するリムーブモードレジスタＲＥＧにより設定がなされていないとき、即ち通常のフェイル格納動作時にはパターン発生器から供給されるアドレスがアドレスマルチプレクサ５５２を介して出力され、設定がなされているときはリムーブ動作となりアドレスポインタ５５１から出力されるアドレスがアドレスマルチプレクサ５５２を介して出力される。アドレスポインタ５５１は、リムーブ動作時にフェイルデータ格納メモリ部とマスクデータ発生メモリ部の書き込み／読み出しに必要なアドレスを発生する機能を有している。
【０００８】
ここで、ブロックＡをフェイルデータ格納メモリ部５１とし、ブロックＢをマスクデータ発生メモリ部５２としてリムーブ動作を実行した時、図６の（Ａ）〜（Ｋ）で示した箇所の状態をタイミングチャートにしたものが図７である。図７において、（Ａ）はアドレスポインタからのアドレスであり、このアドレスをフェイルデータ格納メモリ部５１およびマスクデータ発生メモリ部５２をアクセスするためにフリップフロップ５４Ａおよびフリップフロップ５４Ｂを介して出力したものがそれぞれ（Ｂ）、（Ｅ）である。このアドレスにより、各メモリ部５０に記憶されている内容を読み出したデータがそれぞれ（Ｃ）、（Ｆ）であり、フリップフロップ５５Ａおよびフリップフロップ５５Ｂを介して出力したものが（Ｄ）、（Ｇ）である。リムーブ動作においては、先に説明した如く過去に良否判定を禁止したアドレスと今回不良が発生したアドレスについて次の試験で良否判定を禁止するマスクデータを作るので、フェイルデータ格納メモリ部５１とマスクデータ発生メモリ部５２から読み出されるデータ、即ち（Ｄ）と（Ｇ）の論理和を取ったデータを新たにマスクデータ発生メモリ部５２に書き込む必要がある。ここで、ＡＮＤ回路５３５Ｂにより（Ｄ）と（Ｇ）の論理和を取ったデータが（Ｈ）である。ブロックＢはマスクデータ発生メモリとして動作させているので（Ｈ）がマルチプレクサ５３３Ｂの出力信号（Ｉ）として出力され、それをフリップフロップ５６Ｂを介して出力した信号が（Ｊ）である。この信号（Ｊ）が新たにマスクデータ格納メモリ部５２に書き込むデータである。メモリ５２に書き込むにはライトイネーブル信号が必要であるが、このライトイネーブル信号が（Ｋ）である。アドレス（Ｅ）、データ（Ｊ）、ライトイネーブル（Ｋ）によりマスクデータ格納メモリ部５２に書き込まれ、“メモリ書き込み完了”のタイミングで最終的なマスクデータに書き換えられる。
【０００９】
【発明が解決しようとする課題】
近年、被試験メモリはＤＲＡＭに代表される様に大容量化が進んでおり、その被試験メモリの不良解析に必要とされる不良解析メモリもこれに対応して同様に大容量化されることとなる。先に説明したリムーブ動作も、１アドレス毎に一連の動作を行う必要があるので、メモリが大容量化するにつれてリムーブ動作時間も増大する。この様な状況のもとにおいて、半導体メモリの試験時間を短縮するにはリムーブ動作時間を如何にして短縮するかが重要な課題となっている。
【００１０】
ところで、先のマスクデータを形成する一連のリムーブ動作は、メモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルの３サイクルにより構成実行されるが、この３サイクルの間に同一アドレスに対してメモリの読み出しおよび書き込みの双方を実行するものであるので、その間はアドレスポインタの値を保持しておかなくてはならない。
【００１１】
この発明は、この点に着目してリムーブ動作を高速化し、半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリを提供するものである。
【００１２】
【課題を解決するための手段】
過去の試験により不良箇所とされたフェイルデータ格納メモリ部の内容と当該試験により新たに不良箇所とされたフェイルデータ格納メモリ部の内容とを合成してマスクデータ発生メモリ部に書き込むリムーブ動作を実行する半導体メモリ試験装置用不良解析メモリにおいて、フェイルデータ格納メモリ部５１の読み出しのアドレス指定とマスクデータ発生メモリ部５２の書き込みのアドレス指定にタイミング差を与える構成を具備し、フェイルデータ格納メモリ部５１の出力をマスクデータ発生メモリ部５２のライトイネーブル生成部５３４Ｂに入力し、フェイルデータ格納メモリ部５１の読み出しデータによりライトイネーブル信号を制御する構成を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【００１３】
そして、フェイルデータ格納メモリ部５１およびマスクデータ発生メモリ部５２は切り替えによりフェイルデータ格納メモリ部５１或いはマスクデータ発生メモリ部５２として動作する一対のメモリのブロックより成る半導体メモリ試験装置用不良解析メモリを構成した。
また、一対のメモリのブロックはデータを格納するメモリ部５０とメモリ部５０に格納するデータをフェイルデータとし或いはマスクデータとする選択動作を制御すると共にデータ格納動作を制御するメモリコントロール部５３より成る半導体メモリ試験装置用不良解析メモリを構成した。
【００１４】
更に、一対のメモリのブロックのメモリコントロール部５３を制御してこれらブロックをフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部に切り替える動作モード選択信号を発生する発生するマスクモードレジスタＲＥＧ（Ａ）およびＲＥＧ（Ｂ）とリムーブ動作を設定する信号を発生するリムーブモードレジスタＲＥＧとを有する動作モード選択部５４０を具備し、リムーブモードレジスタＲＥＧによりリムーブ動作の設定がなされていないときである通常のフェイル格納動作時にはリムーブモードレジスタＲＥＧにより制御されるアドレスマルチプレクサ５５２を介してパターン発生器から供給されるアドレスを出力し、設定がなされているリムーブ動作時にはアドレスポインタ５５１から出力されるアドレスを出力するアドレス選択部５５０を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【００１５】
また、メモリコントロール部５３はマスクモードレジスタＲＥＧの設定により切り替えられるマルチプレクサ５３３を有し、その入力にはアドレスマルチプレクサ５５２の出力が直接入力されると共にフリップフロップ５３７および５３８を介して入力され、その出力はフリップフロップ５４を介してメモリ部５０のアドレス信号として入力され、フェイルデータ格納メモリ部５１の出力をマスクデータ発生メモリ部５２のライトイネーブル生成部５３４Ｂの入力に接続した半導体メモリ試験装置用不良解析メモリを構成した。
【００１６】
【発明の実施の形態】
この発明の実施の形態を図１の実施例を参照して説明する。
図１はリムーブ動作に着目したこの発明による不良解析メモリである。この発明による不良解析メモリにより上述されたリムーブ動作時間を短縮することができる。従来の不良解析メモリとは、メモリコントロール部５３の回路構成およびメモリ部５０へデータを入力する回路構成を異にしている。以下、ブロックＡをフェイルデータ格納メモリ部５１に設定し、ブロックＢをマスクデータ発生メモリ部５２に設定したものとして説明する。
【００１７】
従来の不良解析メモリのリムーブ動作は、上述した通り、或るアドレスに対してブロックＡであるフェイルデータ格納メモリ部５１から読み出したデータとブロックＢであるマスクデータ発生メモリ部５２から読み出したデータの論理和を取ったデータを、その読み出しを行ったアドレスと同一アドレスに対してブロックＢであるマスクデータ発生メモリ部５１へ書き込むことにより行っていた。この発明の不良解析メモリは、或るアドレスに対してブロックＡであるフェイルデータ格納メモリ部５１を読み出し、その読み出したデータが“１”の時にブロックＢであるマスクデータ発生メモリ部５２への書き込みを制御するライトイネーブル信号を生成するものとした。この時、入力データが“Ｈ”であるのでブロックＢであるマスクデータ発生メモリ部５２にマスクデータが書き込まれる。
【００１８】
以上のメモリ書き込み制御を行うことにより、マスクデータ発生メモリ部５２に書かれている過去の不良箇所については、書き込みを行っても“０”が書き込まれることはなくして“１”が書き込まれるだけで不良のまま変らないので、従来必要であったマスクデータ発生メモリ部５２の内容を読み出す処理は必要なくなる。また、従来の不良解析メモリは一連のリムーブ動作が終了するまでアドレスポインタの値を保持しなければならなかったが、この発明の不良解析メモリはフェイルデータ格納メモリ部５１の読み出しを行うアドレス指定と、マスクデータ発生メモリ部５２の書き込みを行うアドレス指定との間にタイミング差を付けることにより、アドレスポインタの値を保持する必要をなくした。
【００１９】
図２はこの発明によるリムーブ動作を実行した時の図１の（Ａ）〜（Ｉ）で示した箇所の状態を示すタイミングチャートであり、これについて説明する。
（Ａ）はアドレスポインタ５５１から出力されるアドレスであり、このアドレスをフェイルデータ格納メモリ部５１とマスクデータ発生メモリ部５２をアクセスするにフリップフロップ５４を介して出力したものが（Ｂ）、（Ｅ）である。
（Ｂ）のアドレスはブロックＡであるフェイルデータ格納メモリ部５１がマスクモードレジスタＲＥＧ（Ａ）の設定によりマルチプレクサ５３３ＡのＡ側を選択しているので、（Ａ）のアドレスをフリップフロップ５４Ａで一段打抜いたものであり、（Ｅ）のアドレスはブロックＢであるマスクデータ発生メモリ部５２がマスクモードレジスタＲＥＧ（Ｂ）の設定によりマルチプレクサ５３３ＢのＢ側を選択しているので、（Ａ）のアドレスをフリップフロップ５３７Ｂ、フリップフロップ５３８、フリップフロップ５４Ｂで三段打抜いたものである。（Ｂ）のアドレスによりフェイルデータ格納メモリを読み出したデータが（Ｃ）であり、これをフリップフロップ５５Ａで打抜いたデータが（Ｄ）である。先に説明した通り、この発明によるリムーブ動作においては、フェイルデータ格納メモリ部５１から読み出したこのデータ（Ｄ）により、マスクデータ発生メモリ部５２のライトイネーブル信号を制御している。即ち、マルチプレクサ５３２ＢはマスクモードレジスタＲＥＧ（Ｂ）の設定によりＢ側を選択しているので、フェイルデータ格納メモリ部５１から読み出したこのデータ（Ｄ）が（Ｆ）として出力され、このデータをフリップフロップ５３６Ｂで打抜いたデータが（Ｇ）である。この（Ｇ）はライトイネーブル生成部５３４Ｂでマスクデータ発生メモリ部５２のメモリ部５０Ｂに書き込むためのライトイネーブルに変換され、それが（Ｈ）となる。メモリ部５０Ｂへの書き込みは、メモリ部５０Ｂへ（Ｅ）のアドレスおよび（Ｈ）のライトイネーブル信号を与えることにより行われ、（Ｉ）の“メモリ書き込み完了”と書かれているタイミングでメモリ部５０Ｂへの書き込みは完了する。
【００２０】
【発明の効果】
以上の通りであって、従来のリムーブ動作はメモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルより成る３サイクルであたが、この発明のリムーブ動作はフェイルデータ格納メモリ部５１の読み出しのためのアドレス指定とマスクデータ発生メモリの書き込みのためのアドレス指定にタイミング差を付け、そしてマスクデータ発生メモリの書き込みを行う制御をフェイルデータ格納メモリからの読み出しデータによりライトイネーブル信号を制御することにより１サイクルにてリムーブ動作を実現することができる。これにより被試験メモリの評価の時のリムーブ動作に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図１】実施例を説明する図。
【図２】実施例のタイミングチャート。
【図３】半導体メモリ試験装置を説明する図。
【図４】半導体メモリ試験に際して不良解析メモリを使用するところを説明する図。
【図５】試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図。
【図６】不良解析メモリの従来例を説明する図。
【図７】従来例のタイミングチャート。
【符号の説明】
５０ メモリ部
５１ フェイルデータ格納メモリ部
５２ マスクデータ発生メモリ部
５３ メモリコントロール部
５３１ ライトイネーブル発生部
５３２ マルチプレクサ
５３３ マルチプレクサ
５３４ ライトイネーブル生成部
５３５ ＡＮＤ回路
５３６ フリップフロップ
５３７ フリップフロップ
５３８ フリップフロップ
５４ フリップフロップ
５４０ 動作モード選択部
５０ アドレス選択部
５５１ アドレスポインタ
５５２ アドレスがマルチプレクサ
５５ フリップフロップ
５６ フリップフロップ
ＲＥＧ リムーブモードレジスタ
ＲＥＧ（Ａ） マスクモードレジスタ
ＲＥＧ（Ｂ） マスクモードレジスタ
Claims (5)
- 過去の試験により不良箇所とされたフェイルデータ格納メモリ部の内容と当該試験により新たに不良箇所とされたフェイルデータ格納メモリ部の内容とを合成してマスクデータ発生メモリ部に書き込むリムーブ動作を実行する半導体メモリ試験装置用不良解析メモリにおいて、
フェイルデータ格納メモリ部の読み出しのアドレス指定とマスクデータ発生メモリ部の書き込みのアドレス指定にタイミング差を与える構成を具備し、
フェイルデータ格納メモリ部の出力をマスクデータ発生メモリ部のライトイネーブル生成部に入力し、フェイルデータ格納メモリ部の読み出しデータによりライトイネーブル信号を制御する構成を具備することを特徴とする半導体メモリ試験装置用不良解析メモリ。 - 請求項１に記載される半導体メモリ試験装置用不良解析メモリにおいて、
フェイルデータ格納メモリ部およびマスクデータ発生メモリ部は切り替えによりフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部として動作する一対のメモリのブロックより成ることを特徴とする半導体メモリ試験装置用不良解析メモリ。 - 請求項２に記載される半導体メモリ試験装置用不良解析メモリにおいて、
一対のメモリのブロックはデータを格納するメモリ部とメモリ部に格納するデータをフェイルデータとし或いはマスクデータとする選択動作を制御すると共にデータ格納動作を制御するメモリコントロール部より成ることを特徴とする半導体メモリ試験装置用不良解析メモリ。 - 請求項３に記載される半導体メモリ試験装置用不良解析メモリにおいて、
一対のメモリのブロックのメモリコントロール部を制御してこれらブロックをフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部に切り替える動作モード選択信号を発生するマスクモードレジスタとリムーブ動作を設定するリムーブモードレジスタとを有する動作モード選択部を具備し、
リムーブモードレジスタによりリムーブ動作の設定がなされていないときである通常のフェイル格納動作時にはリムーブモードレジスタにより制御されるアドレスマルチプレクサを介してパターン発生器から供給されるアドレスを出力し、設定がなされているリムーブ動作時にはアドレスポインタから出力されるアドレスを出力するアドレス選択部を具備することを特徴とする半導体メモリ試験装置用不良解析メモリ。 - 請求項４に記載される半導体メモリ試験装置用不良解析メモリにおいて、
メモリコントロール部はマスクモードレジスタの設定により切り替えられるマルチプレクサを有し、その入力にはアドレスマルチプレクサの出力が直接入力されると共にフリップフロップを介して入力され、その出力はフリップフロップを介してメモリ部のアドレス信号として入力され、
フェイルデータ格納メモリ部の出力をマスクデータ発生メモリ部のライトイネーブル生成部の入力に接続したことを特徴とする半導体メモリ試験装置用不良解析メモリ。
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