JP3871384B2 - 半導体メモリ試験装置用不良解析メモリ - Google Patents

半導体メモリ試験装置用不良解析メモリ Download PDF

Info

Publication number
JP3871384B2
JP3871384B2 JP29140096A JP29140096A JP3871384B2 JP 3871384 B2 JP3871384 B2 JP 3871384B2 JP 29140096 A JP29140096 A JP 29140096A JP 29140096 A JP29140096 A JP 29140096A JP 3871384 B2 JP3871384 B2 JP 3871384B2
Authority
JP
Japan
Prior art keywords
memory
unit
address
data storage
mask
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP29140096A
Other languages
English (en)
Other versions
JPH10144095A (ja
Inventor
誠 太幡
新哉 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advantest Corp
Original Assignee
Advantest Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advantest Corp filed Critical Advantest Corp
Priority to JP29140096A priority Critical patent/JP3871384B2/ja
Priority to PCT/JP1997/003928 priority patent/WO1998020498A1/ja
Priority to US09/091,931 priority patent/US6154862A/en
Priority to DE19781455T priority patent/DE19781455T1/de
Priority to TW086116062A priority patent/TW347469B/zh
Priority to KR1019980704537A priority patent/KR100278829B1/ko
Publication of JPH10144095A publication Critical patent/JPH10144095A/ja
Application granted granted Critical
Publication of JP3871384B2 publication Critical patent/JP3871384B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/319Tester hardware, i.e. output processing circuits
    • G01R31/3193Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
    • G01R31/31935Storing data, e.g. failure memory
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44Indication or identification of errors, e.g. for repair
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C29/00Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00Error detection; Error correction; Monitoring
    • G06F11/22Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
    • G06F11/2205Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing using arrangements specific to the hardware being tested

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Description

【0001】
【発明の属する技術分野】
この発明は、半導体メモリ試験装置用不良解析メモリに関し、特に、リムーブ動作を高速化して半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリに関する。
【0002】
【従来の技術】
半導体メモリ試験装置の従来例を図3を参照して簡単に説明する。
半導体メモリの試験は、タイミング発生器1が発生する基準クロックCLKに従ってパターン発生器2から被試験メモリMに対して、アドレス信号ADS、試験データ信号TDS、制御信号CSを発生する。これらの信号は波形整形器3に供給され、ここで試験に必要な波形に整形して被試験メモリMに印加される。被試験メモリMは、制御信号CSにより試験データ信号TDSの書き込み、読み出しの制御が行なわれる。被試験メモリMから読み出された読み出しデータRDは論理比較器4に供給され、ここでパターン発生器2から出力される期待値データEDと読み出しデータRDとが比較され、その一致、不一致により被試験メモリMの良否判定を行う。不一致のときは、不良解析メモリ8にフェイルデータとして格納される。試験終了後、この不良解析メモリ5の内容を調べることにより被試験メモリMの不良アドレスの解析を行う。
【0003】
次に、図4を参照して半導体メモリ試験に際して不良解析メモリを使用するところを説明する。
試験周期、タイミング、試験電圧、その他の試験条件を徐々に厳しくした3種類の試験を実施した結果、被試験メモリMの状態が図4の様に変化したものとする。ここで、TEST1、TEST2、TEST3の順に試験条件の厳しさが増大しているものとする。A0ないしA7をアドレスとし、「不良」と記載される箇所がパターン発生器2から出力される期待値データEDと被試験メモリMから出力された読み出しデータRDとが不一致であった箇所とする。TEST1においては、被試験メモリMにはアドレスA2が不良箇所であると判断することができる。TEST2においては、アドレスA2とアドレスA6とが不良箇所であると判断することはできるが、このTEST2の結果のみを見て試験条件を変えたために不良となったアドレスがA2であるのか或はA6であるのかを判断することはできない。更に、アドレスA2およびアドレスA6の双方がTEST2の試験条件により不良と判定されたのか否かも判断することができない。TEST3においては、アドレスA2、A6、A7が不良箇所があると判断することはできるが、同様に、試験条件をTEST3にしたがために不良となったアドレスが何れであるかを判断することはできない。即ち、前回の試験において不良となったアドレスについては、条件を厳しくした次の試験においてはそのアドレスの良否判定を無視して試験をする必要がある。ところで、半導体メモリ試験装置においてこの試験制御を直接実行している回路装置は論理比較器4と不良解析メモリ5である。
【0004】
ここで、図5を参照してリムーブ動作によるマスクデータの作成について説明する。図5は試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図である。
TEST1の試験において、被試験メモリMのアドレスA2が不良である旨のフェイルデータが論理比較器4から不良解析メモリ5のフェイルデータ格納メモリ部51に格納される。この時のフェイルデータ格納メモリ部51の状態は図5における(A)に示される。
【0005】
TEST2の試験開始前に、論理比較器4内の良否判定を禁止するデータを発生するマスクデータ発生メモリ部52にフェイルデータ格納メモリ部51のフェイルデータがそのまま書き込まれる。この時のマスクデータ発生メモリ部52の状態は図5における(B)に示される。即ち「マスク」と書き込まれているが、この箇所はマスクされて次の試験において良否判定が禁止される。次に、フェイルデータ格納メモリ部51のフェイルデータを消去した後にTEST2の試験を実施する。TEST2において、論理比較器4からアドレスA2とアドレスA6が不良である情報が出力されるが、図5の(B)のアドレスA2の論理比較を禁止するマスクデータにより、フェイルデータ格納メモリ部51にはアドレスA6が不良である旨の情報のみが格納される。この時のフェイルデータ格納メモリ部51の状態は図5の(C)に示される。TEST3の試験開始前に、論理比較器4の良否判定を禁止するデータを発生するマスクデータ発生メモリ部52にフェイルデータ格納メモリ部51のフェイルデータが書き込まれるが、この時はTEST2で良否判定を禁止したアドレスA2は禁止したままで、TEST2の試験により新たに不良が発生したアドレスA6を加えてマスクデータ発生メモリ部52を書き直す処理、即ちリムーブ動作が必要である。というのは、TEST3の試験はTEST2からTEST3へと試験条件を厳しくした結果不良になった箇所を知る試験であるので、TEST3より試験条件が厳しくないTEST2およびTEST1において不良になった箇所については良否判定を禁止する必要があるからである。即ち、マスクデータ発生メモリ部52は、図5の(B)のアドレスA2の良否判定を禁止する情報と、図5の(C)のアドレスA6の不良に対応する良否判定を禁止する情報とを併せて出力する図5の(D)の状態になる。次に、フェイルデータ格納メモリ部51のフェイルデータを消去した後、TEST3の試験を実施する。TEST3の試験においては、図5の(D)のマスクデータにより、フェイルデータ格納メモリ部51の状態は図5の(E)となる。
【0006】
以上の動作により、TEST1から試験条件を厳しくしたTEST2において不良となった箇所は図5の(C)のフェイルデータ格納メモリ部51の内容を読み出せば解析することができ、TEST2から試験条件を厳しくしたTEST3において不良となった箇所は図5の(E)のフェイルデータ格納メモリ部51の内容を読み出せば解析することができる。
【0007】
ここで、リムーブ動作、即ち、当該試験により新たに不良が発生したアドレスを加えてマスクデータ発生メモリ部を書き直す処理に着目して不良解析メモリの従来例を図6を参照して説明する。
ブロックAおよびブロックBは同一機能を有するメモリのブロックであり、それぞれ、メモリコントロール部53とメモリ部50より構成されている。ブロックAおよびブロックBは、動作モード選択部540のマスクモードレジスタREG(A)およびマスクモードレジスタREG(B)から供給される動作モード選択信号により、フェイルデータ格納メモリ部として使用し、或はマスクデータ発生メモリ部として使用するものであり、この選択信号により何れかの機能を実現することができる。メモリコントロール部53のライトイネーブル発生部531は、各ブロックAおよびBをマスクデータ発生メモリ部として使用する場合、メモリ部50にデータを書き込むに際して或る特定のタイミングでライトイネーブルを発生する。マルチプレクサ532Aおよびマルチプレクサ532Bは、マスクモードレジスタREG(A)およびマスクモードレジスタREG(B)の設定がなされていないときは通常のフェイル格納動作を行うために、論理比較器からのフェイルデータが選択され、設定がなされているときはマスクデータ発生メモリ部として使用し、ライトイネーブル発生部531からのデータが選択される。ここから出力される信号はライトイネーブル生成部534によりメモリ部50に書き込むためのライトイネーブル信号を生成する。マルチプレクサ533Aおよびマルチプレクサ533Bは、メモリ部50Aおよびメモリ部50Bに書き込むデータをマスクモードレジスタREG(A)およびマスクモードレジスタREG(B)の設定により切り換えていて、設定がなされていないときは通常のフェイル格納動作或はマスクデータ発生動作をする。このときはA側の“H”が選択されるが、これはフェイルデータによりライトイネーブルを制御することによりメモリ部50に書き込むからである。設定がなされているときはメモリ部50から読み出されたデータと他のブロックから読み出されたデータの論理和をAND回路535により取ったデータが選択され、メモリ部への書き込みデータとなる。アドレス選択部550は、リムーブ動作を設定するリムーブモードレジスタREGにより設定がなされていないとき、即ち通常のフェイル格納動作時にはパターン発生器から供給されるアドレスがアドレスマルチプレクサ552を介して出力され、設定がなされているときはリムーブ動作となりアドレスポインタ551から出力されるアドレスがアドレスマルチプレクサ552を介して出力される。アドレスポインタ551は、リムーブ動作時にフェイルデータ格納メモリ部とマスクデータ発生メモリ部の書き込み/読み出しに必要なアドレスを発生する機能を有している。
【0008】
ここで、ブロックAをフェイルデータ格納メモリ部51とし、ブロックBをマスクデータ発生メモリ部52としてリムーブ動作を実行した時、図6の(A)〜(K)で示した箇所の状態をタイミングチャートにしたものが図7である。図7において、(A)はアドレスポインタからのアドレスであり、このアドレスをフェイルデータ格納メモリ部51およびマスクデータ発生メモリ部52をアクセスするためにフリップフロップ54Aおよびフリップフロップ54Bを介して出力したものがそれぞれ(B)、(E)である。このアドレスにより、各メモリ部50に記憶されている内容を読み出したデータがそれぞれ(C)、(F)であり、フリップフロップ55Aおよびフリップフロップ55Bを介して出力したものが(D)、(G)である。リムーブ動作においては、先に説明した如く過去に良否判定を禁止したアドレスと今回不良が発生したアドレスについて次の試験で良否判定を禁止するマスクデータを作るので、フェイルデータ格納メモリ部51とマスクデータ発生メモリ部52から読み出されるデータ、即ち(D)と(G)の論理和を取ったデータを新たにマスクデータ発生メモリ部52に書き込む必要がある。ここで、AND回路535Bにより(D)と(G)の論理和を取ったデータが(H)である。ブロックBはマスクデータ発生メモリとして動作させているので(H)がマルチプレクサ533Bの出力信号(I)として出力され、それをフリップフロップ56Bを介して出力した信号が(J)である。この信号(J)が新たにマスクデータ格納メモリ部52に書き込むデータである。メモリ52に書き込むにはライトイネーブル信号が必要であるが、このライトイネーブル信号が(K)である。アドレス(E)、データ(J)、ライトイネーブル(K)によりマスクデータ格納メモリ部52に書き込まれ、“メモリ書き込み完了”のタイミングで最終的なマスクデータに書き換えられる。
【0009】
【発明が解決しようとする課題】
近年、被試験メモリはDRAMに代表される様に大容量化が進んでおり、その被試験メモリの不良解析に必要とされる不良解析メモリもこれに対応して同様に大容量化されることとなる。先に説明したリムーブ動作も、1アドレス毎に一連の動作を行う必要があるので、メモリが大容量化するにつれてリムーブ動作時間も増大する。この様な状況のもとにおいて、半導体メモリの試験時間を短縮するにはリムーブ動作時間を如何にして短縮するかが重要な課題となっている。
【0010】
ところで、先のマスクデータを形成する一連のリムーブ動作は、メモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルの3サイクルにより構成実行されるが、この3サイクルの間に同一アドレスに対してメモリの読み出しおよび書き込みの双方を実行するものであるので、その間はアドレスポインタの値を保持しておかなくてはならない。
【0011】
この発明は、この点に着目してリムーブ動作を高速化し、半導体メモリの試験時間を短縮する半導体メモリ試験装置用不良解析メモリを提供するものである。
【0012】
【課題を解決するための手段】
過去の試験により不良箇所とされたフェイルデータ格納メモリ部の内容と当該試験により新たに不良箇所とされたフェイルデータ格納メモリ部の内容とを合成してマスクデータ発生メモリ部に書き込むリムーブ動作を実行する半導体メモリ試験装置用不良解析メモリにおいて、フェイルデータ格納メモリ部51の読み出しのアドレス指定とマスクデータ発生メモリ部52の書き込みのアドレス指定にタイミング差を与える構成を具備し、フェイルデータ格納メモリ部51の出力をマスクデータ発生メモリ部52のライトイネーブル生成部534Bに入力し、フェイルデータ格納メモリ部51の読み出しデータによりライトイネーブル信号を制御する構成を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【0013】
そして、フェイルデータ格納メモリ部51およびマスクデータ発生メモリ部52は切り替えによりフェイルデータ格納メモリ部51或いはマスクデータ発生メモリ部52として動作する一対のメモリのブロックより成る半導体メモリ試験装置用不良解析メモリを構成した。
また、一対のメモリのブロックはデータを格納するメモリ部50とメモリ部50に格納するデータをフェイルデータとし或いはマスクデータとする選択動作を制御すると共にデータ格納動作を制御するメモリコントロール部53より成る半導体メモリ試験装置用不良解析メモリを構成した。
【0014】
更に、一対のメモリのブロックのメモリコントロール部53を制御してこれらブロックをフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部に切り替える動作モード選択信号を発生する発生するマスクモードレジスタREG(A)およびREG(B)とリムーブ動作を設定する信号を発生するリムーブモードレジスタREGとを有する動作モード選択部540を具備し、リムーブモードレジスタREGによりリムーブ動作の設定がなされていないときである通常のフェイル格納動作時にはリムーブモードレジスタREGにより制御されるアドレスマルチプレクサ552を介してパターン発生器から供給されるアドレスを出力し、設定がなされているリムーブ動作時にはアドレスポインタ551から出力されるアドレスを出力するアドレス選択部550を具備する半導体メモリ試験装置用不良解析メモリを構成した。
【0015】
また、メモリコントロール部53はマスクモードレジスタREGの設定により切り替えられるマルチプレクサ533を有し、その入力にはアドレスマルチプレクサ552の出力が直接入力されると共にフリップフロップ537および538を介して入力され、その出力はフリップフロップ54を介してメモリ部50のアドレス信号として入力され、フェイルデータ格納メモリ部51の出力をマスクデータ発生メモリ部52のライトイネーブル生成部534Bの入力に接続した半導体メモリ試験装置用不良解析メモリを構成した。
【0016】
【発明の実施の形態】
この発明の実施の形態を図1の実施例を参照して説明する。
図1はリムーブ動作に着目したこの発明による不良解析メモリである。この発明による不良解析メモリにより上述されたリムーブ動作時間を短縮することができる。従来の不良解析メモリとは、メモリコントロール部53の回路構成およびメモリ部50へデータを入力する回路構成を異にしている。以下、ブロックAをフェイルデータ格納メモリ部51に設定し、ブロックBをマスクデータ発生メモリ部52に設定したものとして説明する。
【0017】
従来の不良解析メモリのリムーブ動作は、上述した通り、或るアドレスに対してブロックAであるフェイルデータ格納メモリ部51から読み出したデータとブロックBであるマスクデータ発生メモリ部52から読み出したデータの論理和を取ったデータを、その読み出しを行ったアドレスと同一アドレスに対してブロックBであるマスクデータ発生メモリ部51へ書き込むことにより行っていた。この発明の不良解析メモリは、或るアドレスに対してブロックAであるフェイルデータ格納メモリ部51を読み出し、その読み出したデータが“1”の時にブロックBであるマスクデータ発生メモリ部52への書き込みを制御するライトイネーブル信号を生成するものとした。この時、入力データが“H”であるのでブロックBであるマスクデータ発生メモリ部52にマスクデータが書き込まれる。
【0018】
以上のメモリ書き込み制御を行うことにより、マスクデータ発生メモリ部52に書かれている過去の不良箇所については、書き込みを行っても“0”が書き込まれることはなくして“1”が書き込まれるだけで不良のまま変らないので、従来必要であったマスクデータ発生メモリ部52の内容を読み出す処理は必要なくなる。また、従来の不良解析メモリは一連のリムーブ動作が終了するまでアドレスポインタの値を保持しなければならなかったが、この発明の不良解析メモリはフェイルデータ格納メモリ部51の読み出しを行うアドレス指定と、マスクデータ発生メモリ部52の書き込みを行うアドレス指定との間にタイミング差を付けることにより、アドレスポインタの値を保持する必要をなくした。
【0019】
図2はこの発明によるリムーブ動作を実行した時の図1の(A)〜(I)で示した箇所の状態を示すタイミングチャートであり、これについて説明する。
(A)はアドレスポインタ551から出力されるアドレスであり、このアドレスをフェイルデータ格納メモリ部51とマスクデータ発生メモリ部52をアクセスするにフリップフロップ54を介して出力したものが(B)、(E)である。
(B)のアドレスはブロックAであるフェイルデータ格納メモリ部51がマスクモードレジスタREG(A)の設定によりマルチプレクサ533AのA側を選択しているので、(A)のアドレスをフリップフロップ54Aで一段打抜いたものであり、(E)のアドレスはブロックBであるマスクデータ発生メモリ部52がマスクモードレジスタREG(B)の設定によりマルチプレクサ533BのB側を選択しているので、(A)のアドレスをフリップフロップ537B、フリップフロップ538、フリップフロップ54Bで三段打抜いたものである。(B)のアドレスによりフェイルデータ格納メモリを読み出したデータが(C)であり、これをフリップフロップ55Aで打抜いたデータが(D)である。先に説明した通り、この発明によるリムーブ動作においては、フェイルデータ格納メモリ部51から読み出したこのデータ(D)により、マスクデータ発生メモリ部52のライトイネーブル信号を制御している。即ち、マルチプレクサ532BはマスクモードレジスタREG(B)の設定によりB側を選択しているので、フェイルデータ格納メモリ部51から読み出したこのデータ(D)が(F)として出力され、このデータをフリップフロップ536Bで打抜いたデータが(G)である。この(G)はライトイネーブル生成部534Bでマスクデータ発生メモリ部52のメモリ部50Bに書き込むためのライトイネーブルに変換され、それが(H)となる。メモリ部50Bへの書き込みは、メモリ部50Bへ(E)のアドレスおよび(H)のライトイネーブル信号を与えることにより行われ、(I)の“メモリ書き込み完了”と書かれているタイミングでメモリ部50Bへの書き込みは完了する。
【0020】
【発明の効果】
以上の通りであって、従来のリムーブ動作はメモリ読み出しサイクル、読み出しデータ合成サイクル、メモリ書き込みサイクルより成る3サイクルであたが、この発明のリムーブ動作はフェイルデータ格納メモリ部51の読み出しのためのアドレス指定とマスクデータ発生メモリの書き込みのためのアドレス指定にタイミング差を付け、そしてマスクデータ発生メモリの書き込みを行う制御をフェイルデータ格納メモリからの読み出しデータによりライトイネーブル信号を制御することにより1サイクルにてリムーブ動作を実現することができる。これにより被試験メモリの評価の時のリムーブ動作に要する時間を大幅に短縮することができる。
【図面の簡単な説明】
【図1】実施例を説明する図。
【図2】実施例のタイミングチャート。
【図3】半導体メモリ試験装置を説明する図。
【図4】半導体メモリ試験に際して不良解析メモリを使用するところを説明する図。
【図5】試験終了後の不良解析メモリ内のフェイルデータ格納メモリ部およびマスクデータ発生メモリ部の状態を示す図。
【図6】不良解析メモリの従来例を説明する図。
【図7】従来例のタイミングチャート。
【符号の説明】
50 メモリ部
51 フェイルデータ格納メモリ部
52 マスクデータ発生メモリ部
53 メモリコントロール部
531 ライトイネーブル発生部
532 マルチプレクサ
533 マルチプレクサ
534 ライトイネーブル生成部
535 AND回路
536 フリップフロップ
537 フリップフロップ
538 フリップフロップ
54 フリップフロップ
540 動作モード選択部
50 アドレス選択部
551 アドレスポインタ
552 アドレスがマルチプレクサ
55 フリップフロップ
56 フリップフロップ
REG リムーブモードレジスタ
REG(A) マスクモードレジスタ
REG(B) マスクモードレジスタ

Claims (5)

  1. 過去の試験により不良箇所とされたフェイルデータ格納メモリ部の内容と当該試験により新たに不良箇所とされたフェイルデータ格納メモリ部の内容とを合成してマスクデータ発生メモリ部に書き込むリムーブ動作を実行する半導体メモリ試験装置用不良解析メモリにおいて、
    フェイルデータ格納メモリ部の読み出しのアドレス指定とマスクデータ発生メモリ部の書き込みのアドレス指定にタイミング差を与える構成を具備し、
    フェイルデータ格納メモリ部の出力をマスクデータ発生メモリ部のライトイネーブル生成部に入力し、フェイルデータ格納メモリ部の読み出しデータによりライトイネーブル信号を制御する構成を具備することを特徴とする半導体メモリ試験装置用不良解析メモリ。
  2. 請求項1に記載される半導体メモリ試験装置用不良解析メモリにおいて、
    フェイルデータ格納メモリ部およびマスクデータ発生メモリ部は切り替えによりフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部として動作する一対のメモリのブロックより成ることを特徴とする半導体メモリ試験装置用不良解析メモリ。
  3. 請求項2に記載される半導体メモリ試験装置用不良解析メモリにおいて、
    一対のメモリのブロックはデータを格納するメモリ部とメモリ部に格納するデータをフェイルデータとし或いはマスクデータとする選択動作を制御すると共にデータ格納動作を制御するメモリコントロール部より成ることを特徴とする半導体メモリ試験装置用不良解析メモリ。
  4. 請求項3に記載される半導体メモリ試験装置用不良解析メモリにおいて、
    一対のメモリのブロックのメモリコントロール部を制御してこれらブロックをフェイルデータ格納メモリ部或いはマスクデータ発生メモリ部に切り替える動作モード選択信号を発生するマスクモードレジスタとリムーブ動作を設定するリムーブモードレジスタとを有する動作モード選択部を具備し、
    リムーブモードレジスタによりリムーブ動作の設定がなされていないときである通常のフェイル格納動作時にはリムーブモードレジスタにより制御されるアドレスマルチプレクサを介してパターン発生器から供給されるアドレスを出力し、設定がなされているリムーブ動作時にはアドレスポインタから出力されるアドレスを出力するアドレス選択部を具備することを特徴とする半導体メモリ試験装置用不良解析メモリ。
  5. 請求項4に記載される半導体メモリ試験装置用不良解析メモリにおいて、
    メモリコントロール部はマスクモードレジスタの設定により切り替えられるマルチプレクサを有し、その入力にはアドレスマルチプレクサの出力が直接入力されると共にフリップフロップを介して入力され、その出力はフリップフロップを介してメモリ部のアドレス信号として入力され、
    フェイルデータ格納メモリ部の出力をマスクデータ発生メモリ部のライトイネーブル生成部の入力に接続したことを特徴とする半導体メモリ試験装置用不良解析メモリ。
JP29140096A 1996-11-01 1996-11-01 半導体メモリ試験装置用不良解析メモリ Expired - Fee Related JP3871384B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP29140096A JP3871384B2 (ja) 1996-11-01 1996-11-01 半導体メモリ試験装置用不良解析メモリ
PCT/JP1997/003928 WO1998020498A1 (fr) 1996-11-01 1997-10-29 Memoire d'analyse de defauts pour testeur de memoire
US09/091,931 US6154862A (en) 1996-11-01 1997-10-29 Defect analysis memory for memory tester
DE19781455T DE19781455T1 (de) 1996-11-01 1997-10-29 Fehleranalysespeicher für ein Speichertestgerät
TW086116062A TW347469B (en) 1996-11-01 1997-10-29 Failure analysis memory for memory testing apparatus
KR1019980704537A KR100278829B1 (ko) 1996-11-01 1997-10-29 메모리시험장치용불량해석메모리

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29140096A JP3871384B2 (ja) 1996-11-01 1996-11-01 半導体メモリ試験装置用不良解析メモリ

Publications (2)

Publication Number Publication Date
JPH10144095A JPH10144095A (ja) 1998-05-29
JP3871384B2 true JP3871384B2 (ja) 2007-01-24

Family

ID=17768413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP29140096A Expired - Fee Related JP3871384B2 (ja) 1996-11-01 1996-11-01 半導体メモリ試験装置用不良解析メモリ

Country Status (6)

Country Link
US (1) US6154862A (ja)
JP (1) JP3871384B2 (ja)
KR (1) KR100278829B1 (ja)
DE (1) DE19781455T1 (ja)
TW (1) TW347469B (ja)
WO (1) WO1998020498A1 (ja)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4121634B2 (ja) * 1998-09-21 2008-07-23 株式会社アドバンテスト メモリ試験装置
US6311299B1 (en) * 1999-03-01 2001-10-30 Micron Technology, Inc. Data compression circuit and method for testing embedded memory devices
US6536005B1 (en) * 1999-10-26 2003-03-18 Teradyne, Inc. High-speed failure capture apparatus and method for automatic test equipment
JP2001243791A (ja) * 2000-02-25 2001-09-07 Mitsubishi Electric Corp データ記憶装置、データ測定装置、半導体解析装置および半導体装置
US6985848B2 (en) * 2000-03-02 2006-01-10 Texas Instruments Incorporated Obtaining and exporting on-chip data processor trace and timing information
DE10041137A1 (de) * 2000-08-21 2002-03-21 Philips Corp Intellectual Pty Anordnung zum Testen von integrierten Schaltkreisen
JP2007066246A (ja) * 2005-09-02 2007-03-15 Hitachi Ltd コントローラの自己診断システム及び方法
JP2007157303A (ja) * 2005-12-08 2007-06-21 Advantest Corp 試験装置および試験方法
JP4889357B2 (ja) * 2006-04-14 2012-03-07 株式会社アドバンテスト 試験装置、プログラムおよび試験方法
US7802166B2 (en) 2006-09-27 2010-09-21 Qimonda Ag Memory controller, memory circuit and memory system with a memory controller and a memory circuit
US8977912B2 (en) * 2007-05-07 2015-03-10 Macronix International Co., Ltd. Method and apparatus for repairing memory
US8473923B2 (en) * 2007-09-12 2013-06-25 Sandisk Technologies Inc. Pointers for write abort handling
JP4691125B2 (ja) * 2008-03-24 2011-06-01 株式会社アドバンテスト メモリ試験装置
JP4722226B2 (ja) * 2008-05-21 2011-07-13 株式会社アドバンテスト パターン発生器
US9401222B1 (en) * 2015-11-23 2016-07-26 International Business Machines Corporation Determining categories for memory fail conditions

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4293950A (en) * 1978-04-03 1981-10-06 Nippon Telegraph And Telephone Public Corporation Test pattern generating apparatus
JPS6045828B2 (ja) * 1978-08-15 1985-10-12 日本電信電話株式会社 マスクメモリ
JPH01184700A (ja) * 1988-01-11 1989-07-24 Advantest Corp メモリ試験装置
US5173906A (en) * 1990-08-31 1992-12-22 Dreibelbis Jeffrey H Built-in self test for integrated circuits
US5287363A (en) * 1991-07-01 1994-02-15 Disk Technician Corporation System for locating and anticipating data storage media failures
JPH04318398A (ja) * 1991-04-17 1992-11-09 Toshiba Corp メモリ不良解析装置
JPH05242695A (ja) * 1992-02-27 1993-09-21 Toshiba Corp 半導体試験装置
JP3186359B2 (ja) * 1993-07-28 2001-07-11 安藤電気株式会社 物理アドレス変換回路
JPH07130199A (ja) * 1993-09-13 1995-05-19 Advantest Corp 半導体メモリ試験装置
US5691945A (en) * 1995-05-31 1997-11-25 Macronix International Co., Ltd. Technique for reconfiguring a high density memory
US5790559A (en) * 1996-03-29 1998-08-04 Advantest Corporation Semiconductor memory testing apparatus

Also Published As

Publication number Publication date
KR100278829B1 (ko) 2001-01-15
US6154862A (en) 2000-11-28
WO1998020498A1 (fr) 1998-05-14
KR19990072180A (ko) 1999-09-27
TW347469B (en) 1998-12-11
JPH10144095A (ja) 1998-05-29
DE19781455T1 (de) 1998-11-26

Similar Documents

Publication Publication Date Title
JP3871384B2 (ja) 半導体メモリ試験装置用不良解析メモリ
JPH0434109B2 (ja)
JP4334285B2 (ja) 半導体試験装置及びその制御方法
KR100269322B1 (ko) 스트레스용전압을이용하여메모리를테스팅하는기능을갖는집적회로및그의메모리테스트방법
JPH09318707A (ja) 半導体メモリ試験方法および装置
US6934205B1 (en) Bist for parallel testing of on chip memory
JP4377238B2 (ja) 半導体試験装置
US5668819A (en) Mask control device for LSI tester
US6006350A (en) Semiconductor device testing apparatus and method for testing memory and logic sections of a semiconductor device
JP3549174B2 (ja) メモリ試験装置
TWI410977B (zh) 測試模組、測試裝置與測試方法
US20020049943A1 (en) Semiconductor test system
JP4664535B2 (ja) 半導体デバイス試験装置
JPH10106293A (ja) 半導体メモリ試験方法及びその装置
JP2001222897A (ja) 半導体試験装置
JPH10253707A (ja) 集積回路試験装置
JP2720761B2 (ja) 半導体集積回路試験装置
JP4922506B2 (ja) 半導体メモリ試験装置
JP2005259265A (ja) 試験装置及び試験方法
JP2006079678A (ja) メモリテスト回路およびメモリテスト方法
JPH1186595A (ja) 半導体メモリ試験装置
JPS62122000A (ja) 記憶素子
JPH11238400A (ja) 半導体集積回路装置、半導体集積回路装置のテスト装置およびテスト方法
JP2001004705A (ja) 半導体デバイス試験装置及び試験方法
JPH09304486A (ja) Ic試験装置

Legal Events

Date Code Title Description
RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20050719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20061003

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20061017

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101027

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111027

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121027

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131027

Year of fee payment: 7

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees