JP4121634B2

JP4121634B2 - メモリ試験装置

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Publication number: JP4121634B2
Application number: JP26633298A
Authority: JP
Inventors: 和彦佐藤
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1998-09-21
Filing date: 1998-09-21
Publication date: 2008-07-23
Anticipated expiration: 2018-09-21
Also published as: JP2000100196A; KR100328615B1; KR20000023326A; TW475994B; US6477672B1

Description

【０００１】
【発明の属する技術分野】
この発明は例えばフラッシュメモリ等と呼ばれているブロック機能を持つメモリを試験するメモリ試験装置に関する。
【０００２】
【従来の技術】
書き換え可能な読み出し専用メモリであるＰＲＯＭの中で、電気的に全ビットの内容（ブロック単位でも可能）を消し、その内容を書き換えできるメモリをフラッシュメモリと称している。このフラッシュメモリは図８に示すようにＭビットを１ページとし、Ｎページを１ブロックとして取扱い、全ビットは元よりブロック単位で記憶内容を消去し、内容を書き換えることを可能とするブロック機能を持っている。一般にＭビット＝５１２ビット、Ｎページ＝１６ページとされる場合が多い。
【０００３】
このフラッシュメモリも従来は一般的なメモリをテストするメモリ試験装置を利用してテストを実行している。図９に普通一般に使われているメモリ試験装置の概要を示す。
図中１００は主制御器、２００はメインフレームと呼ばれているテスタ本体、３００は被試験メモリＭＵＴをメインフレーム２００に電気的に接続するテストヘッドを示す。主制御器１００は例えばワークステーション程度の規模を具備したコンピュータシステムによって構築され、テストプログラム１０１に記載されたテスト条件をメインフレーム２００に設けたパターン発生器ＰＧとタイミング発生器ＴＧに転送して初期設定を施し、この初期設定条件に従ってパターン発生器ＰＧとタイミング発生器ＴＧを制御し、被試験メモリＭＵＴをテストする。
【０００４】
つまり、メインフレーム２００にはパターンデータを発生するパターン発生器ＰＧと、各種のタイミングクロックを発生させるタイミング発生器ＴＧと、パターン発生器ＰＧが出力するパターンデータと、タイミング発生器ＴＧが出力するタイミング信号とによって信号波形の立上り、立下りのタイミングが規定された実波形を持つ試験パターン信号を生成する波形フォーマッタＦＣと、波形フォーマッタＦＣから出力される多チャンネルの試験パターン信号をテストヘッド３００に伝送するドライバ群ＤＲと、被試験メモリＭＵＴが出力する読出応答出力信号が正規のＬ論理レベル及びＨ論理レベルを持っているか否かを判定する電圧比較器群ＶＣＰと、電圧比較器群ＶＣＰの判定結果が良である場合に、その判定結果とパターン発生器ＰＧが出力する期待値パターンとを比較する論理比較器ＬＯＣと、論理比較器ＬＯＣの比較結果を記憶する不良解析メモリＡＦＭとによって構成される。
【０００５】
不良解析メモリＡＦＭはよく知られているように、被試験メモリＭＵＴと同等乃至はそれ以上の記憶容量を持つメモリによって構成され、被試験メモリＭＵＴの全ビットの良否判定結果を格納する。
従って、従来はフラッシュメモリを試験した場合も全ビットの良否判定結果を不良解析メモリＡＦＭに格納し、不良解析メモリＡＦＭに与えるアドレス信号に従って各ブロックを識別し、各ブロック毎に不良セルの数を計数し、救済が可能か否か等の救済処理等に利用している。
【０００６】
フラッシュメモリのテストは先ず初期テストが行なわれ、初期テストで良と判定されたメモリに対して機能テストが実行される。初期テストとは例えば全ビットの記憶セルに対して「１」又は「０」の論理値を書き込み、これを読み出す。読み出した論理値が書き込んだ論理値と不一致が発生した場合は、その不一致が発生したブロックを不良ブロックと判定する。この初期テストで不一致が発生した記憶セルは致命的欠陥を具備し、救済不能な場合が多い。このため、一般には初期テストで不良と判定した記憶セルが１個でも存在するブロック（これを以下バッドブロックと称す）は使用不能とみなし、初期テストで検出したバッドブロックの数が規定値以上例えば５個程度存在した場合は初期テストの段階で不良品と判定し、機能テストは実行しない。
【０００７】
初期テストでバッドブロックの数が規定値以下で良と判定されたメモリに対して機能テストが実行される。機能テストは初期テストで良と判定されたブロックに対してのみ試験パターン信号を書き込む動作と読み出す動作を繰返し、読み出したデータが書き込んだデータ（期待値）と一致しているか否かを論理比較器ＬＯＣで比較判定する。不一致が発生した場合はその不一致が発生したアドレスと同じ不良解析メモリＡＦＭのアドレスに不一致が発生したセルの位置を記憶させる。機能テスト終了後に不良解析メモリＡＦＭを読み出し、不良セルの数と不良セルの位置によって救済が可能か否かを判定する。
【０００８】
【発明が解決しようとする課題】
上述したように、フラッシュメモリでは初期テストで１個でも不良セルが存在するブロックをバッドブロックと判定し、このバッドブロックが所定個以上存在した場合は、そのメモリは不良品と判定すると共に、バッドブロックの数が所定個以下のメモリについて機能テストを実行する。この場合バッドブロック以外のブロックに関してだけ機能テストを実行している。
【０００９】
このため、従来は不良解析メモリＡＦＭの各ブロックに対応するアドレス領域を１アドレス毎に読み出してそのアドレス領域に不良を表わすデータ（一般には「１」論理）が書き込まれているか否かを検索し、バッドブロックの数が規定値以上か否かを判定する。従って検索に時間が掛り、テストのスループット（効率）を悪くしている。
【００１０】
更に、フラッシュメモリの機能テストではテスト対象とする各アドレスにおいて、書込が正しく実行されるまで数回にわたって再書込動作を実行し、その再書込の動作回数が予め設定された回数例えば６回程度に達すると、そのアドレスをパスさせテストを禁止すると共に不良アドレスとして不良解析メモリＡＦＭに記憶させている。
【００１１】
従って、バッドブロック内において、書込が全く実行できないアドレスが存在すると、再書込動作による時間が加算されるため機能試験に要する時間が長くなる欠点もある。
特に複数のフラッシュメモリを同時に試験する場合、他のフラッシュメモリが１回で書込が完了しているにも係わらず、バッドブロックに含まれる不良アドレスをアクセスしたフラッシュメモリが存在した場合は、そのフラッシュメモリの再書込動作が所定回に達するまで、他のフラッシュメモリのテストは保留されるため、無駄な時間を費やす不都合があり、これによってテスト時間が長くなる大きな欠点がある。
【００１２】
この発明の目的はバッドブロックの数を集計する時間及び同時に複数のフラッシュメモリの機能テストを行う場合もそのテストに要する時間を短かくすることができるブロック機能を持つメモリを試験するメモリ試験装置を提案しようとするものである。
【００１３】
【課題を解決するための手段】
この発明では従来から存在する不良解析メモリＡＦＭに加えてテストすべきフラッシュメモリが具備するブロックの数と同等の数のアドレスを有し、初期テスト時にバッドブロックを検出する毎に、そのバッドブロックに対応するアドレスにバッドブロックを表わす例えば「１」論理を記憶することができるバッドブロックメモリを設けた構成を特徴とするものである。
【００１４】
この発明によればバッドブロックメモリを読み出すことにより、極く短時間にバッドブロックの数を集計することができる。また機能テスト時はテストすべきフラッシュメモリに与えるアドレス信号からブロックアドレス信号を生成させ、このブロックアドレス信号によりバッドブロックメモリをアクセスしてバッドブロックメモリの内容を読み出すことにより、テストすべきフラッシュメモリに与えているアドレスがバッドブロックに対応しているか否かを直ちに判定することができる。
【００１５】
従って機能テストすべきブロックか否かを短時間に判定できるから機能テストを短時間に済ませることができる利点が得られる。また、バッドブロックであることを表わす信号によってマスクし、そのバッドブロックに対応するアドレス領域に関しては機能テストを中止させることができる。
この結果、バッドブロックに対応するアドレス領域に関しては機能テストを実行しないで済ませることができるから、この点でも機能テストに要する時間を短縮することができる利点が得られる。
【００１６】
また、特に複数のフラッシュメモリを同時にテストする場合にはバッドブロックがアクセスされたフラッシュメモリはパスさせてそのブロックをテストしないから、このバッドブロックがアクセスされたフラッシュメモリを何度も再書込みを行う動作を実行しないで済ませることができる。よって他のフラッシュメモリはバッドブロックがアクセスされたフラッシュメモリの再書込みに要する時間を待つことなく、直ちにテストに入ることができるため、この点でもテスト時間を短縮できる利点が得られる。
【００１７】
【発明の実施の形態】
図１にこの発明の請求項１で提案するメモリ試験装置の一実施例を示す。図９と対応する部分には同一符号を付し、重複説明は省略するがこの発明の請求項１で提案する試験装置では従来から用いられている不良解析メモリＡＦＭに加えて第１バッドブロックメモリＢＢＭを設けた構成を特徴とするものである。
【００１８】
第１バッドブロックメモリＢＢＭは不良解析メモリＡＦＭに与えられる全ビットのアドレス信号の中から選択されたビットで構成されるブロックアドレスによりアクセスされる。図１に示す例では不良解析メモリＡＦＭに与えるフルビットのアドレス信号の中から上位ビットのアドレス信号を取り出してブロックアドレスを生成するブロックアドレス選択器ＢＡＯを設け、このブロックアドレス選択器ＢＡＯからブロックアドレスを生成させて第１バッドブロックメモリＢＢＭをアクセスする構成とした場合を示す。
【００１９】
不良解析メモリＡＦＭに与えるアドレス信号は初期テスト時でも機能テスト時でも被試験メモリＭＵＴに与えるアドレス信号と同じである。従って被試験メモリＭＵＴからデータを読み出す際には被試験メモリＭＵＴと不良解析メモリＡＦＭは同一アドレスがアクセスされると共に、第１バッドブロックメモリＢＢＭはそのアドレスが属するブロックＮＯ．に対応するブロックアドレスがアクセスされる。
【００２０】
従って、被試験メモリＭＵＴから読み出したデータが、パターン発生器ＰＧから出力される期待値と不一致が発生した場合はその不一致が発生したアドレスと不一致が発生したメモリセルの位置が不良解析メモリＡＦＭに記憶されると共に、バッドブロックメモリＢＢＭには不一致が発生したアドレスが属するブロックＮＯ．に対応するブロックアドレスに図２に示すようにバッドブロックを表わすデータが書き込まれる。
【００２１】
図１に示す構成は１個の被試験メモリＭＵＴをテストする構成として例示しているが、複数の被試験メモリＭＵＴをテストする場合には各被試験メモリＭＵＴ毎に、波形フォーマッタＦＣ、ドライバ群ＤＲ、電圧比較器群ＶＣＰ、論理比較器ＬＯＣ、不良解析メモリＡＦＭ、第１バッドブロックメモリＢＢＭ、マスク制御手段、ブロックアドレス選択器ＢＡＯ、バッドブロックカウンタＢＢＣが各被試験メモリＭＵＴ毎に設けられる。
【００２２】
初期テストでは被試験メモリＭＵＴの全てのビットに例えば「１」論理を書き込むと共にこれを順次読み出し、ブロック内で１個でも不一致を発生するメモリセルが検出された場合は、そのブロックを表わすブロックアドレスにバッドブロックを表わすデータ（一般に「１」論理のデータ）が書き込まれる。バッドブロックを表わすデータは１ビットのデータで表わすことができる。従ってバッドブロックメモリＢＢＭは被試験メモリＭＵＴが持つブロックの数と同等の数のアドレス容量を有し、各アドレス毎に１ビットの記憶容量を持つメモリで構成することができる。
【００２３】
初期テストが終了するとパターン発生器ＰＧはバッドブロックメモリＢＢＭにアドレス信号を供給し、バッドブロックメモリＢＢＭに格納したバッドブロックデータを読み出す。
バッドブロックメモリＢＢＭから読み出されたバッドブロックデータはバッドブロックカウンタＢＢＣにより計数される。この計数結果はテストバス２０１を通じて主制御器１００に読み込まれ、被試験メモリＭＵＴの良否を判定する。バッドブロックの数が所定個以下であれば主制御器１００はパターン発生器ＰＧ及びタイミング発生器ＴＧに機能テストの実行を指示する。
【００２４】
機能テスト時ではパターン発生器ＰＧはテストプログラム１０１の記載に従って試験パターンデータを出力し、その試験パターンデータとタイミング発生器ＴＧが出力するタイミング信号に従って波形フォーマッタＦＣは実波形を持つ試験パターン信号を生成し、この試験パターン信号を被試験メモリＭＵＴの各アドレスに書き込む動作と読み出す動作を繰返す。
【００２５】
ここでパターン発生器ＰＧがパターンデータを出力した時点で、このパターンデータには被試験メモリＭＵＴと不良解析メモリＡＦＭに与えるアドレス信号も付加されている。このアドレス信号をブロックアドレス選択器ＢＡＯに与え、ブロックアドレス選択器ＢＡＯからブロックアドレスを発生させ、このブロックアドレスによりバッドブロックメモリＢＢＭを読み出す。
【００２６】
バッドブロックメモリＢＢＭからバッドブロックデータが読み出されない場合は通常通り機能テストが実行され論理比較器ＬＯＣから論理比較結果を得る。これに対し、バッドブロックメモリＢＢＭからバッドブロックデータが読出された場合は、このバッドブロックデータはマスク制御手段ＭＫＣを通じて波形フォーマッタＦＣと論理比較器ＬＯＣに供給される。波形フォーマッタＦＣでは被試験メモリＭＵＴの少なくとも書き込み制御端子Ｗと読み出し制御端子Ｒに通じる信号ラインに「１」論理又は「０」論理の禁止信号を供給し、被試験メモリＭＵＴに対して書き込みと読み出し動作を禁止させる。これと共に論理比較器ＬＯＣでも論理比較動作を禁止する。
【００２７】
ここで特に被試験メモリＭＵＴが複数の場合、バッドブロックをアクセスした被試験メモリＭＵＴのテストはバッドブロックデータによってマスクしてパスさせ、他の書込が完了した被試験メモリＭＵＴについてそのブロック内のテストを直ちに実行することができる。従って、他の被試験メモリＭＵＴの待機時間を短くすることができるから機能テストの全体の時間を短縮できる利点が得られる。
【００２８】
図３はこの発明の請求項３で提案するメモリ試験装置の実施例を示す。この請求項３で提案するメモリ試験装置は図１に示したバッドブロックメモリＢＢＭ（以下これを第１バッドブロックメモリと称す）に加えて第２バッドブロックメモリＣＦＭを設けた構成を特徴とするものである。第１バッドブロックメモリＢＢＭと第２バッドブロックメモリＣＦＭは同等の構成のメモリが用いられる。
【００２９】
第１バッドブロックメモリＢＢＭには上述したように初期テストで検出したバッドブロックデータを格納し、第２バッドブロックメモリＣＦＭには機能テスト時に発生するバッドブロックデータを格納する。
つまり、機能テスト時は図１の実施例で説明したように、第１バッドブロックメモリＢＢＭに記憶したバッドブロックデータをマスクデータとして利用してバッドブロック内のテストを禁止させ、バッドブロック以外の正常なブロックでは機能テストを実行する。機能テスト中に不良が発生した場合は第２バッドブロックメモリＣＦＭにその不良が発生したブロックアドレスにバッドブロックデータを記憶させる。
【００３０】
このように、初期テストで検出したバッドブロックデータと機能テストで検出したバッドブロックデータを別々に第１バッドブロックメモリＢＢＭと第２バッドブロックメモリＣＦＭに格納することにより、各種のテストモードを構築することができる。
図４及び図５は救済可能か否かを判定する製造ライン上で使用する検出モードを構築する場合のフローチャートを示す。図４はその中の機能テストルーチン、図５は救済判定ルーチンを示す。尚図４に示す機能テストルーチンを実行する以前に上述した初期テストが実行されているものとし第１バッドブロックメモリＢＢＭにはバッドブロックデータが格納されているものとする。
【００３１】
図４に示すステップＳＰ１で第１バッドブロックＢＢＭの読出ブロックアドレスＢをＢ＝１に初期設定、
ステップＳＰ２で第１ブロックメモリＢＢＭの読出データがバッドブロックか否（ＢＢＭ＝１？）かを判定する。
バッドブロックＢＢＭ＝１であればステップＳＰ３に移り、被試験メモリＭＵＴへの書き込み・読み出し動作及び論理比較器ＬＯＣにおける論理比較動作を禁止し、ステップＳＰ７に進む。
【００３２】
ステップＳＰ２でＢＢＭ＝１でなければステップＳＰ４に分岐する。ステップＳＰ４では機能テストモードにおいて被試験メモリＭＵＴが出力した応答出力と期待値の論理比較結果が良か不良かを判定する。論理比較結果が不良の場合はステップＳＰ５で第２バッドブロックメモリＣＦＭにバッドブロックデータを書き込む。これと共にステップＳＰ６で不良解析メモリＡＦＭの不良発生アドレスに不良セルの位置データを書き込み、ステップＳＰ７に進む。
【００３３】
ステップＳＰ４で機能テストの論理比較結果が不良でなければ直接ステップＳＰ７に進む。
ステップＳＰ７では第１バッドブロックメモリＢＢＭの読出ブロックアドレスを＋１し、ステップＳＰ８に進む。
ステップＳＰ８では全てのブロック（被試験メモリＭＵＴの各ブロック）を機能テストしたか否かを判定し、否であればステップＳＰ２に戻り、次のブロックの機能テストを実行する。
【００３４】
ステップＳＰ８で全てのブロックを機能テストしたと判定した場合は図５に示す救済判定ルーチンに移る。
救済判定ルーチンではステップＳＰ９で第２バッドブロックメモリＣＦＭの読出ブロックアドレスＣをＣ＝１に初期設定し、このアドレスを読み出すと共にステップＳＰ１０に進む。
【００３５】
ステップＳＰ１０では第２バッドブロックメモリＣＦＭの読出出力がバッドブロックを表わすＣＦＭ＝１か否かを判定する。ＣＦＭ＝１であればステップＳＰ１１に進む。ＣＦＭ＝１でなければステップＳＰ１４に進む。
ステップＳＰ１１では対象となる不良解析メモリＡＦＭのアドレス領域を読み出し、不良セルのリペア解析を行う。
【００３６】
ステップＳＰ１２ではリペア解析により救済可能か否かを判定する。不良セルの数が規定値を越えている場合はこのブロックは救済不能と判定し、ステップＳＰ１３に分岐し、ステップＳＰ１３で第１バッドブロックメモリＢＢＭの対象ブロックにバッドブロックデータ「１」を書き込み、ステップＳＰ１４に進む。
ステップＳＰ１４で第２バッドブロックメモリＣＦＭの読み出しアドレスＣを＋１し、ステップＳＰ１５に進む。
【００３７】
ステップＳＰ１５では全てのブロックについて救済可能か否かを判定したかどうかを判定し、否であればステップＳＰ１０に戻る。良であればステップＳＰ１６に進む。
ステップＳＰ１６では第２バッドブロックメモリＣＦＭのデータをクリアし、ステップＳＰ１７で被試験メモリＭＵＴに対して救済処理を施して救済判定ルーチンを終了する。
【００３８】
このように第１バッドブロックメモリＢＢＭと第２バッドブロックメモリＣＦＭに別々にバッドブロックデータを格納することにより機能テストルーチンでは第１バッドブロックメモリＢＢＭに格納したバッドブロックデータを利用して機能テストを行なうべきブロックであるか否かを判定し、救済判定ルーチンでは第２バッドブロックメモリＣＦＭに格納したバッドブロックデータを利用して救済可能か否かを見るブロックであるか否かを判定するから、機能テストは元より救済判定ルーチンの処理速度を高速化することができる。
【００３９】
図６及び図７はメモリの出荷に当って良品と不良品に仕分けする出荷検査を実施する出荷検査モードを構築する場合のフローチャートを示す。この出荷検査モードではテスト開始と共にステップＳＰ１で第１バッドブロックメモリＢＢＭの読出アドレスＢをＢ＝１に初期設定し、そのアドレスを読み出す。
第１バッドブロックメモリＢＢＭの読出値がＢＢＭ＝１であればステップＳＰ２からステップＳＰ３に進む。ステップＳＰ３では第１バッドブロックメモリＢＢＭの読出値ＢＢＭ＝１をマスクデータとして利用して被試験メモリＭＵＴへの書き込み・読み出し動作を禁止させると共に、論理比較動作も禁止させ、ステップＳＰ６に進む。
【００４０】
ステップＳＰ２でＢＢＭ＝１でなければステップＳＰ４に分岐する。ステップＳＰ４では機能テストの結果として論理比較器ＬＯＣの比較結果が良か不良かを判定する。論理比較結果が不良であればステップＳＰ５に進み、第２バッドブロックメモリＣＦＭの対応するブロックアドレスにバッドブロックデータとして「１」を書き込みステップＳＰ６に進む。
【００４１】
ステップＳＰ４で論理比較結果が良であればそのままステップＳＰ６に進む。ステップＳＰ６では第１バッドブロックメモリＢＢＭの読出アドレスＢを＋１し、ステップＳＰ７に進む。
ステップＳＰ７で全てのブロックを機能テストしたか否かを判定する。その判定が否であればステップＳＰ２に戻り機能テストを繰返す。ステップＳＰ７でテスト終了であれば図７に示す良否判定ルーチンに移る。
【００４２】
良否判定ルーチンではステップＳＰ８とＳＰ９で第１バッドブロックメモリＢＢＭと第２バッドブロックメモリＣＦＭからバットデータを読み出す。ステップＳＰ１０でこのバッドブロックデータの数をバッドブロックカウンタＢＢＣで計数し、双方に格納されたバッドブロックデータの数を集計する。このとき第１バッドブロックメモリＢＢＭと第２バッドブロックメモリＣＦＭの同一アドレスから読み出されるバッドブロックデータは１個として計数する。双方から読み出されたバッドブロックデータの和ＪをステップＳＰ１１に引き渡す。
【００４３】
ステップＳＰ１１ではバッドブロックデータの和Ｊが規定値例えば「５」以上か以下かを判定する。ＪがＪ≧５であればステップＳＰ１２に進み被試験メモリＭＵＴを不良品と判定し廃棄処理する。
Ｊ＜５であればステップ１３に進み次のテストに移行する。
【００４４】
【発明の効果】
以上説明したように、この発明の請求項１で提案したメモリ試験装置によれば不良解析メモリＡＦＭに加えて被試験メモリＭＵＴが持つブロックの数に対応する記憶容量を持つ第１バッドブロックメモリＢＢＭを設けたから、この第１バッドブロックメモリＢＢＭに初期テストの結果を格納すれば、この第１バッドブロックメモリＢＢＭに格納したバットデータを利用することにより次に行なう機能テストにおいて、機能テストを実施すべきブロックと、実施しないブロックとを直ちに判定することができる。この結果、機能テストを短時間に済ませることができる。また、この第１バッドブロックメモリＢＢＭに格納したバッドブロックデータをマスクデータとして利用することにより機能テストを実行する場合、バッドブロックに関してはマスクしてテストを省略することができる。このマスク機能により特に複数のフラッシュメモリを同時に平行してテストする場合にそのテスト時間を短縮できる大きな利点が得られる。
【００４５】
また第１バッドブロックメモリＢＢＭに加えて第２バッドブロックメモリＣＦＭを設けた場合には、第２バッドブロックメモリには機能テスト時に発生したバッドブロックデータを格納することができる。この第２バッドブロックメモリＣＦＭに格納したバッドブロックデータを利用することにより、救済可能か否かの判定処理を行なう場合に、第２バッドブロックメモリＣＦＭにバッドブロックデータが書き込まれているブロックだけを選んで救済可能か否かを解析し、判定処理を施せばよく、救済判定処理に要する時間も短縮できる優れた作用効果が得られる。
【図面の簡単な説明】
【図１】この発明の請求項１で提案したメモリ試験装置の一実施例を説明するためのブロック図。
【図２】図１に示した実施例に用いた第１バッドブロックメモリの構成を説明するための図。
【図３】この発明の請求項３で提案したメモリ試験装置の実施例を示すブロック図。
【図４】図３に示したメモリ試験装置で実施可能なテストモードの一例を説明するためのフローチャート。
【図５】図３の続きを説明するためのフローチャート。
【図６】図３に示したメモリ試験装置で実施可能なテストモードの他の例を説明するためのフローチャート。
【図７】図６の続きを説明するためのフローチャート。
【図８】この発明で試験対象とするブロック機能を持つメモリの構造を説明するための図。
【図９】従来の技術を説明するためのブロック図。
【符号の説明】
１００主制御器
２００メインフレーム
３００テストヘッド
ＭＵＴ被試験メモリ
ＰＧパターン発生器
ＴＧタイミング発生器
ＦＣ波形フォーマッタ
ＤＲドライバ群
ＶＣＰ電圧比較器群
ＬＯＣ論理比較器
ＡＦＭ不良解析メモリ
ＢＡＯブロックアドレス選択器
ＢＢＭ第１バッドブロックメモリ
ＭＫＣマスク制御手段
ＢＢＣバッドブロックカウンタ
ＣＦＭ第２バッドブロックメモリ

Claims

Ａ．被試験メモリが装備する記憶セルの中のＭビットを１ページとして扱い、Ｍビット×Ｎページを１ブロックとし、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、
Ｂ．上記被試験メモリが装備するブロックの数に対応する数の記憶容量を有し、上記記憶セルの全てに一定の論理値を書き込み、その書き込んだ論理値が全ての記憶セルから読みだされるか否かにより、不一致が１セルでも存在したブロックは不良ブロックとして検出する初期テストモードにおいて、不良ブロックを検出する毎に上記被試験メモリに与えられるアドレス信号の選択されたビットで構成されるブロックアドレスに不良ブロックを表すバッドブロックデータを記憶する第１バッドブロックメモリを設け、
機能テストモードでは上記被試験メモリに与える試験パターン信号に含まれるアドレス信号の選択されたビットで構成されるブロックアドレスを生成し、このブロックアドレスにより上記第１バッドブロックメモリをアクセスし、上記第１バッドブロックメモリからバッドブロックデータが読出された状態では上記被試験メモリの試験をパスさせるマスク制御手段を付加した構成としたことを特徴とするメモリ試験装置。
Ａ．被試験メモリが装備する記憶セルの中のＭビットを１ページとして扱い、Ｍビット×Ｎページを１ブロックとし、ブロック単位で記憶内容を書き換え可能なブロック機能を持つメモリを試験するメモリ試験装置において、
Ｂ．上記被試験メモリが装備するブロックの数に対応する数の記憶容量を有し、上記記憶セルの全てに一定の論理値を書き込み、その書き込んだ論理値が全ての記憶セルから読みだされるか否かにより、不一致が１セルでも存在したブロックは不良ブロックとして検出する初期テストモードにおいて、不良ブロックを検出する毎に上記被試験メモリに与えられるアドレス信号の選択されたビットで構成されるブロックアドレスに不良ブロックを表すバッドブロックデータを記憶する第１バッドブロックメモリを設け、
同時に複数の被試験メモリをテストする場合には上記第１バッドブロックメモリを各被試験メモリ毎に設け、
機能テストモードでは上記複数の被試験メモリに与える試験パターン信号に含まれるアドレス信号の選択されたビットで構成されるブロックアドレスを生成し、このブロックアドレスにより各被試験メモリに対応して設けた上記第１バッドブロックメモリをアクセスし、上記第１バッドブロックメモリからバッドブロックデータが読出された状態ではそのバッドブロックデータが読出された第１バッドブロックメモリに対応する被試験メモリの試験をパスさせるマスク制御手段を付加した構成としたことを特徴とするメモリ試験装置。
請求項１記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第２バッドブロックメモリを設けた構成としたことを特徴とするメモリ試験装置。
請求項２記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第２バッドブロックメモリを各被試験メモリに対応させて設けた構成としたことを特徴とするメモリ試験装置。
請求項１記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第２バッドブロックメモリを設けた構成としたことを特徴とするメモリ試験装置。
請求項２記載のメモリ試験装置において、機能テストモードで検出されるバッドブロックデータを記憶する第２バッドブロックメモリを被試験メモリ毎に設けた構成としたことを特徴とするメモリ試験装置。
請求項１乃至６記載のメモリ試験装置の何れかにおいて、初期テスト終了後に上記第１バッドブロックメモリに格納した不良ブロックの数を計数するバッドブロックカウンタを付加した構成としたことを特徴とするメモリ試験装置。
請求項３乃至７記載のメモリ試験装置の何れかにおいて、初期テストと機能テスト終了後に上記第１バッドブロックメモリと上記第２バッドブロックメモリに取り込んだ不良ブロックの数を計数するバッドブロックカウンタを付加した構成としたことを特徴とするメモリ試験装置。