JP2010134979A - 演算処理装置および記憶装置用試験装置の制御方法 - Google Patents
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Abstract
【課題】エラー発生時の試験進行情報を得ることができる試験装置を提供する。
【解決手段】演算装置と記憶装置と該記憶装置を試験する試験装置を有する演算処理装置において、記憶装置に書き込んだ試験データと、記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報、不一致エラーが発生したビットの位置情報、不一致エラーが発生した試験データの番号情報を保持する試験装置１０４を有する演算処理装置１０１。
【選択図】図２
【解決手段】演算装置と記憶装置と該記憶装置を試験する試験装置を有する演算処理装置において、記憶装置に書き込んだ試験データと、記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報、不一致エラーが発生したビットの位置情報、不一致エラーが発生した試験データの番号情報を保持する試験装置１０４を有する演算処理装置１０１。
【選択図】図２
Description
本発明は、記憶装置用試験装置を有する演算処理装置および記憶装置用試験装置の制御方法に関する。
近年、Large Scale Integration（LSI)の集積度が向上し、LSI内に内蔵されているRandom Access Memory （RAM）の容量・個数が増加している。それに伴いRAM試験のテストパタン数や試験時間も増加している。
現在、LSIでは、LSI内蔵にされているRAMの試験のために内蔵型自己試験（Built In Self Test : BIST）回路が多く使用されている。
BIST回路は、LSI内部にRAMを試験するためのテストパタン及びテストパタンをライト／リードするためのアドレス並びに制御信号を発生させるパタン発生器と試験結果の比較器を備え、外部からはパタン発生器への最小限の設定を行う事によりRAMの試験を自動で行い、比較結果を内部に保持する。そして、試験終了後は試験結果を外部に出力することによりRAMの良否判定を行う。
BIST回路は、LSI内部にRAMを試験するためのテストパタン及びテストパタンをライト／リードするためのアドレス並びに制御信号を発生させるパタン発生器と試験結果の比較器を備え、外部からはパタン発生器への最小限の設定を行う事によりRAMの試験を自動で行い、比較結果を内部に保持する。そして、試験終了後は試験結果を外部に出力することによりRAMの良否判定を行う。
これにより、RAMの内容を外部へ読み出して結果を比較する方法にくらべ、大幅にテストパタン数および試験時間の縮小を行うことが出来る。
図１７は、従来のRAMおよびBIST回路の構成図である。
図１７は、従来のRAMおよびBIST回路の構成図である。
RAM１１およびBIST回路１２は、LSI１０に具備されている。
BIST回路１２は、パタン発生器２１、比較器２５、アドレス保持回路２６、ビット位置保持回路２７、およびエラーフラグ保持回路２８を備える。
BIST回路１２は、パタン発生器２１、比較器２５、アドレス保持回路２６、ビット位置保持回路２７、およびエラーフラグ保持回路２８を備える。
パタン発生器２１は、シーケンサ２２、データ発生部２３、およびアドレス発生部２４を備える。
シーケンサ２２は、複数のテストパタンとアドレスの組の集合である所定のパタンシーケンスを発生させる。また、シーケンサ２２は、RAM１１および比較器２５に対してパタンシーケンスに基づいた制御信号を出力する。
シーケンサ２２は、複数のテストパタンとアドレスの組の集合である所定のパタンシーケンスを発生させる。また、シーケンサ２２は、RAM１１および比較器２５に対してパタンシーケンスに基づいた制御信号を出力する。
データ発生部２３は、テストパタンの書き込み時にRAM１１に書き込むデータまたはテストパタンの読み出し時にRAM１１から読み出されることを期待されるデータ（期待値）を出力する。
アドレス発生部２４は、RAM１１に書き込むデータのアドレスまたはRAM１１から読み出すデータのアドレスを生成し、RAM１１およびアドレス保持回路２６に出力する。
比較器２５は、RAM１１から読み出したデータ（読み出しデータ）とデータ発生部２３から出力された期待値とを比較する。そして、読み出しデータと期待値が一致しなかったとき、アドレス保持回路２６にアドレスの保持を指示する信号を出力し、ビット位置保持回路２７に不一致のビット位置を出力し、エラーフラグ保持回路２８にエラーがあったことを示すエラーフラグを出力する。
比較器２５は、RAM１１から読み出したデータ（読み出しデータ）とデータ発生部２３から出力された期待値とを比較する。そして、読み出しデータと期待値が一致しなかったとき、アドレス保持回路２６にアドレスの保持を指示する信号を出力し、ビット位置保持回路２７に不一致のビット位置を出力し、エラーフラグ保持回路２８にエラーがあったことを示すエラーフラグを出力する。
アドレス保持回路２６は、比較器２５からの指示に基づきエラーの発生したRAM１１のアドレスを格納する。
ビット位置保持回路２７は、比較器２５から出力されたビット位置を格納する。
ビット位置保持回路２７は、比較器２５から出力されたビット位置を格納する。
エラーフラグ保持回路２８は、RAM１１にエラーが有るか無いかを示すフラグを格納する。
RAM１１の良否判定は試験後にエラーフラグ保持回路２８からエラーフラグを読み出すことにより行う。
RAM１１の良否判定は試験後にエラーフラグ保持回路２８からエラーフラグを読み出すことにより行う。
エラーフラグは試験対象のRAM１１の不良の存在を示すものであり、不良箇所の特定ができないため、エラーフラグに加えてアドレス保持回路２６に格納されたアドレス情報およびビット位置保持回路２７に格納されたビット位置を不良箇所特定のための情報として利用する。
また、RAM１１、比較器２５、アドレス保持回路２６、ビット位置保持回路２７、およびエラーフラグ保持回路２８をまとめてRAMおよび比較・結果保持部３０とする。
LSI１０にRAMが複数（例えば６個）ある場合は、図１８に示すように一つのパタン発生器２１に複数のRAMおよび比較・データ保持部３０−ｋ（ｋ＝１〜６）が接続する構成となる。
特開２００４−８６９９６号公報
特開２００６−３８７８２号公報
LSI１０にRAMが複数（例えば６個）ある場合は、図１８に示すように一つのパタン発生器２１に複数のRAMおよび比較・データ保持部３０−ｋ（ｋ＝１〜６）が接続する構成となる。
近年、RAM回路の高度化・複雑化により障害の発生態様も複雑化し、従来のアドレス情報では情報不足で解析に時間がかかる場合が増えている。
BISTによるRAM試験では、同じアドレスに対して複数回アクセスを行う場合がある。例えば、アドレスを昇順に変化させた後に降順に変化させる試験では同じアドレスに対して２回以上のアクセスが行われる。
BISTによるRAM試験では、同じアドレスに対して複数回アクセスを行う場合がある。例えば、アドレスを昇順に変化させた後に降順に変化させる試験では同じアドレスに対して２回以上のアクセスが行われる。
図１９にRAM試験で用いるパタンシーケンスの例を示す。縦軸はメモリのアドレスであり、横軸は時間を示す。W0は０を、W1は１をメモリに書き込むことを示す。R0はデータを読み出し、該データが０であるかをチェックし、R1はデータを読み出し、該データが１であるかをチェックすることを示す。
例えば、図１９において、アドレス=2は3回読み出されている。もし、アドレス＝２にエラーがあった場合、アドレス=2がエラーしたという情報だけでは3回の読み出しのうち、どの読み出しでエラーとなったか判らない。
このように、アドレス情報のみでは、複数回のアクセスの内、どこでエラーしたかを判別することが出来ないという問題があった。それにより、アドレス変化に依存するような障害、例えばアドレスの昇順変化のみで発生する障害かどうかの判別が出来ないという問題があった。
本発明の課題は、BIST回路等の試験装置において、エラー発生時の試験進行情報を得ることである。
開示の演算処理装置は、演算装置と、前記演算装置に供給する演算データを保持する記憶装置と、前記記憶装置を試験する記憶装置用試験装置を有する。そして、前記記憶装置用試験装置は、データ発生部と、アドレス発生部と、試験データ番号カウンタと、エラー情報保持部と、エラー発生ビット位置保持部と、エラー発生試験データ番号情報保持部と、比較部と、を有する。
前記データ発生部は、前記記憶装置に書き込む試験データを生成する。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記試験データ番号カウンタは、前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記試験データ番号カウンタは、前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う。
前記エラー情報保持部は、不一致エラー情報を保持する。
前記エラー発生ビット位置保持部は、前記試験データにおいて、不一致エラーが発生したビットの位置情報を保持する。
前記エラー発生ビット位置保持部は、前記試験データにおいて、不一致エラーが発生したビットの位置情報を保持する。
前記エラー発生試験データ番号情報保持部は、前記試験データにおいて、不一致エラーが発生した試験データに対応して、前記試験データ番号カウンタが計数した試験データの番号情報を保持する。
前記比較部は、前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報を前記エラー情報保持部に保持し、前記不一致エラーが発生したビットの位置情報を前記エラー発生ビット位置保持部に保持するとともに、前記不一致エラーが発生した試験データの番号情報を前記エラー発生試験データ番号情報保持部に保持する。
また、開示の演算処理装置は、演算装置と、前記演算装置に供給する演算データを保持する１及び第２の記憶装置と、前記１及び第２の記憶装置を試験する記憶装置用試験装置を有する。そして、前記記憶装置用試験装置は、データ発生部と、アドレス発生部と、試験データ番号カウンタと、第１及び第２のエラー情報保持部と、第１及び第２のエラー発生ビット位置保持部と、第１及び第２のエラー発生試験データ番号情報保持部と、第１及び第２の比較部と、を有する。
前記データ発生部は、前記第１及び第２の記憶装置に書き込む試験データを生成する。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記試験データ番号カウンタは、前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記試験データ番号カウンタは、前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う。
前記第ｊ（ｊ＝１，２）のエラー情報保持部は、前記第ｊの記憶装置における第ｊの不一致エラー情報を保持する。
前記第ｊのエラー発生ビット位置保持部は、記試験データにおいて、前記第ｊの記憶装置における第ｊの不一致エラーが発生したビットの位置情報を保持する。
前記第ｊのエラー発生ビット位置保持部は、記試験データにおいて、前記第ｊの記憶装置における第ｊの不一致エラーが発生したビットの位置情報を保持する。
前記第ｊのエラー発生試験データ番号情報保持部は、前記試験データにおいて、前記第ｊの記憶装置における第ｊの不一致エラーが発生した試験データに対応して、前記試験データ番号カウンタが計数した試験データの番号情報を保持する。
前記第ｊの比較部は、前記第ｊの記憶装置に書き込んだ試験データと、前記第ｊの記憶装置から読み出した試験データを比較した結果、前記第ｊの記憶装置における第ｊの不一致エラーが発生した場合には、エラー情報を前記第ｊのエラー情報保持部に保持し、前記第ｊの不一致エラーが発生したビットの位置情報を前記第ｊのエラー発生ビット位置保持部に保持するとともに、前記第ｊの不一致エラーが発生した試験データの試験データの番号情報を前記第１のエラー発生試験データ番号情報保持部に保持する。
また、開示の演算処理装置は、演算装置と、前記演算装置に供給する演算データを保持する記憶装置と、前記記憶装置を試験する記憶装置用試験装置を有する。そして、前記記憶装置用試験装置は、データ発生部と、アドレス発生部と、エラー情報保持部と、エラー
発生ビット位置保持部と、期待値データ番号カウンタと、エラー発生期待値データ番号情報保持部と、比較部と、を有する。
発生ビット位置保持部と、期待値データ番号カウンタと、エラー発生期待値データ番号情報保持部と、比較部と、を有する。
前記データ発生部は、前記記憶装置に書き込む試験データを生成する。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記エラー情報保持部は、不一致エラー情報を保持する。
前記アドレス発生部は、前記試験データを書き込むアドレスを生成する。
前記エラー情報保持部は、不一致エラー情報を保持する。
前記エラー発生ビット位置保持部は、前記試験データにおいて、不一致エラーが発生したビットの位置情報を保持する。
前記期待値データ番号カウンタは、前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較する度に、計数を行うことにより、前記記憶装置に書き込んだ試験データに係る期待値データの番号情報の計数を行う。
前記期待値データ番号カウンタは、前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較する度に、計数を行うことにより、前記記憶装置に書き込んだ試験データに係る期待値データの番号情報の計数を行う。
前記エラー発生期待値データ番号情報保持部は、前記試験データにおいて、不一致エラーが発生した試験データに対応して、前記期待値データ番号カウンタが計数した期待値データの番号情報を保持する。
前記比較部は、前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報を前記エラー情報保持部に保持し、前記不一致エラーが発生したビットの位置情報を前記エラー発生ビット位置保持部に保持するとともに、前記不一致エラーが発生した期待値データの番号情報を前記エラー発生期待値データ番号情報保持部に保持する。
開示の演算処理装置によれば、エラー発生時の試験進行情報を不一致エラーが発生した試験データの番号情報または期待値データの番号情報により得ることが出来るため、より詳細な障害解析を行うことが出来る。
以下、図面を参照しながら開示の実施の形態を説明する。尚、以下の説明において、図面において同一の符号を付したものは同一のものおよび同様の効果を奏するものであるから、説明を省略する場合がある。
（第１の実施の形態）
図１は、開示の第１の実施の形態に係る演算処理装置の構成図である。
演算処理装置１０１は、演算部１０２、RAM１０３、およびBIST回路１０４を備える。
演算処理装置１０１は、例えばCPU（Central Processing Unit）、DSP（Digital Signal Processor）やマイクロコントローラ等のLSIである。
図１は、開示の第１の実施の形態に係る演算処理装置の構成図である。
演算処理装置１０１は、演算部１０２、RAM１０３、およびBIST回路１０４を備える。
演算処理装置１０１は、例えばCPU（Central Processing Unit）、DSP（Digital Signal Processor）やマイクロコントローラ等のLSIである。
演算部１０２は、演算処理装置１０１における演算処理を行う。
RAM１０３は、演算部１０２で利用するデータを格納する。
BIST回路１０４は、RAM１０３の試験を行う内蔵型自己試験回路である。
RAM１０３は、演算部１０２で利用するデータを格納する。
BIST回路１０４は、RAM１０３の試験を行う内蔵型自己試験回路である。
図２は、開示の第１の実施の形態に係るRAMおよびBIST回路の詳細な図である。
尚、図２において、演算部１０２は省略している。
RAM１０３は、読み書き制御信号に基づいて、指定されたアドレスに指定されたデータを読み書きする。本実施の形態において、RAM１０３は例えば１０２４個のアドレスを有し、アドレス毎に例えば７２ビットのデータを格納する。
尚、図２において、演算部１０２は省略している。
RAM１０３は、読み書き制御信号に基づいて、指定されたアドレスに指定されたデータを読み書きする。本実施の形態において、RAM１０３は例えば１０２４個のアドレスを有し、アドレス毎に例えば７２ビットのデータを格納する。
BIST回路１０４は、パタン発生器２０１、比較器２１１、ビット位置保持回路２１２、
およびエラーフラグ保持回路２１３を備える。
パタン発生器２０１は、シーケンサ２０２、データ発生回路２０３、アドレス発生回路２０４、パタンカウンタ２０５、およびパタン番号保持回路２０６を備える。
およびエラーフラグ保持回路２１３を備える。
パタン発生器２０１は、シーケンサ２０２、データ発生回路２０３、アドレス発生回路２０４、パタンカウンタ２０５、およびパタン番号保持回路２０６を備える。
第１の形態において、パタン発生器２０１は図３に示すようなパタンシーケンスを発生させる。図３において、縦軸はメモリのアドレスであり、横軸は時間を示す。W0は０を、W1は１をメモリに書き込むことを示す。R0はデータを読み出し、該データが０であるかをチェックし、R1はデータを読み出し、該データが１であるかをチェックすることを示す。
RAMテストにおいて、どのようなパタンシーケンスを用いるかは、あらかじめ設定しておくか、または外部から指示をする。したがって、ユーザはどのようなパタンシーケンスを用いたか知ることが出来る。パタン発生器は設定または指示に基づき所定のパタンシーケンスを発生させる。
シーケンサ２０２は、あらかじめ定められたパタンシーケンスを発生させる。また、RAM１０３および比較器２１１にパタンシーケンスに基づいた制御信号を出力する。
データ発生回路２０３は、テストパタンの書き込み時にRAM１０３に書き込むデータまたはテストパタンの読み出し時にRAM１０３から読み出されることを期待されるデータ（期待値）を出力する。また期待値は、パタン読み出し時に読み出すRAM１０３のアドレスに前に書き込まれたデータである。
データ発生回路２０３は、テストパタンの書き込み時にRAM１０３に書き込むデータまたはテストパタンの読み出し時にRAM１０３から読み出されることを期待されるデータ（期待値）を出力する。また期待値は、パタン読み出し時に読み出すRAM１０３のアドレスに前に書き込まれたデータである。
アドレス発生回路２０４は、アドレスカウンタ２０７を備える。
アドレスカウンタは、RAM１０３に書き込むデータのアドレスまたはRAM１０３から読み出すデータのアドレスを生成し、RAM１０３に出力する。
アドレスカウンタは、RAM１０３に書き込むデータのアドレスまたはRAM１０３から読み出すデータのアドレスを生成し、RAM１０３に出力する。
パタンカウンタ２０５は、パタンが一つ生成されるごとにパタン番号をインクリメントし、現在のパタン番号をパタン番号保持回路２０６に出力する。図３に示すように、一つのテストパタンに対して一つのパタン番号が対応する。例えば、図３において、パタン番号０はアドレス０にデータ０を書き込むパタンシーケンスの最初のテストパタンに対応する。
パタン番号保持回路２０６は、比較器２１１から出力されたパタン番号保持信号を受信したとき、パタンカウンタ２０５から出力されたパタン番号を記憶する。本実施の形態において、図３に示すパタンシーケンスを実行すると１つのアドレスに対して６回のアクセスがある。そのため、総テストパタン数は１０２４×６＝６１４４となり、保持に必要なビット数は１３となる。したがって、本実施の形態において、パタン番号の形式は図４Ａに示すような１３ビットの形式により表される。
比較器２１１は、RAM１０３から読み出したデータ（読み出しデータ）とデータ発生回路２０３から出力された期待値とを比較する。そして、読み出しデータと期待値が一致しなかったとき、パタン番号保持回路２０６にパタン番号の保持を指示する信号（パタン番号保持信号）を出力し、ビット位置保持回路２１２に不一致のビット位置を出力し、エラーフラグ保持回路２１３にエラーがあったことを示すエラーフラグを出力する。
ビット位置保持回路２１２は、比較器２１１から出力されたビット位置を記憶する。本実施の形態において、RAM１０３のビット数は７２ビットなので、ビット位置の形式は図４Ｂに示すような７２ビットの形式となる。
エラーフラグ保持回路２１３は、比較器２１１から出力されたRAM１０３にエラーが有るか無いかを示すフラグを格納する。本実施の形態において、エラーフラグの形式は図４
Ｃに示すような１ビットの形式である。
Ｃに示すような１ビットの形式である。
図５は、第１の実施の形態に係るBIST回路の処理のフローチャートである。
ステップＳ５０１において、シーケンサ２０２は、データ発生回路２０３に所定のテストパタンを発生させる。データ発生回路２０３は、シーケンサの指示の基づきテストパタンをRAM１０３および比較器２１１に出力する。アドレスカウンタ２０７は、読み出しまたは書き込みを行うアドレスをRAM１０３に出力する。パタンカウンタ２０５は、パタン番号をインクリメントし、パタン番号保持回路２０６に出力する。
ステップＳ５０１において、シーケンサ２０２は、データ発生回路２０３に所定のテストパタンを発生させる。データ発生回路２０３は、シーケンサの指示の基づきテストパタンをRAM１０３および比較器２１１に出力する。アドレスカウンタ２０７は、読み出しまたは書き込みを行うアドレスをRAM１０３に出力する。パタンカウンタ２０５は、パタン番号をインクリメントし、パタン番号保持回路２０６に出力する。
ステップＳ５０２において、RAM１０３はシーケンサ２０２からの制御信号に基づいて、読み出しかどうか判断する。読み出しの場合において、制御はステップＳ５０３に進み、書き込みの場合は制御はステップＳ５０６に進む。
ステップＳ５０３において、RAM１０３は、アドレス発生回路２０４から指定されたアドレスのデータを読み出し、該データを比較器２１１に出力する。
ステップＳ５０４において、比較器２１１は、RAM１０３から読み出したデータ（読み出しデータ）とデータ発生回路から出力された期待値とを比較する。読み出しデータと期待値が一致する場合は制御はステップＳ５０７に進み、不一致の場合は制御はステップＳ５０５に進む。
ステップＳ５０４において、比較器２１１は、RAM１０３から読み出したデータ（読み出しデータ）とデータ発生回路から出力された期待値とを比較する。読み出しデータと期待値が一致する場合は制御はステップＳ５０７に進み、不一致の場合は制御はステップＳ５０５に進む。
ステップＳ５０５において、比較器２１１は、現在のパタン番号、すなわちエラーのあったパタン番号を保持するように指示するパタン番号保持信号をパタン番号保持回路２０６に出力する。パタン番号保持回路２０６は、パタン番号を記憶する。また、比較器２１１は、ビット位置保持回路２１２に、エラーのあったビット位置を出力する。ビット位置保持回路２１２は、受信したビット位置を記憶する。さらに比較器２１１は、エラーがあったことを示すエラー発生信号をエラーフラグ保持回路２１３に出力する。エラーフラグ保持回路２１３は、エラーがあったことを示すエラーフラグを記憶する。
ステップＳ５０６において、RAM１０３は、データ発生回路２０３から受信したデータをアドレス発生回路２０４から受信したアドレスに書き込む。
ステップＳ５０７において、シーケンサ２０２は最終パタンであるかどうか判断する。最終パタンである場合は処理を終了し、最終パタンではない場合は制御はステップＳ５０１に戻る。
ステップＳ５０７において、シーケンサ２０２は最終パタンであるかどうか判断する。最終パタンである場合は処理を終了し、最終パタンではない場合は制御はステップＳ５０１に戻る。
第１の実施の形態の演算処理装置によれば、エラー発生時のパタン番号が分かるので、該パタン番号をRAMテストに使用したパタンシーケンスに当てはめることにより、パタンシーケンス中のどの位置でエラーが発生したかを知ることが出来る。それにより、より詳細な障害解析を行うことが出来る。
図６は、第１の実施の形態に係る演算処理装置の変形例を示す図である。
図６において、演算部１０２は省略している。
第１の実施の形態に係る演算処理装置の変形例において、演算処理装置１０１は、スキャン制御回路６０１、スキャンイン端子６０２、およびスキャンアウト端子６０３をさらに備える。
図６において、演算部１０２は省略している。
第１の実施の形態に係る演算処理装置の変形例において、演算処理装置１０１は、スキャン制御回路６０１、スキャンイン端子６０２、およびスキャンアウト端子６０３をさらに備える。
スキャンイン端子６０２は、パタン番号保持回路２０６に接続され、パタン番号保持回路２０６にはスキャンインデータが入力される。
スキャンアウト端子６０３は、エラーフラグ保持回路２１３に接続され、エラーフラグ保持回路２１３からスキャンアウトデータがスキャンアウト端子６０３に出力される。
スキャンアウト端子６０３は、エラーフラグ保持回路２１３に接続され、エラーフラグ保持回路２１３からスキャンアウトデータがスキャンアウト端子６０３に出力される。
パタン番号保持回路２０６とビット位置保持回路２１２は接続し、パタン番号保持回路２０６からのスキャンデータがビット位置保持回路２１２に入力される。また、ビット位置保持回路２１２とエラーフラグ保持回路２１３は接続し、ビット位置保持回路２１２からのスキャンデータがエラーフラグ保持回路２１３に入力される。これにより、スキャンイン端子６０２→パタン番号保持回路２０６→ビット位置保持回路２１２→エラーフラグ保持回路２１３→スキャンアウト端子６０３のように接続されるスキャンチェーンが実現される。また、スキャン制御回路６０１は、パタン番号保持回路２０６、ビット位置保持回路２１２、およびエラーフラグ保持回路２１３に接続している。
スキャン制御回路６０１には、スキャン制御信号が入力され、パタン番号保持回路２０６、ビット位置保持回路２１２、およびエラーフラグ保持回路２１３にスキャン動作を制御する制御信号を出力する。
パタン番号保持回路２０６、ビット位置保持回路２１２、およびエラーフラグ保持回路２１３に格納されたデータはスキャン制御回路６０１の制御により、スキャンチェーンを介してスキャンアウトデータとして外部に読み出される。
（第２の実施の形態）
次にRAMが複数搭載されている場合について説明する。
（第２の実施の形態）
次にRAMが複数搭載されている場合について説明する。
図７は、開示の第２の実施の形態に係る演算処理装置の構成図である。
演算処理装置７０１は、演算部７０２、RAM７０３−ｉ（ｉ＝１〜ｎ）、およびBIST回路７０４を備える。
演算処理装置７０１は、演算部７０２、RAM７０３−ｉ（ｉ＝１〜ｎ）、およびBIST回路７０４を備える。
演算処理装置７０１は、例えばCPU（Central Processing Unit）、DSP（Digital Signal Processor）やマイクロコントローラ等のLSIである。
演算部７０２は、演算処理装置７０１における演算処理を行う。
演算部７０２は、演算処理装置７０１における演算処理を行う。
RAM７０３は、演算部７０２で利用するデータを格納する。
BIST回路７０４は、RAM７０３の試験を行う内蔵型自己試験回路である。
第２の実施の形態に係る演算処理装置７０１は、RAMが複数搭載されている。
BIST回路７０４は、RAM７０３の試験を行う内蔵型自己試験回路である。
第２の実施の形態に係る演算処理装置７０１は、RAMが複数搭載されている。
図８Ａおよび図８Ｂは、開示の第２の実施の形態に係るRAMおよびBIST回路の詳細な図の上部および下部である。
尚、図８Ａおよび図８Ｂにおいて、演算部７０２は省略している。
尚、図８Ａおよび図８Ｂにおいて、演算部７０２は省略している。
RAM７０３−ｉは、第１の実施の形態のRAM１０３と同様である。
BIST回路７０４は、パタン発生器８０１、比較器８１１−ｉ、ビット位置保持回路８１２−ｉ、エラーフラグ保持回路８１３−ｉ、およびパタン番号保持回路８０６−ｉを備える。
BIST回路７０４は、パタン発生器８０１、比較器８１１−ｉ、ビット位置保持回路８１２−ｉ、エラーフラグ保持回路８１３−ｉ、およびパタン番号保持回路８０６−ｉを備える。
パタン発生器８０１は、シーケンサ８０２、データ発生回路８０３、アドレス発生回路８０４、およびパタンカウンタ８０５を備える。
アドレス発生回路８０４は、アドレスカウンタ８０７を備える。
アドレス発生回路８０４は、アドレスカウンタ８０７を備える。
シーケンサ８０２、データ発生回路８０３、アドレス発生回路８０４、パタンカウンタ８０５、およびアドレスカウンタ８０７は、第１の実施の形態のシーケンサ２０２、データ発生回路２０３、アドレス発生回路２０４、パタンカウンタ２０５、アドレスカウンタ２０７と同様である。
比較器８１１−ｉ、ビット位置保持回路８１２−ｉ、エラーフラグ保持回路８１３−ｉ
、およびパタン番号保持回路８０６−ｉは、それぞれ第１の実施の形態のパタン発生器２０１、比較器２１１、ビット位置保持回路２１２−ｉ、エラーフラグ保持回路２１３、およびパタン番号保持回路２０６と同様である。
、およびパタン番号保持回路８０６−ｉは、それぞれ第１の実施の形態のパタン発生器２０１、比較器２１１、ビット位置保持回路２１２−ｉ、エラーフラグ保持回路２１３、およびパタン番号保持回路２０６と同様である。
第１の実施の形態と比較すると、第２の実施の形態ではパタン番号保持回路８０６−ｉは、パタン発生器８０１内に無く、試験対象となるRAM７０３と同じ数だけ具備されている。
図９は、第２の実施の形態に係るBIST回路の処理のフローチャートである。
ステップＳ９０１において、シーケンサ８０２は、データ発生回路８０３に所定のパタンを発生させる。データ発生回路８０３は、シーケンサ８０２の指示の基づきパタンをRAM７０３−ｉおよび比較器８１１−ｉに出力する。アドレスカウンタ８０７は、読み出しまたは書き込みを行うアドレスをRAM７０３−ｉに出力する。パタンカウンタ８０５は、パタン番号保持回路８０６−ｉにパタン番号を出力する。
ステップＳ９０１において、シーケンサ８０２は、データ発生回路８０３に所定のパタンを発生させる。データ発生回路８０３は、シーケンサ８０２の指示の基づきパタンをRAM７０３−ｉおよび比較器８１１−ｉに出力する。アドレスカウンタ８０７は、読み出しまたは書き込みを行うアドレスをRAM７０３−ｉに出力する。パタンカウンタ８０５は、パタン番号保持回路８０６−ｉにパタン番号を出力する。
ステップＳ９０２において、RAM７０３−ｉはシーケンサ８０２からの制御信号に基づいて、読み出しかどうか判断する。読み出しの場合はステップＳ９０３に制御が進み、書き込みの場合はステップＳ９０６に制御が進む。
ステップＳ９０３において、RAM７０３−ｉは、アドレス発生回路８０４から指定されたアドレスのデータを読み出し、該データを比較器８１１−ｉに出力する。
ステップＳ９０４において、比較器８１１−ｉは、RAM７０３−ｉから読み出したデータ（読み出しデータ）とデータ発生回路８０３から出力された期待値とを比較する。読み出しデータと期待値が一致する場合はステップＳ９０７に制御が進み、不一致の場合はステップＳ９０５に制御が進む。
ステップＳ９０４において、比較器８１１−ｉは、RAM７０３−ｉから読み出したデータ（読み出しデータ）とデータ発生回路８０３から出力された期待値とを比較する。読み出しデータと期待値が一致する場合はステップＳ９０７に制御が進み、不一致の場合はステップＳ９０５に制御が進む。
ステップＳ９０５において、比較器８１１−ｉは、現在のパタン番号、すなわちエラーのあったパタン番号を保持するように指示するパタン番号保持信号をパタン番号保持回路８０６−ｉに出力する。パタン番号保持回路８０６は、パタン番号を記憶する。また、比較器８１１−ｉは、ビット位置保持回路８１２−ｉに、エラーのあったビット位置を出力する。ビット位置保持回路８１２−ｉは、受信したビット位置を記憶する。さらに比較器８１１−ｉは、エラーがあったことを示すエラー発生信号をエラーフラグ保持回路８１３−ｉに出力する。エラーフラグ保持回路８１３−ｉは、エラーがあったことを示すエラーフラグを記憶する。
ステップＳ９０６において、RAM７０３−ｉは、データ発生回路８０３から受信したデータをアドレス発生回路８０４から受信したアドレスに書き込む。
ステップＳ９０７において、シーケンサ８０２は最終パタンかどうか判断する。最終パタンだった場合は処理を終了し、最終パタンでなかった場合はステップＳ９０１に制御が戻る。
ステップＳ９０７において、シーケンサ８０２は最終パタンかどうか判断する。最終パタンだった場合は処理を終了し、最終パタンでなかった場合はステップＳ９０１に制御が戻る。
第２の実施の形態の演算処理装置によれば、エラー発生時のパタン番号が分かるので、該パタン番号をRAMテストに使用したパタンシーケンスに当てはめることにより、パタンシーケンス中のどの位置でエラーが発生したか否かを知ることが出来る。それにより、より詳細な障害解析を行うことが出来る。
また、RAMが複数搭載されていても、パタン発生器は一つでよいため、コストを低くすることが出来る。
また、RAMが複数搭載されていても、パタン発生器は一つでよいため、コストを低くすることが出来る。
図１０Ａおよび図１０Ｂは、第２の実施の形態に係る演算処理装置の変形例を示す図の上部および下部である。
図１０Ａおよび図１０Ｂにおいて、演算部７０２は省略している。
第２の実施の形態に係る演算処理装置の変形例において、演算処理装置１０１は、スキャン制御回路１００１、スキャンイン端子１００２、およびスキャンアウト端子１００３をさらに備える。
図１０Ａおよび図１０Ｂにおいて、演算部７０２は省略している。
第２の実施の形態に係る演算処理装置の変形例において、演算処理装置１０１は、スキャン制御回路１００１、スキャンイン端子１００２、およびスキャンアウト端子１００３をさらに備える。
スキャンイン端子１００２は、パタン番号保持回路８０６−１に接続され、パタン番号保持回路８０６−１にはスキャンインデータが入力される。
スキャンアウト端子１００３は、エラーフラグ保持回路８１３−ｎに接続され、エラーフラグ保持回路８１３−ｎからスキャンアウトデータがスキャンアウト端子１００３に出力される。
スキャンアウト端子１００３は、エラーフラグ保持回路８１３−ｎに接続され、エラーフラグ保持回路８１３−ｎからスキャンアウトデータがスキャンアウト端子１００３に出力される。
パタン番号保持回路８０６−１とビット位置保持回路８１２−１、ビット位置保持回路８１２−１とエラーフラグ保持回路８１３−１、エラーフラグ保持回路８１３−１とパタン番号保持回路８０６−２、…、エラーフラグ保持回路８１３−（ｎ−１）（不図示）とパタン番号保持回路８０６−ｎ、パタン番号保持回路８０６−ｎとビット位置保持回路８１２−ｎ、ビット位置保持回路８１２−ｎとエラーフラグ保持回路８１３−ｎはそれぞれ接続している。
これにより、スキャンイン端子１００２→パタン番号保持回路８０６−１→ビット位置保持回路８１２−１→エラーフラグ保持回路８１３−１→パタン番号保持回路８０６−２→…→エラーフラグ保持回路８１３−(ｎ−１)→パタン番号保持回路８０６−ｎ→ビット位置保持回路８１２−ｎ→エラーフラグ保持回路８１３−ｎ→スキャンアウト端子１００３という接続のスキャンチェーンが実現される。また、スキャン制御回路１００１は、パタン番号保持回路８０６−ｉ（ｉ＝１〜ｎ）、ビット位置保持回路８１２−ｉ、およびエラーフラグ保持回路８１３−ｉに接続している。
スキャン制御回路１００１には、スキャン制御信号が入力され、パタン番号保持回路８０６−ｉ、ビット位置保持回路８１２−ｉ、およびエラーフラグ保持回路８１３−ｉにスキャン動作を制御する制御信号を出力する。
パタン番号保持回路８０６−ｉ、ビット位置保持回路８１２−ｉ、およびエラーフラグ保持回路８１３−ｉに格納されたデータはスキャン制御回路１００１により、スキャンチェーンを介してスキャンアウトデータとして読み出される。
（第３の実施の形態）
図１１は、開示の第３の実施の形態に係る演算処理装置の構成図である。
演算処理装置１１０１は、演算部１１０２、RAM１１０３、およびBIST回路１１０４を備える。
演算処理装置１１０１は、例えばCPU（Central Processing Unit）、DSP（Digital Signal Processor）やマイクロコントローラ等のLSIである。
図１１は、開示の第３の実施の形態に係る演算処理装置の構成図である。
演算処理装置１１０１は、演算部１１０２、RAM１１０３、およびBIST回路１１０４を備える。
演算処理装置１１０１は、例えばCPU（Central Processing Unit）、DSP（Digital Signal Processor）やマイクロコントローラ等のLSIである。
演算部１１０２は、演算処理装置１１０１における演算処理を行う。
RAM１１０３は、演算部１１０２で利用するデータを格納する。
BIST回路１１０４は、RAM１１０３の試験を行う内蔵型自己試験回路である。
RAM１１０３は、演算部１１０２で利用するデータを格納する。
BIST回路１１０４は、RAM１１０３の試験を行う内蔵型自己試験回路である。
図１２は、開示の第２の実施の形態に係るRAMおよびBIST回路の詳細な図である。
尚、図１２において、演算部１１０２は省略している。
RAM１１０３は、第１の実施の形態のRAM１０３と同様である。
尚、図１２において、演算部１１０２は省略している。
RAM１１０３は、第１の実施の形態のRAM１０３と同様である。
BIST回路１１０４は、パタン発生器１２０１、比較器１２１１、ビット位置保持回路１２１２、およびエラーフラグ保持回路１２１３、期待値カウンタ１２０５、および期待値番号保持回路１２０６を備える。
パタン発生器１２０１は、シーケンサ１２０２、データ発生回路１２０３、およびアドレス発生回路１２０４を備える。
アドレス発生回路１２０４は、アドレスカウンタ１２０７を備える。
アドレス発生回路１２０４は、アドレスカウンタ１２０７を備える。
シーケンサ１２０２、データ発生回路１２０３、アドレス発生回路１２０４、およびアドレスカウンタ１２０７は、第１の実施の形態のシーケンサ２０２、データ発生回路２０３、アドレス発生回路２０４、およびアドレスカウンタ２０７と同様である。
第３の形態において、パタン発生器１２０１は図１３に示すようなテストパタンの集合であるパタンシーケンスを発生させる。図１３において、縦軸はメモリのアドレスであり、横軸は時間を示す。W0は０を、W1は１をメモリに書き込むことを示す。R0はデータを読み出し、該データが０であるかをチェックし、R1はデータを読み出し、該データが１であるかをチェックすることを示す。
また、ビット位置保持回路１２１２およびエラーフラグ保持回路１２１３は、第１の実施の形態のビット位置保持回路２１２、およびエラーフラグ保持回路２１３と同様である。
比較器１２１１は、RAM１１０３から読み出したデータ（読み出しデータ）とデータ発生回路１２０３から出力された期待値とを比較する。そして、読み出しデータと期待値が一致しなかったとき、パタン番号保持回路１２０６に期待値番号の保持を指示する信号（期待値番号保持信号）を出力し、ビット位置保持回路１２１２に不一致のビット位置を出力し、エラーフラグ保持回路１２１３にエラーがあったことを示すエラーフラグを出力する。
期待値カウンタ１２０５は、比較器１２１２に対して読み出しデータと期待値との比較指示があるごとに期待値番号をインクリメントし、期待値番号を期待値番号保持回路１２０６に出力する。図１３に示すように、一つの読み取りに対して一つの期待値番号が対応する。例えば、図１３において、期待値番号０はアドレス０から期待値が０のデータ読み出す最初のテストパタンに対応する。
期待値番号保持回路１２０６は、比較器１２１１から出力された期待値番号保持信号を受信したとき、期待値カウンタ１２０５から出力された期待値番号を記憶する。本実施の形態において、図１３に示すパタンシーケンスを実施すると１つのアドレスに対して３回の読み出しアクセスがある。そのため、総パタン数は１０２４×３＝３０７２となり、保持に必要なビット数は１２となる。したがって、本実施の形態において、パタン番号の形式は図１４に示すような１２ビットである。
図１５は、第３の実施の形態に係るBIST回路の処理のフローチャートである
ステップS１５０１において、シーケンサ１２０２は、データ発生回路１２０３に所定のテストパタンを発生させる。データ発生回路１２０３は、シーケンサの指示の基づきテストパタンをRAM１１０３および比較器１２１１に出力する。アドレスカウンタ１２０７は、読み出しまたは書き込みを行うアドレスをRAM１１０３に出力する。
ステップS１５０１において、シーケンサ１２０２は、データ発生回路１２０３に所定のテストパタンを発生させる。データ発生回路１２０３は、シーケンサの指示の基づきテストパタンをRAM１１０３および比較器１２１１に出力する。アドレスカウンタ１２０７は、読み出しまたは書き込みを行うアドレスをRAM１１０３に出力する。
ステップS１５０２において、RAM１１０３はシーケンサ１２０２からの制御信号に基づいて、読み出しかどうか判断する。読み出しの場合はステップS１５０３に制御が進み、
書き込みの場合はステップS１５０６に制御が進む。
書き込みの場合はステップS１５０６に制御が進む。
ステップS１５０３において、RAM１１０３は、アドレス発生回路１２０４から指定されたアドレスのデータを読み出し、該データを比較器１２１１に出力する。また、期待値カウンタ１２０５は、期待値番号をインクリメントし、期待値番号保持回路１２０６に出力する。
ステップS１５０４において、比較器１２１１は、RAM１１０３から読み出したデータ（読み出しデータ）とデータ発生回路１２０３から出力されたパタン（期待値）とを比較する。読み出しデータと期待値が一致する場合はステップS１５０７に制御が進み、不一致の場合はステップS１５０５に制御が進む。
ステップS１５０５において、比較器１２１１は、現在の期待値番号、すなわちエラーのあった期待値番号を保持するように指示する期待値番号保持信号を期待値番号保持回路１２０６に出力する。期待値番号保持回路１２０６は、期待値番号を記憶する。また、比較器１２１１は、ビット位置保持回路１２１２に、エラーのあったビット位置を出力する。ビット位置保持回路１２１２は、受信したビット位置を記憶する。さらに比較器１２１１は、エラーがあったことを示すエラー発生信号をエラーフラグ保持回路１２１３に出力する。エラーフラグ保持回路１２１３は、エラーがあったことを示すエラーフラグを記憶する。
ステップS１５０６において、RAM１１０３は、データ発生回路１２０３から受信したデータをアドレス発生回路１２０４から受信したアドレスに書き込む。
ステップS１５０７において、シーケンサ１２０２は最終パタンかどうか判断する。最終パタンだった場合は処理を終了し、最終パタンでなかった場合はステップS１５０１に制御が戻る。
ステップS１５０７において、シーケンサ１２０２は最終パタンかどうか判断する。最終パタンだった場合は処理を終了し、最終パタンでなかった場合はステップS１５０１に制御が戻る。
第３の実施の形態の演算処理装置によれば、エラー発生時の期待値番号が分かるので、該期待値番号をRAMテストに使用したパタンシーケンスに当てはめることにより、パタンシーケンス中のどの位置でエラーが発生したかを知ることが出来る。それにより、より詳細な障害解析を行うことが出来る。
また、第１の実施の形態で使用したパタン番号よりも期待値番号のほうがデータ数は少ないので、第３の実施の形態では扱うデータを少なくすることが出来る。
また、第１および第２の実施の形態のように、パタン発生器にパタンカウンタが不要であるので、第３の実施の形態では従来と同様のパタン発生器を使用することが出来る。
また、第１および第２の実施の形態のように、パタン発生器にパタンカウンタが不要であるので、第３の実施の形態では従来と同様のパタン発生器を使用することが出来る。
図１６は、第３の実施の形態に係る演算処理装置の変形例を示す図である。
図１６において、演算部１１０２は省略している。
第３の実施の形態に係る演算処理装置の変形例において、演算処理装置１１０１は、スキャン制御回路１６０１、スキャンイン端子１６０２、およびスキャンアウト端子１６０３をさらに備える。
図１６において、演算部１１０２は省略している。
第３の実施の形態に係る演算処理装置の変形例において、演算処理装置１１０１は、スキャン制御回路１６０１、スキャンイン端子１６０２、およびスキャンアウト端子１６０３をさらに備える。
スキャンイン端子１６０２は、エラーフラグ保持回路１２１３に接続され、エラーフラグ保持回路１２１３にはスキャンインデータが入力される。
スキャンアウト端子６０３は、期待値番号保持回路１２０６に接続され、期待値番号保持回路１２０６からスキャンアウトデータがスキャンアウト端子６０３を介して外部に出力される。
スキャンアウト端子６０３は、期待値番号保持回路１２０６に接続され、期待値番号保持回路１２０６からスキャンアウトデータがスキャンアウト端子６０３を介して外部に出力される。
エラーフラグ保持回路１２１３とビット位置保持回路１２１２は接続され、エラーフラ
グ保持回路１２１３からのスキャンデータがビット位置保持回路２１２に入力される。また、ビット位置保持回路２１２と期待値番号保持回路１２０６は接続され、ビット位置保持回路２１２からのスキャンデータが期待値番号保持回路１２０６に入力される。
グ保持回路１２１３からのスキャンデータがビット位置保持回路２１２に入力される。また、ビット位置保持回路２１２と期待値番号保持回路１２０６は接続され、ビット位置保持回路２１２からのスキャンデータが期待値番号保持回路１２０６に入力される。
これにより、スキャンイン端子１６０２→エラーフラグ保持回路１２１３→ビット位置保持回路２１２→期待値番号保持回路１２０６→スキャンアウト端子１６０３という接続のスキャンチェーンが実現される。また、スキャン制御回路１６０１は、エラーフラグ保持回路１２１３、ビット位置保持回路１２１２、および期待値番号保持回路１２０６に接続している。
スキャン制御回路１６０１には、スキャン制御信号が入力され、エラーフラグ保持回路１２１３、ビット位置保持回路１２１２、および期待値番号保持回路１２０６にスキャン動作を制御する制御信号を出力する。
エラーフラグ保持回路１２１３、ビット位置保持回路１２１２、および期待値番号保持回路１２０６に格納されたデータはスキャン制御回路１６０１の制御により、スキャンチェーンを介してスキャンアウトデータとして外部に読み出される。
１０ LSI
１１ RAM
１２ BIST回路
２１ パタン発生異
２２ シーケンサ
２３ データ発生部
２４ アドレス発生部
２５ 比較器
２６ アドレス保持回路
２７ ビット位置保持回路
２８ エラーフラグ保持回路
１０１ 演算処理装置
１０２ 演算部
１０３ RAM
１０４ BIST回路
２０１ パタン発生器
２０２ シーケンサ
２０３ データ発生回路
２０４ アドレス発生回路
２０５ パタンカウンタ
２０６ パタン番号保持回路
２０７ アドレスカウンタ
２１１ 比較器
２１２ ビット位置保持回路
２１３ エラーフラグ保持回路
６０１ スキャン制御回路
７０１ 演算処理装置
７０２ 演算部
７０３ RAM
７０４ BIST回路
８０１ パタン発生器
８０２ シーケンサ
８０３ データ発生回路
８０４ アドレス発生回路
８０５ パタンカウンタ
８０６ パタン番号保持回路
８０７ アドレスカウンタ
８１１ 比較器
８１２ ビット位置保持回路
８１３ エラーフラグ保持回路
１００１ スキャン制御回路
１１０１ 演算処理装置
１１０２ 演算部
１１０３ RAM
１１０４ BIST回路
１２０１ パタン発生器
１２０２ シーケンサ
１２０３ データ発生回路
１２０４ アドレス発生回路
１２０５ 期待値カウンタ
１２０６ 期待値番号保持回路
１２０７ アドレスカウンタ
１２１１ 比較器
１２１２ ビット位置保持回路
１２１３ エラーフラグ保持回路
１６０１ スキャン制御回路
１１ RAM
１２ BIST回路
２１ パタン発生異
２２ シーケンサ
２３ データ発生部
２４ アドレス発生部
２５ 比較器
２６ アドレス保持回路
２７ ビット位置保持回路
２８ エラーフラグ保持回路
１０１ 演算処理装置
１０２ 演算部
１０３ RAM
１０４ BIST回路
２０１ パタン発生器
２０２ シーケンサ
２０３ データ発生回路
２０４ アドレス発生回路
２０５ パタンカウンタ
２０６ パタン番号保持回路
２０７ アドレスカウンタ
２１１ 比較器
２１２ ビット位置保持回路
２１３ エラーフラグ保持回路
６０１ スキャン制御回路
７０１ 演算処理装置
７０２ 演算部
７０３ RAM
７０４ BIST回路
８０１ パタン発生器
８０２ シーケンサ
８０３ データ発生回路
８０４ アドレス発生回路
８０５ パタンカウンタ
８０６ パタン番号保持回路
８０７ アドレスカウンタ
８１１ 比較器
８１２ ビット位置保持回路
８１３ エラーフラグ保持回路
１００１ スキャン制御回路
１１０１ 演算処理装置
１１０２ 演算部
１１０３ RAM
１１０４ BIST回路
１２０１ パタン発生器
１２０２ シーケンサ
１２０３ データ発生回路
１２０４ アドレス発生回路
１２０５ 期待値カウンタ
１２０６ 期待値番号保持回路
１２０７ アドレスカウンタ
１２１１ 比較器
１２１２ ビット位置保持回路
１２１３ エラーフラグ保持回路
１６０１ スキャン制御回路
Claims (10)
- 演算装置と、前記演算装置に供給する演算データを保持する記憶装置と、前記記憶装置を試験する記憶装置用試験装置を有する演算処理装置において、
前記記憶装置用試験装置は、
前記記憶装置に書き込む試験データを生成するデータ発生部と、
前記試験データを書き込むアドレスを生成するアドレス発生部と、
前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う試験データ番号カウンタと、
不一致エラー情報を保持するエラー情報保持部と、
前記試験データにおいて、不一致エラーが発生したビットの位置情報を保持するエラー発生ビット位置保持部と、
前記試験データにおいて、不一致エラーが発生した試験データに対応して、前記試験データ番号カウンタが計数した試験データの番号情報を保持するエラー発生試験データ番号情報保持部と、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報を前記エラー情報保持部に保持し、前記不一致エラーが発生したビットの位置情報を前記エラー発生ビット位置保持部に保持するとともに、前記不一致エラーが発生した試験データの番号情報を前記エラー発生試験データ番号情報保持部に保持する比較部を有することを特徴とする演算処理装置。 - 前記演算処理装置はさらに、
前記エラー情報保持部と、前記エラー発生ビット位置保持部と、前記エラー発生試験データ番号情報保持部を接続するスキャンチェーンと、
前記スキャンチェーンを制御するスキャンチェーン制御装置を有し、
前記スキャンチェーン制御装置の制御により、前記エラー情報保持部に保持されたエラー情報と、前記エラー発生ビット位置保持部に保持された前記不一致エラーが発生したビットの位置情報と、前記エラー発生試験データ番号情報保持部に保持された前記不一致エラーが発生した試験データの番号情報を、前記スキャンチェーンを介して読み出すことを特徴とする請求項１記載の演算処理装置。 - 演算装置と、前記演算装置に供給する演算データを保持する第１及び第２の記憶装置と、前記第１及び第２の記憶装置を試験する記憶装置用試験装置を有する演算処理装置において、
前記記憶装置用試験装置は、
前記第１及び第２の記憶装置に書き込む試験データを生成するデータ発生部と、
前記試験データを書き込むアドレスを生成するアドレス発生部と、
前記データ発生部が試験データを発生する度に、試験データの番号情報の計数を行う試験データ番号カウンタと、
前記第１の記憶装置における第１の不一致エラー情報を保持する第１のエラー情報保持部と、
前記第２の記憶装置における第２の不一致エラー情報を保持する第２のエラー情報保持部と、
前記試験データにおいて、前記第１の記憶装置における第１の不一致エラーが発生したビットの位置情報を保持する第１のエラー発生ビット位置保持部と、
前記試験データにおいて、前記第２の記憶装置における第２の不一致エラーが発生したビットの位置情報を保持する第２のエラー発生ビット位置保持部と、
前記試験データにおいて、前記第１の記憶装置における第１の不一致エラーが発生した試験データに対応して、前記試験データ番号カウンタが計数した試験データの番号情報を保持する第１のエラー発生試験データ番号情報保持部と、
前記試験データにおいて、前記第２の記憶装置における第２の不一致エラーが発生した試験データに対応して、前記試験データ番号カウンタが計数した試験データの番号情報を保持する第２のエラー発生試験データ番号情報保持部と、
前記第１の記憶装置に書き込んだ試験データと、前記第１の記憶装置から読み出した試験データを比較した結果、前記第１の記憶装置における第１の不一致エラーが発生した場合には、エラー情報を前記第１のエラー情報保持部に保持し、前記第１の不一致エラーが発生したビットの位置情報を前記第１のエラー発生ビット位置保持部に保持するとともに、前記第１の不一致エラーが発生した試験データの試験データの番号情報を前記第１のエラー発生試験データ番号情報保持部に保持する第１の比較部と、
前記第２の記憶装置に書き込んだ試験データと、前記第２の記憶装置から読み出した試験データを比較した結果、前記第２の記憶装置における第２の不一致エラーが発生した場合には、エラー情報を前記第２のエラー情報保持部に保持し、前記第２の不一致エラーが発生したビットの位置情報を前記第２のエラー発生ビット位置保持部に保持するとともに、前記第２の不一致エラーが発生した試験データの試験データの番号情報を前記第２のエラー発生試験データ番号情報保持部に保持する第２の比較部を有することを特徴とする演算処理装置。 - 前記演算処理装置はさらに、
前記第１及び第２のエラー情報保持部と、前記第１及び第２のエラー発生ビット位置保持部と、前記第１及び第２のエラー発生試験データ番号情報保持部を接続するスキャンチェーンと、
前記スキャンチェーンを制御するスキャンチェーン制御装置を有し、
前記スキャンチェーン制御装置の制御により、前記第１のエラー情報保持部に保持された第１のエラー情報と、前記第２のエラー情報保持部に保持された第２のエラー情報と、前記第１のエラー発生ビット位置保持部に保持された前記第１の不一致エラーが発生したビットの位置情報と、前記第２のエラー発生ビット位置保持部に保持された前記第２の不一致エラーが発生したビットの位置情報と、前記第１のエラー発生試験データ番号情報保持部に保持された前記第１の不一致エラーが発生した試験データの番号情報と、前記第２のエラー発生試験データ番号情報保持部に保持された前記第２の不一致エラーが発生した試験データの番号情報を、前記スキャンチェーンを介して読み出すことを特徴とする請求項３記載の演算処理装置。 - 演算装置と、前記演算装置に供給する演算データを保持する記憶装置と、前記記憶装置を試験する記憶装置用試験装置を有する演算処理装置において、
前記記憶装置用試験装置は、
前記記憶装置に書き込む試験データを生成するデータ発生部と、
前記試験データを書き込むアドレスを生成するアドレス発生部と、
不一致エラー情報を保持するエラー情報保持部と、
前記試験データにおいて、不一致エラーが発生したビットの位置情報を保持するエラー発生ビット位置保持部と、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較する度に、計数を行うことにより、前記記憶装置に書き込んだ試験データに係る期待値データの番号情報の計数を行う期待値データ番号カウンタと、
前記試験データにおいて、不一致エラーが発生した試験データに対応して、前記期待値データ番号カウンタが計数した期待値データの番号情報を保持するエラー発生期待値データ番号情報保持部と、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較した結果、不一致エラーが発生した場合には、エラー情報を前記エラー情報保持部に保持し、前記不一致エラーが発生したビットの位置情報を前記エラー発生ビット位置保持部に保持するとともに、前記不一致エラーが発生した期待値データの番号情報を前記エラー
発生期待値データ番号情報保持部に保持する比較部を有することを特徴とする演算処理装置。 - 前記演算処理装置はさらに、
前記エラー情報保持部と、前記エラー発生ビット位置保持部と、前記エラー発生期待値データ番号情報保持部を接続するスキャンチェーンと、
前記スキャンチェーンを制御するスキャンチェーン制御装置を有し、
前記スキャンチェーン制御装置の制御により、前記エラー情報保持部に保持されたエラー情報と、前記エラー発生ビット位置保持部に保持された前記不一致エラーが発生したビットの位置情報と、前記エラー発生期待値データ番号情報保持部に保持された前記不一致エラーが発生した期待値データの番号情報を、前記スキャンチェーンを介して読み出すことを特徴とする請求項５記載の演算処理装置。 - 演算装置に供給する演算データを保持する記憶装置を試験する記憶装置用試験装置の制御方法において、
前記記憶装置に書き込む試験データを生成し、
前記試験データを書き込むアドレスを生成し、
前記試験データを発生する度に、試験データの番号情報の計数を行い、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較し、不一致エラーが発生した場合には、エラー情報を保持し、前記不一致エラーが発生したビットの位置情報を保持するとともに、前記不一致エラーが発生した試験データの番号情報を保持することを特徴とする制御方法。 - 前記記憶装置用試験装置は、
前記エラー情報を保持するエラー情報保持部と、前記不一致エラーが発生したビットの位置情報を保持するエラー発生ビット位置保持部と、前記不一致エラーが発生した試験データの番号情報を保持するエラー発生試験データ番号情報保持部を接続するスキャンチェーンと、を有し、
前記エラー情報保持部に保持されたエラー情報と、前記エラー発生ビット位置保持部に保持された前記不一致エラーが発生したビットの位置情報と、前記エラー発生試験データ番号情報保持部に保持された前記不一致エラーが発生した試験データの番号情報を、前記スキャンチェーンを介して読み出すことを特徴とする請求項７記載の制御方法。 - 演算装置に供給する演算データを保持する記憶装置を試験する記憶装置用試験装置の制御方法において、
前記試験データを生成し、
前記試験データを書き込むアドレスを生成し、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較する度に、計数を行うことにより、前記記憶装置に書き込んだ試験データに係る期待値データの番号情報の計数を行い、
前記記憶装置に書き込んだ試験データと、前記記憶装置から読み出した試験データを比較し、不一致エラーが発生した場合には、エラー情報を保持し、前記不一致エラーが発生したビットの位置情報を保持するとともに、前記不一致エラーが発生した期待値データの番号情報を保持することを特徴とする制御方法。 - 前記記憶装置用試験装置は、
前記エラー情報を保持するエラー情報保持部と、前記不一致エラーが発生したビットの位置情報を保持するエラー発生ビット位置保持部と、前記不一致エラーが発生した期待値データの番号情報を保持するエラー発生期待値データ番号情報保持部を接続するスキャンチェーンと、を有し、
前記エラー情報保持部に保持されたエラー情報と、前記エラー発生ビット位置保持部に保持された前記不一致エラーが発生したビットの位置情報と、前記エラー発生期待値データ番号情報保持部に保持された前記不一致エラーが発生した期待値データの番号情報を、前記スキャンチェーンを介して読み出すことを特徴とする請求項９記載の制御方法。
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016218929A (ja) * | 2015-05-25 | 2016-12-22 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110307748A1 (en) * | 2010-06-15 | 2011-12-15 | Qualcomm Incorporated | Techniques for error diagnosis in vlsi systems |
| US9720041B2 (en) * | 2013-02-01 | 2017-08-01 | Mentor Graphics Corporation | Scan-based test architecture for interconnects in stacked designs |
| KR102453710B1 (ko) * | 2018-02-12 | 2022-10-11 | 삼성전자주식회사 | 반도체 장치 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002032998A (ja) * | 2000-07-14 | 2002-01-31 | Fujitsu Ltd | 半導体記憶装置の不良解析装置 |
| JP2004086996A (ja) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Ind Co Ltd | メモリテスト回路 |
| JP2007172778A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | メモリテスト回路及びメモリテスト方法 |
| JP2008217880A (ja) * | 2007-03-02 | 2008-09-18 | Oki Electric Ind Co Ltd | 組み込み型メモリテスト回路 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4121634B2 (ja) * | 1998-09-21 | 2008-07-23 | 株式会社アドバンテスト | メモリ試験装置 |
| JP2000215688A (ja) * | 1999-01-25 | 2000-08-04 | Mitsubishi Electric Corp | 半導体試験装置及び半導体試験方法 |
| JP4230061B2 (ja) * | 1999-07-21 | 2009-02-25 | 株式会社アドバンテスト | 不良救済解析器を搭載したメモリ試験装置 |
| US6536005B1 (en) * | 1999-10-26 | 2003-03-18 | Teradyne, Inc. | High-speed failure capture apparatus and method for automatic test equipment |
| US6748562B1 (en) * | 2000-10-31 | 2004-06-08 | Agilent Technologies, Inc. | Memory tester omits programming of addresses in detected bad columns |
| JP2006038782A (ja) | 2004-07-30 | 2006-02-09 | Rohm Co Ltd | 半導体集積回路 |
| US7661044B2 (en) * | 2007-02-12 | 2010-02-09 | International Business Machines Corporation | Method, apparatus and program product to concurrently detect, repair, verify and isolate memory failures |
| WO2008099502A1 (ja) * | 2007-02-16 | 2008-08-21 | Advantest Corporation | 試験装置 |
-
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-
2009
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002032998A (ja) * | 2000-07-14 | 2002-01-31 | Fujitsu Ltd | 半導体記憶装置の不良解析装置 |
| JP2004086996A (ja) * | 2002-08-27 | 2004-03-18 | Matsushita Electric Ind Co Ltd | メモリテスト回路 |
| JP2007172778A (ja) * | 2005-12-26 | 2007-07-05 | Nec Electronics Corp | メモリテスト回路及びメモリテスト方法 |
| JP2008217880A (ja) * | 2007-03-02 | 2008-09-18 | Oki Electric Ind Co Ltd | 組み込み型メモリテスト回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016218929A (ja) * | 2015-05-25 | 2016-12-22 | 富士通株式会社 | 演算処理装置、情報処理装置および演算処理装置の制御方法 |
| US10248479B2 (en) | 2015-05-25 | 2019-04-02 | Fujitsu Limited | Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device |
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