JP4129187B2 - 半導体メモリ試験装置及び不良解析用アドレス発生方法 - Google Patents
半導体メモリ試験装置及び不良解析用アドレス発生方法 Download PDFInfo
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Description
技術分野
この発明は、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、複数のバンクを有するメモリデバイスのバンク間インターリーブ動作時の試験における不良解析メモリへのアドレス発生を容易に行うことが可能な半導体メモリ試験装置、及び、その半導体メモリ試験装置を構成する不良解析用アドレス発生器に関する。
背景技術
半導体メモリ試験装置は、試験パターン信号をメモリデバイスへ入力し、メモリデバイスからの応答出力信号と期待値パターン信号とを比較する。そして、比較結果の不一致をメモリセルの不良として検出し、不良情報（フェイルデータ）を不良解析メモリへ格納する。不良解析メモリには、メモリデバイスと同一のアドレス空間が設定され、不良セルのアドレスと同一アドレスに不良情報が格納される。
ところで、近年、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）等のメモリデバイスにおいては、バーストモードで動作することにより、データの読出し／書込みの高速化が図られている。バーストモードにおいては、開始アドレス（ファーストアドレス）だけを与えると、それに続くアドレスが順次に自動生成される。
このため、バーストモードで動作するメモリデバイスの試験にあたっては、開始アドレスだけがメモリデバイスへ入力される。これに対して、不良解析メモリには、開始アドレスだけでなく、メモリデバイス内部で自動生成されるアドレスも入力する必要がある。そこで、従来の半導体メモリ試験装置においては、開始アドレスに加えて、バースト期間中、開始アドレスを順次に演算させたアドレスも入力している。これにより、不良解析メモリに、試験対象のメモリデバイスと同一のアドレス空間を設定することができる。
ここで、第４図のタイミングチャートを参照して、従来の半導体メモリ試験装置におけるアドレス発生動作について説明する。
第４図では、複数のバンクを有し、列アドレスについてバーストモードで動作し、バースト長が「２」のＳＤＲＡＭを試験する際のアドレス発生のタイミングの一例を示す。
第４図の（Ａ）は、試験対象のメモリデバイス（ＤＵＴ）への、コマンド、アドレス及びバンクアドレスの入力タイミングを示す。また、第４図の（Ｂ）は、試験パターン発生器（ＡＬＰＧ）のアドレス発生器における、行アドレス（ロー・アドレス）、開始列アドレス（開始カラム・アドレス）、インクリメント及びバンクアドレスの発生タイミング示す。また、第４図の（Ｃ）は、不良解析メモリ（ＦＭ）への、不良解析用アドレスとしての行アドレス（ロー・アドレス）、列アドレス（カラム・アドレス）の入力タイミングを示す。
以下、（１）第４図の（Ｂ）に示す試験パターン発生器におけるアドレス等の発生タイミング、（２）第４図の（Ａ）に示すメモリデバイスへのアドレス等の入力タイミング、（３）第４図の（Ｃ）に示す不良解析メモリへのアドレス等の入力タイミングの順に説明する。
（１）試験パターン発生器での発生タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
第４図の（Ｂ）に示すように、アドレス発生器では、クロックサイクル＜１＞以降、バンクアドレス（ＲＢＫ）及び行アドレス（ロー・アドレス）（Ｒｏｗ）が連続して発生している。ここでは、バンクアドレスとして、ＳＤＲＡＭの第０バンクを指定する「ＲＢＫ（０）」が発生している。また、行アドレスとして、その第０バンクの第０行を示す「Ｒｏｗ（０）０」が発生している。
▲２▼バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）
また、アドレス発生器では、クロックサイクル＜２＞以降、列アドレスを格納するバンクを指定するバンクアドレス（ＣＢＫ）が連続して発生している。ここでは、バンクアドレスとして、第０バンクを指定する「ＣＢＫ（０）」が発生している。
なお、開始列アドレスとともに発生するバンクアドレス（ＣＢＫ）は、行アドレスとともに発生するバンクアドレス（ＲＢＫ）により指定されているバンクと同一のバンク（例えば、第０バンク）を指定する。
さらに、アドレス発生器では、このバンクアドレス「ＣＢＫ（０）」が発生している期間中、バースト長ずつ、開始列アドレス（開始カラム・アドレス）（Ｃｏｌ）が順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、一つおきのアドレス値が発生する。
すなわち、開始列アドレスとして、サイクル＜２＞及び＜３＞に、第０バンクの第０列（ファーストアドレス）を示す「Ｃｏｌ（０）０」が発生する。続いて、サイクル＜４＞及び＜５＞に、次のファーストアドレスである第２列を示す「Ｃｏｌ（０）２」が発生する。続いて、サイクル＜６＞及び＜７＞に、第４列を示す「Ｃｏｌ（０）４」が発生する。以下同様にして、順次に開始列アドレスが発生する。
▲３▼インクリメント値（Ｚ）
また、発生した開始列アドレスは、クロックサイクルごとにインクリメントされる。そのために、インクリメントする値（Ｚ）をバースト長分のサイクル期間ごとに繰り返し発生させている。
すなわち、開始列アドレスとして第０列が発生しているサイクル＜２＞及び＜３＞においては、最初のサイクル＜２＞のインクリメントとして「０」が発生し、次のサイクル＜３＞では、インクリメントとして「１」が発生する。以下同様にして、バースト長が「２」であるので、サイクルごとに交互に、インクリメントとして「０」と「１」とが発生する。
（２）メモリデバイスへの入力タイミング
ＳＤＲＡＭには、コマンドとともに行アドレス及び行バンクアドレスと列アドレス及び列バンクアドレスがマルチプレクスされて入力される。すなわち、アドレス発生器で発生するアドレスのうち、コマンド入力時に発生しているアドレスだけが、ＳＤＲＡＭで有効となる。
第４図の（Ａ）に示す例では、サイクル＜１＞において、ＳＤＲＡＭに、コマンド「ＡＣＴ」とともに行アドレス及びバンクアドレスが入力される。ここでは、バンクアドレスとして、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」が入力される。また、行アドレスとして、第０バンクの第０行を示す「Ｒｏｗ（０）０」が入力される。
なお、コマンド「ＡＣＴ」は、ＳＤＲＡＭの対象バンクの稼働を指示するとともに、そのバンクへの行アドレスの入力を指示するコマンドである。
続いて、サイクル＜２＞において、ＳＤＲＡＭに、コマンド「ＲＥＡＤ」とともに、開始列アドレス及びバンクアドレスが入力される。ここでは、バンクアドレスとして、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」が入力される。また、開始列アドレスとして、第０バンクの第０列を示す「Ｃｏｌ（０）０」が入力される。
このコマンド「ＲＥＡＤ」は、ＳＤＲＡＭの該当メモリセルからの読出しを指示するコマンドである。したがって、サイクル＜２＞において、第０バンク（ＢＫ（０））の第０行（Ｒｏｗ（０）０）第０列（Ｃｏｌ（０）０）のメモリセルの情報が読み出される。
なお、コマンド「ＲＥＡＤ」の代わりに、コマンド「ＷＲＩＴＥ」を入力した場合には、該当するメモリセルに情報が書き込まれる。
ＳＤＲＡＭは、列アドレスについてバースト機能を有する。すなわち、メモリデバイス内部で、開始列アドレスがクロックサイクルごとに自動的にインクリメントされ、次に列アドレスが順次に生成される。
このため、サイクル＜３＞では、メモリアドレス内部で開始列アドレスがインクリメントされ、第１列を示す列アドレス「Ｃｏｌ（０）１」が生成されている。したがって、バースト動作中のサイクル＜３＞では、改めてコマンド「ＲＥＡＤ」や列アドレスを入力しなくとも、メモリアドレスから、次のセルの情報が応答出力として出力される。
この従来例では、バースト長が「２」であるので、以下、１サイクルおきに、コマンド「ＲＥＡＤ」、次の開始列アドレス及びバンクアドレス「ＣＢＫ（０）」が入力される。すなわち、偶数サイクル＜４＞、＜６＞、＜８＞、…に、偶数番目の開始列アドレス「Ｃｏｌ（０）２」、「Ｃｏｌ（０）４」、「Ｃｏｌ（０）６」、…が順次に入力される。
したがって、奇数サイクル＜３＞、＜５＞、＜７＞、…では、試験パターン発生器からＳＤＲＡＭへは、コマンド等が何も入力されていない。
（３）不良解析メモリへの入力タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
そのため、第４図の（Ｃ）に示す例では、サイクル＜１＞以降、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」と、第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」とが連続して入力される。これらバンクアドレス及び行アドレスは、コマンド発生器で発生しているものと同じものである。
▲２▼列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）
さらに、サイクル＜２＞以降、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」が連続して入力される。
そして、サイクル＜２＞以降の各サイクルにおいて、アドレス発生器で発生した開始列アドレス（Ｙ）にインクリメント値（Ｚ）を加えた列アドレスが、不良解析メモリに入力される。すなわち、サイクル＜２＞、＜３＞、＜４＞、…において、列アドレス「Ｃｏｌ（０）０」、「Ｃｏｌ（０）１」、「Ｃｏｌ（０）２」、…が順次に入力される。これにより、不良解析メモリ内に、ＳＤＲＡＭ内と同一のアドレス空間を設定することができる。
このようにして、第０バンク内の各メモリセルについての試験が終了した後、次の第１バンク内の各メモリセルについて試験を行う。第一バンクの試験にあたっては、バンクアドレスを第一バンクを指定するアドレスとする他は、第０バンクにおけるアドレス等のタイミングと同一タイミング試験を行う。以下、順次に残りのバンクについて、同様にして試験を行う。
ところで、メモリデバイスにおいては、メモリ領域を複数のバンクに分割し、それらバンクに対して交互に読出し／書込みを行うバンク間インターリーブ動作を行うことがある。バンク間インターリーブを行えば、メモリへのアクセス速度を高めることができる。
メモリデバイスをバンク間インターリーブで動作させた場合、メモリデバイス内では、コマンド「ＡＣＴ」により、予めバンクごとに行アドレスが与えておき、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」とともに指定されるバンクの列アドレスに対応するセルの読出し／書込みが行われる。
ところが、不良解析メモリでは、列アドレス及びそのバンクが指定された時点で入力されている行アドレス及びそのバンクに該当するアドレスにフェイル情報が格納される。このため、不良解析メモリには、列アドレス及びその列アドレスのバンクが指定されるときに、そのバンクと同一バンク及びそのバンクの行アドレスが同時に指定されている必要がある。不良解析メモリには、試験対象のメモリデバイスと同一のアドレス空間を設定しなければならい。
このため、従来の半導体メモリ試験装置においては、バースト機能を有するメモリデバイスがバンク間インターリーブ動作時の試験をするための不良解析メモリに入力するアドレスを発生させることが困難であった。
従って、本発明は、上記の問題を解決すべくなされたものであり、バースト機能を有するメモリデバイスがバンク間インターリーブ動作時の試験をするための不良解析メモリに入力するアドレスを容易に発生させることができる半導体メモリ試験装置及び不良解析用アドレス発生器の提供を目的としている。
発明の開示
本発明は、メモリ領域が複数のバンクにより構成され、かつ、列アドレス（又は行アドレス）についてバーストモードで動作する前記メモリデバイスを試験対象とし、試験パターン信号及び期待値パターン信号を発生する試験パターン発生器と、前記試験パターン信号が入力された試験対象のメモリデバイスの応答出力信号と前記期待値パターン信号とを比較し、不一致の場合を不良セルとして検出する論理比較器と、前記不良セルの前記メモリデバイスにおけるアドレスと同一のアドレスに不良情報を記憶する不良解析メモリとを備えた半導体メモリ試験装置であって、バーストモード動作時の前記メモリデバイス内と同一のアドレス空間を前記不良解析メモリ内に設定するための不良解析用アドレスを発生する不良解析用アドレス発生器を備え、前記不良解析用アドレス発生器は、前記メモリデバイスの各バンクにそれぞれ対応するレジスタを有するレジスタファイル部を有し、各レジスタに、対応するバンクの行アドレス（又は列アドレス）をそれぞれ保持し、いずれかのバンクの開始列アドレス（又は開始行アドレス）が前記メモリデバイスに入力される際に、当該開始列アドレス（又は開始行アドレス）と同一バンクの行アドレス（又は列アドレス）を当該バンクに対応するレジスタから読出し、当該開始列アドレス（又は開始行アドレス）とともに前記不良解析メモリへ出力し、さらに、当該バンクのバースト動作中、当該開始列アドレス（又は開始行アドレス）をクロックサイクルごとに演算して生成されたメモリデバイス内と同一の列アドレス（又は行アドレス）とともに当該行アドレス（又は列アドレス）を前記不良解析メモリへ出力する構成としてある。
このような本発明によれば、レジスタに保持されていた行アドレス（又は列アドレス）を不良解析メモリへ入力することができ、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間の間、任意のタイミングでその行アドレスを不良解析メモリへ入力することができる。これにより、バーストモードで、かつ、バンク間インターリーブ動作中のメモリデバイスと同一のアドレス空間を、不良解析メモリ内に容易に設定することができる。
発明を実施するための最良の形態
本発明をより詳細に詳述するために、以下、図面を参照して、本発明の半導体試験装置及び不良解析用アドレス発生器の実施の形態について説明する。
１．構成
まず、第１図及び第２図を参照して、実施形態の半導体メモリ試験装置及び不良解析用メモリ発生装置の構成について説明する。
本実施形態では、メモリデバイス５としてＳＤＲＡＭを試験対象とする。このＳＤＲＡＭは、メモリ領域が四つのバンクにより構成されており、かつ、列アドレスについて、バースト長が「２」のバーストモード動作をする。
第１図に示すように、本実施形態の半導体メモリ試験装置は、試験パターン発生器１、論理比較回路２、不良解析メモリ３に加えて、不良解析用アドレス発生器４を備えている。
なお、本実施形態では、通常の半導体メモリ試験装置が有しているタイミング発生器、遅延回路及びピン・エレクトロニクス等の図示及び説明を省略する。
試験パターン発生器１は、試験パターン信号及び期待値パターン信号を発生する。そのために、試験パターン発生器１は、コマンド発生器１１、アドレス発生器１２、試験パターン信号生成部１３及び期待値パターン信号生成部１４とにより構成されている。
コマンド発生器１１は、コマンド「ＡＣＴ」と、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」とを発生する。コマンド「ＡＣＴ」は、バースト長分の２サイクル期間ごとに発生される。また、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」は、コマンド「ＡＣＴ」の非発生サイクルに、バースト長分の２サイクル期間ごとに発生される。
アドレス発生器１２は、バンクアドレス（Ｎ）及び行アドレス（ロー・アドレス）Ｘをメモリデバイスのバースト長分の２サイクル期間ずつ、各バンクについて順次に発生させる。
なお、バンクアドレス（Ｎ）は、メモリデバイス５の四つのバンクのうちのいずれかのバンクを指定し、行アドレス（Ｘ）は、指定されたバンクにおける行アドレスを示す。
さらに、アドレス発生器１２は、バンクアドレス（Ｂ）及び開始列アドレス（開始カラム・アドレス）Ｙをバースト長分の２サイクル期間ずつ、各バンクについて順次に発生させる。
なお、バンクアドレス（Ｂ）は、メモリデバイス５の四つのバンクのいずれかを指定する。また、このバンクアドレス（Ｂ）の指定するバンクは、バンクアドレス（Ｎ）の指定されているバンクのいずれでもよい。
また、開始列アドレスは、バーストの先頭の列アドレスであり、バースト長ごとの非連続の値をとる。ここでは、バースト長が「２」であるので、開始列アドレスは一つおきの値となる。
さらに、アドレス発生器１２は、当該バンクのバースト動作中、開始列アドレスをクロックサイクルごとにインクリメントして列アドレスを発生させる。ここでは、開始列アドレスが発生する度、クロックサイクルごとに増加するインクリメント値Ｚを発生させ、開始列アドレス（Ｙ）にインクリメント値Ｚを加えた列アドレス（Ｙ＋Ｚ）を発生させる。
これにより、バースト動作中のメモリデバイス５内で自動生成される列アドレスに対応する列アドレスを発生させることができる。ここでは、バースト長が「２」であるので、開始列アドレスの発生した次のクロックサイクルで、開始列アドレスを「＋１」インクリメントした列アドレスを発生させる。
なお、インクリメントの処理は、アドレス発生器１２の外部で行ってもよい。
また、試験パターン信号生成部１３は、コマンド発生器１１で発生したコマンドと、アドレス発生器１２で発生したアドレスとを複合して試験パターン信号を生成する。
すなわち、コマンド「ＡＣＴ」発生時に、試験パターン信号生成部１３は、そのコマンドと、行アドレス（Ｘ）とを複合し、メモリデバイス５へ出力する。また、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」発生時に、試験パターン信号生成部１３は、そのコマンドと、開始列アドレスとを複合し、メモリデバイス５へ出力する。
そして、試験パターン信号は、試験対象のメモリデバイス（ＤＵＴ）５に入力される。また、期待値パターン信号生成部１４で生成された期待値パターン信号は、論理比較回路２へ入力される。
また、論理比較回路２は、試験パターン信号が入力されたメモリデバイス５の応答出力信号と期待値パターン信号とを比較する。そして、不一致の場合を不良セルとして検出する。不良セルを検出した場合、不良情報が不良解析メモリ３へ送られる。
不良解析メモリ３は、不良セルのメモリデバイスにおけるアドレスと同一のアドレスに不良情報を記憶する。
そして、不良解析用アドレス発生器４は、バーストモード動作時のメモリデバイス５内と同一のアドレス空間を不良解析メモリ内に設定するための不良解析用アドレスを発生する。
そのために、不良解析用アドレス発生器４は、メモリデバイスの各バンクにそれぞれ対応するレジスタを設け、各レジスタに、対応するバンクの行アドレスをそれぞれ保持する。そして、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際に、その開始列アドレス（Ｙ）と同一バンクの行アドレスをそのバンクに対応するレジスタから読み出す。続いて、読み出された行アドレスを、開始列アドレスとともに不良解析メモリ３へ出力する。さらに、当該バンクのバースト動作中、その開始列アドレスをクロックサイクルごとに演算して列アドレスを生成し、生成された列アドレスとともにその行アドレスを不良解析メモリ３へ出力する。
ここで、第２図を参照して、不良解析用アドレス発生器４の構成について詳細に説明する。
なお、第２図では、第１図に示した試験パターン発生器１のうち、アドレス発生器１２のみを図示し、他の構成要素の図示を省略する。また、第１図に示した論理比較回路２の図示も省略する。
不良解析用アドレス発生器４は、レジスタファイル部４０、書込レジスタ選択部４１、読出レジスタ選択部４２、アドレスコントロール部４３及び行アドレス選択部４４により構成されている。
書込レジスタ選択部４１は、行アドレス（Ｘ）とともに出力されたバンクアドレス（Ｎ）にしたがって、その行アドレス（Ｘ）を書き込むレジスタファイル部４０のレジスタを選択する。
また、読出レジスタ選択部４２は、列アドレス（Ｙ＋Ｚ）とともに出力されたバンクアドレス（Ｂ）にしたがって、レジスタファイル部４０に格納されている行アドレスＲＥＸを読み出すレジスタを選択する。
また、アドレスコントロール部４３は、試験パターン発生器１からいずれかのバンクの行アドレス（Ｘ）がメモリデバイス５に入力される際に、書込指示信号（ＲＦＷＴ）を発生する。さらに、アドレスコントロール部４３は、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際、及び、その開始アドレス（Ｙ）が入力されたバンクがバースト動作中に、読出指示信号（ＲＦＲＤ）を発生する。
また、レジスタファイル部４０は、メモリデバイス５の第０〜第３バンク５０〜５３にそれぞれ対応する第０〜第３レジスタ４００〜４０３を有する。そして、レジスタファイル部４０は、アドレスコントロール部４３から書込指示信号（ＲＦＷＴ）発生時に、書込レジスタ選択部４１により選択されたレジスタに行アドレスを書き込む。
行アドレス選択部４４は、アドレスコントロール部４３から読出指示信号（ＲＦＲＤ）発生時に、読出レジスタ選択部４２により選択されたレジスタから行アドレスを読み出して不良解析メモリへ出力する。また、行アドレス選択部４４は、読出指示信号（ＲＦＲＤ）の非発生時に、アドレス発生器１２で発生した行アドレス（Ｘ）をそのまま不良解析メモリへ出力する。
なお、アドレス発生器１２で発生した列アドレス（Ｙ＋Ｚ）は、そのまま不良解析メモリ３へ入力される。
２．動作
次に、第３図のタイミングチャートを参照して、実施形態の半導体メモリ試験装置の動作について説明する。
ここでは、四つのバンクを有し、列アドレスについてバーストモードで動作し、バースト長が「２」のＳＤＲＡＭを試験する際のアドレス発生タイミングの一例を示す。
第３図の（Ａ）は、試験対象のメモリデバイス（ＤＵＴ）への、コマンド、アドレス及びバンクアドレスの入力タイミングを示す。また、第３図の（Ｂ）は、試験パターン発生器（ＡＬＰＧ）のアドレス発生器における、行アドレス（ロー・アドレス）、開始列アドレス（開始カラム・アドレス）、インクリメント値及びバンクアドレスの発生タイミング示す。さらに、第３図の（Ｂ）では、書込指示信号（ＲＦＷＴ）及び読出指示信号（ＲＦＲＤ）の発生タイミングも示す。
また、第３図の（Ｃ）は、レジスタファイル部４０の各レジスタに行アドレスが格納され、保持されているタイミングを示す。また、第３図の（Ｄ）は、不良解析メモリ（ＦＭ）への、不良解析用アドレスとしての行アドレス（ロー・アドレス）、列アドレス（カラム・アドレス）の入力タイミングを示す。
以下、（１）第３図の（Ｂ）に示す試験パターン発生器におけるアドレス等の発生タイミング、（２）第３図の（Ａ）に示すメモリデバイスへのアドレス等の入力タイミング、（３）第３図の（Ｃ）に示すレジスタファイル部における行アドレスの格納タイミング等、（４）第３図の（Ｄ）に示す不良解析メモリへのアドレス等の入力タイミングの順に説明し、さらに、（５）サイクルごとの動作について説明する。
（１）試験パターン発生器での発生タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
第３図の（Ｂ）に示すように、アドレス発生器１２では、メモリデバイスのバースト長分のサイクル期間ずつ、バンクアドレス（Ｎ）及び行アドレス（ロー・アドレス）（Ｘ）が各バンクについて順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、バンクアドレス（Ｎ）及び行アドレス（Ｘ）が発生している。
すなわち、第３図の（Ｂ）に示すように、サイクル＜１＞及び＜２＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」が発生している。続いて、サイクル＜３＞及び＜４＞では、第１バンクを指定するバンクアドレス「ＲＢＫ（１）」とともに、その第１バンクの第０行を示す行アドレス「Ｒｏｗ（１）０」が発生している。
以下同様にして、第２バンク及び第３バンクについてのバンクアドレス及び行アドレスを２サイクルずつ出力する。そして、各バンクが一通り指定された後、再び第０バンクから順次に指定するパターンを繰り返す。その際、行アドレスの値は、各バンク一周するごとに順次に演算するものとする。
例えば、第３図の（Ｂ）に示すように、サイクル＜９＞及び＜１０＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第１行を示す「Ｒｏｗ（０）１」が発生する。同様にして、図示は省略するが、サイクル＜１７＞及び＜１８＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第２行を示す「Ｒｏｗ（０）２」が発生する。
▲２▼バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）
アドレス発生器１２では、クロックサイクル＜４＞以降、バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）が、バースト長分のサイクル期間ずつ、各バンクについて順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、バンクアドレス及び一つおきの開始列アドレス値が発生している。
すなわち、第３図の（Ｂ）に示すように、サイクル＜４＞及び＜５＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第０列示す列アドレス「Ｃｏｌ（０）０」が発生している。続いて、サイクル＜６＞及び＜７＞では、第１バンクを指定するバンクアドレス「ＣＢＫ（１）」とともに、その第１バンクの第０列を示す列アドレス「Ｃｏｌ（１）０」が発生している。
以下同様にして、第２バンク及び第３バンクについてのバンクアドレス（Ｂ）及び列アドレス（Ｘ）を２サイクルずつ出力する。その際、バースト長が「２」であるので、列アドレスの値は、二つずつ演算される。
例えば、図示は省略するが、サイクル＜１２＞及び＜１３＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第２列を示す「Ｃｏｌ（０）２」が発生する。さらに、サイクル＜２０＞及び＜２１＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第４列を示す「Ｃｏｌ（０）４」が発生する。
▲３▼インクリメント値（Ｚ）
また、発生した開始列アドレスは、クロックサイクルごとに演算される。そのために、演算する値（Ｚ）をバースト長分のサイクル期間ごとに繰り返し発生させている。
なお、インクリメント値（Ｚ）は、アドレス発生器１２内で発生させてもよいし、アドレス発生器１２外で発生させてもよい。
すなわち、第３図の（Ｂ）に示すように、開始列アドレスとして第０列が発生しているサイクル＜４＞及び＜５＞においては、最初のサイクル＜４＞のインクリメント値として「０」が発生し、次のサイクル＜５＞では、インクリメント値として「１」が発生する。以下同様にして、バースト長が「２」であるので、サイクルごとに交互に、インクリメント値として「０」と「１」とが発生する。
（２）メモリデバイスへの入力タイミング
▲１▼コマンド「ＡＣＴ」及び行アドレス（Ｘ）
メモリデバイス５には、試験パターン信号生成部１３によりコマンドとマルチプレクスされたアドレス及びバンクアドレスが入力される。すなわち、アドレス発生器で発生するアドレスのうち、コマンド入力時に発生しているアドレスだけが、試験パターン信号としてメモリデバイス５で有効となる。
コマンド発生器１１は、コマンド「ＲＥＡＤ」及び「ＷＲＩＴＥ」の非発生サイクルに、任意のサイクルで、コマンド「ＡＣＴ」を発生する。ここでは、バースト長が「２」であるので、奇数サイクル＜１＞、＜３＞、＜５＞、…に１サイクルおきにコマンド「ＡＣＴ」を発生させている。
そして、試験パターン信号生成部１３は、コマンド「ＡＣＴ」の発生時に、アドレス発生器１２で発生している行アドレス（Ｘ）及びバンクアドレス（Ｎ）をコマンド「ＡＣＴ」とともに、メモリデバイス５へ入力する。
したがって、１サイクルおきに、コマンド「ＡＣＴ」ともに、各バンクについて任意に指定するバンクアドレス及び行アドレスが入力される。
例えば、第３図の（Ａ）に示すように、サイクル＜１＞では、コマンド「ＡＣＴ」とともに、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」と、その第０バンクの第０行を示す「Ｒｏｗ（０）０」とが入力される。また、サイクル＜３＞では、コマンド「ＡＣＴ」とともに、第１バンクを指定するバンクアドレス「ＲＢＫ（１）」と、その第１バンクの第０行を示す「Ｒｏｗ（１）０」とが入力される。さらに、サイクル＜５＞では、コマンド「ＡＣＴ」とともに、第２バンクを指定するバンクアドレス「ＲＢＫ（２）」と、その第２バンクの第０行を示す「Ｒｏｗ（２）０」とが入力される。
▲２▼コマンド「ＲＥＡＤ」と開始列アドレス（Ｙ）
また、コマンド発生器１１は、コマンド「ＡＣＴ」の非発生サイクルに、バースト長分のサイクル期間ごとに、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」を発生する。本実施例では、バースト長が「２」であるので、偶数のサイクル＜４＞、＜６＞、＜８＞、…に、１サイクルおきにコマンド「ＲＥＡＤ」を発生する。
なお、本実施形態では、コマンド「ＲＥＡＤ」を入力する例について説明するが、同様のタイミングで「ＷＲＩＴＥ」コマンドを入力してもよい。
そして、試験パターン信号生成部１３は、コマンド「ＲＥＡＤ」の発生時に、アドレス発生器１２で発生している開始列アドレス（Ｙ）及びバンクアドレス（Ｂ）をコマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力する。
なお、このコマンド「ＲＥＡＤ」は、アドレス発生器１２において、開始列アドレス（Ｙ）が発生する先頭サイクルに発生する。
したがって、１サイクルおきに、コマンド「ＲＥＡＤ」ともに、各バンクについて指定するバンクアドレス及び開始列アドレスが入力される。
例えば、第３図の（Ａ）に示すように、サイクル＜４＞では、コマンド「ＲＥＡＤ」とともに、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」と、その第０バンクの第０列を示す「Ｃｏｌ（０）０」とが入力される。また、サイクル＜６＞では、コマンド「ＲＥＡＤ」とともに、第１バンクを指定するバンクアドレス「ＣＢＫ（１）」と、その第１バンクの第０列を示す「Ｃｏｌ（１）０」とが入力される。さらに、サイクル＜８＞では、コマンド「ＲＥＡＤ」とともに、第２バンクを指定するバンクアドレス「ＣＢＫ（２）」と、その第２バンクの第０列を示す「Ｃｏｌ（２）０」とが入力される。
このようなタイミング「ＡＣＴ」及びコマンド「ＲＥＡＤ」を交互に入力すれば、メモリバンクの一のバンクがバースト動作中に、他のバンクの行アドレスを当該メモリデバイスへ入力することができる。
（３）レジスタファイル部における行アドレスの格納タイミング等
レジスタファイル部４０は、書込指示信号「ＲＦＷＴ」発生時に、書込レジスタ選択部により選択されたレジスタに行アドレス（Ｘ）を書き込む。すなわち、レジスタファイル部４０は、試験パターン発生器からいずれかのバンクの行アドレス（Ｘ）が、コマンド「ＡＣＴ」ともにメモリデバイス５に入力される際に、そのバンクに対応するレジスタにその行アドレス（Ｘ）を格納する。
例えば、第３図の（Ｃ）に示すように、サイクル＜１＞では、第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」が、第０レジスタ４００に格納される。また、サイクル＜３＞では、第１バンクの第０行を示す「Ｒｏｗ（１）０」が、第１レジスタ４０１に格納される。また、サイクル＜５＞では、第２バンクの第０行を示す「Ｒｏｗ（２）０」が、第２レジスタ４０２に格納される。また、サイクル＜７＞では、第３バンクの第０行を示す「Ｒｏｗ（３）０」が、第０アドレス４００に格納される。
そして、サイクル＜９＞では、第０バンクの第１行を示す行アドレス「Ｒｏｗ（０）１」が、第０レジスタ４００に格納される。すなわち、各レジスタは、次の行アドレスが格納されるまで、直前に格納された行アドレスを保持する。
（４）不良解析メモリへの入力タイミング
▲１▼行アドレス（Ｘ）
行アドレス選択部４４は、読出指示信号「ＲＦＲＤ」発生時に、読出レジスタ選択部４２により選択されたレジスタから行アドレスを読み出し、不良解析メモリ３へ入力する。読出指示信号「ＲＦＲＤ」は、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際、及び、そのバンクがバースト動作中に、アドレスコントロール部４３により発生する。したがって、開始列アドレス（Ｙ）が発生している期間中、その開始列アドレスのバンクに対応するレジスタに保持されていた行アドレス（ＲＦＸ）が読み出される。
例えば、第３図の（Ｄ）に示すように、サイクル＜４＞及び＜５＞では、第０レジスタ４００に保持されていた行アドレス「Ｒｏｗ（０）０」が、不良解析メモリ３へ入力される。また、サイクル＜６＞及び＜７＞では、第１レジスタ４０１に保持されていた行アドレス「Ｒｏｗ（１）０」が、不良解析メモリ３へ入力される。また、サイクル＜８＞及び＜９＞では、第２レジスタ４０２に保持されていた行アドレス「Ｒｏｗ（２）０」が、不良解析メモリ３へ入力される。
▲２▼列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）
本実施形態では、アドレス発生器１２で発生した列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）は、そのまま不良解析メモリ３へ入力される。
そして、不良解析メモリ３へ入力されるバンクアドレス、行アドレスと列アドレスとの組合せによって、不良解析メモリ３内のアドレスが指定される。
（５）サイクルごとの動作
次に、第３図のタイミングチャートに示した動作について、サイクルごとにさらに説明する。
・サイクル＜１＞
サイクル＜１＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（０）０」及びバンクアドレス「ＲＢＫ（０）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（０）０」が、レジスタファイル４０の第０レジスタ４００へ書き込まれる。
・サイクル＜３＞
サイクル＜３＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（１）０」及びバンクアドレス「ＲＢＫ（１）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（１）０」が、第１レジスタ４０１へ書き込まれる。
・サイクル＜４＞
サイクル＜４＞では、アドレス発生器１２で発生している開始列アドレス「Ｃ０１（０）０」及びバンクアドレス「ＣＢＫ（０）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４００に保持されている行アドレス「Ｒｏｗ（０）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（０）０」も、不良解析メモリ３に入力される。これにより、第０バンクの行アドレス「Ｒｏｗ（０）０」、列アドレス「Ｃｏｌ（０）０」のメモリセルが指定される。
・サイクル＜５＞
サイクル＜５＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（２）０」及びバンクアドレス「ＲＢＫ（２）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
なお、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（０）０」に続く列アドレス「Ｃｏｌ（０）１」が、バースト機能により自動生成される。
また、サイクル＜５＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（２）０」が、第２レジスタ４０２へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４００に保持されている行アドレス「Ｒｏｗ（０）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（０）１」も、不良解析メモリ３に入力される。これにより、第０バンクの行アドレス「Ｒｏｗ（０）０」、列アドレス「Ｃｏｌ（０）１」のメモリセルが指定される。
・サイクル＜６＞
サイクル＜６＞では、アドレス発生器１２で発生している開始列アドレス「Ｃ０１（１）０」及びバンクアドレス「ＣＢＫ（１）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４０１に保持されている行アドレス「Ｒｏｗ（１）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（１）０」も、不良解析メモリ３に入力される。これにより、第１バンクの行アドレス「Ｒｏｗ（１）０」、列アドレス「Ｃｏｌ（１）０」のメモリセルが指定される。
・サイクル＜７＞
サイクル＜７＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（３）０」及びバンクアドレス「ＲＢＫ（３）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
なお、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（１）０」に続く列アドレス「Ｃｏｌ（１）１」が、バースト機能により自動生成される。
さらに、サイクル＜７＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（３）０」が、第３レジスタ４０３へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第１レジスタ４０１に保持されている行アドレス「Ｒｏｗ（１）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（１）１」も、不良解析メモリ３に入力される。これにより、第１バンクの行アドレス「Ｒｏｗ（１）０」、列アドレス「Ｃｏｌ（１）１」のメモリセルが指定される。
・サイクル＜８＞
サイクル＜８＞では、アドレス発生器１２で発生している開始列アドレス「Ｃｏｌ（２）０」及びバンクアドレス「ＣＢＫ（２）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第２レジスタ４０２に保持されている行アドレス「Ｒｏｗ（２）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（２）０」も、不良解析メモリ３に入力される。これにより、第２バンクの行アドレス「Ｒｏｗ（２）０」、列アドレス「Ｃｏｌ（２）０」のメモリセルが指定される。
・サイクル＜９＞
サイクル＜９＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（０）１」及びバンクアドレス「ＲＢＫ（０）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（２）０」に続く列アドレス「Ｃｏｌ（２）１」が、バースト機能により自動生成される。
さらに、サイクル＜９＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（０）１」が、第０レジスタ４００へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第２レジスタ４０１に保持されている行アドレス「Ｒｏｗ（２）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（２）１」も、不良解析メモリ３に入力される。これにより、第２バンクの行アドレス「Ｒｏｗ（２）０」、列アドレス「Ｃｏｌ（２）１」のメモリセルが指定される。
・サイクル＜１０＞
サイクル＜１０＞では、アドレス発生器１２で発生している開始列アドレス「Ｃｏｌ（３）０」及びバンクアドレス「ＣＢＫ（３）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
一方、読出指示信号「ＲＦＲＤ」により、第３レジスタ４０３に保持されている行アドレス「Ｒｏｗ（３）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（３）０」も、不良解析メモリ３に入力される。これにより、第３バンクの行アドレス「Ｒｏｗ（３）０」、列アドレス「Ｃｏｌ（３）０」のメモリセルが指定される。
以下の各サイクルにおいても同様にして、不良解析用アドレスを不良解析メモリ３へ入力する。
以上のように、本実施形態では、レジスタに保持されていた行アドレス（ＲＦＸ）を不良解析メモリ３へ入力する。このため、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間中、任意のタイミングで、その行アドレスを不良解析メモリ３へ入力することができる。
その結果、バーストモードで、かつ、バンク間インターリーブ動作中のメモリデバイス内と同一のアドレス空間を、不良解析メモリ内に容易に設定することができる。
なお、上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施形態ではバースト長を「２」とした例について説明したが、本発明では、バースト長はこれに限定されない。例えば、バースト長を「４」や「８」としてもよい。
また、上述した実施形態では、１サイクルおきにコマンド「ＡＣＴ」を発生させたが、本発明では、コマンド「ＡＣＴ」の発生間隔はこれに限定されない。
また、上述した実施形態では、不良解析用アドレス発生器を試験パターン発生器の外部に設けた例について説明したが、不良解析用アドレス発生器の一部又は全部を試験パターン発生器に含めてもよい。
さらに、上述した実施形態では、メモリデバイスが列アドレスについてバーストモードで動作する場合について説明したが、これが行アドレスについてバーストモードで動作する場合であってもよい。この場合には、上記実施形態で示した列アドレス（開始列アドレス）が行アドレス（開始行アドレス）となり、行アドレスが列アドレスとなる。また、上述した行アドレス選択部４４は、列アドレス選択部となる。
産業上の利用可能性
以上のように、本発明の半導体メモリ試験装置は、レジスタに保持されたアドレス（行アドレス）を不良解析メモリへ入力することができ、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間中の任意のタイミングで、その行アドレスを不良解析メモリへ入力することができるようになる。
従って、本発明は、バーストモードで動作し、かつ、バンク間インターリーブ動作中のメモリデバイスの試験結果を格納する不良解析メモリに用いるのに適している。
【図面の簡単な説明】
第１図は、本発明の半導体メモリ試験装置の好ましい実施形態の概要を説明するためのブロック図である。
第２図は、本発明の半導体メモリ試験装置及び不良解析用アドレス発生器の好ましい実施形態の構成を説明するためのブロック図である。
第３図は、本発明の半導体メモリ試験装置及び不良解析用アドレス発生器の好ましい実施形態の動作を説明するためのタイミングチャートである。
第４図は、従来の半導体試験装置の動作を説明するためのタイミングチャートである。
この発明は、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）等のメモリデバイスを試験する半導体メモリ試験装置に関し、特に、複数のバンクを有するメモリデバイスのバンク間インターリーブ動作時の試験における不良解析メモリへのアドレス発生を容易に行うことが可能な半導体メモリ試験装置、及び、その半導体メモリ試験装置を構成する不良解析用アドレス発生器に関する。
背景技術
半導体メモリ試験装置は、試験パターン信号をメモリデバイスへ入力し、メモリデバイスからの応答出力信号と期待値パターン信号とを比較する。そして、比較結果の不一致をメモリセルの不良として検出し、不良情報（フェイルデータ）を不良解析メモリへ格納する。不良解析メモリには、メモリデバイスと同一のアドレス空間が設定され、不良セルのアドレスと同一アドレスに不良情報が格納される。
ところで、近年、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）等のメモリデバイスにおいては、バーストモードで動作することにより、データの読出し／書込みの高速化が図られている。バーストモードにおいては、開始アドレス（ファーストアドレス）だけを与えると、それに続くアドレスが順次に自動生成される。
このため、バーストモードで動作するメモリデバイスの試験にあたっては、開始アドレスだけがメモリデバイスへ入力される。これに対して、不良解析メモリには、開始アドレスだけでなく、メモリデバイス内部で自動生成されるアドレスも入力する必要がある。そこで、従来の半導体メモリ試験装置においては、開始アドレスに加えて、バースト期間中、開始アドレスを順次に演算させたアドレスも入力している。これにより、不良解析メモリに、試験対象のメモリデバイスと同一のアドレス空間を設定することができる。
ここで、第４図のタイミングチャートを参照して、従来の半導体メモリ試験装置におけるアドレス発生動作について説明する。
第４図では、複数のバンクを有し、列アドレスについてバーストモードで動作し、バースト長が「２」のＳＤＲＡＭを試験する際のアドレス発生のタイミングの一例を示す。
第４図の（Ａ）は、試験対象のメモリデバイス（ＤＵＴ）への、コマンド、アドレス及びバンクアドレスの入力タイミングを示す。また、第４図の（Ｂ）は、試験パターン発生器（ＡＬＰＧ）のアドレス発生器における、行アドレス（ロー・アドレス）、開始列アドレス（開始カラム・アドレス）、インクリメント及びバンクアドレスの発生タイミング示す。また、第４図の（Ｃ）は、不良解析メモリ（ＦＭ）への、不良解析用アドレスとしての行アドレス（ロー・アドレス）、列アドレス（カラム・アドレス）の入力タイミングを示す。
以下、（１）第４図の（Ｂ）に示す試験パターン発生器におけるアドレス等の発生タイミング、（２）第４図の（Ａ）に示すメモリデバイスへのアドレス等の入力タイミング、（３）第４図の（Ｃ）に示す不良解析メモリへのアドレス等の入力タイミングの順に説明する。
（１）試験パターン発生器での発生タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
第４図の（Ｂ）に示すように、アドレス発生器では、クロックサイクル＜１＞以降、バンクアドレス（ＲＢＫ）及び行アドレス（ロー・アドレス）（Ｒｏｗ）が連続して発生している。ここでは、バンクアドレスとして、ＳＤＲＡＭの第０バンクを指定する「ＲＢＫ（０）」が発生している。また、行アドレスとして、その第０バンクの第０行を示す「Ｒｏｗ（０）０」が発生している。
▲２▼バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）
また、アドレス発生器では、クロックサイクル＜２＞以降、列アドレスを格納するバンクを指定するバンクアドレス（ＣＢＫ）が連続して発生している。ここでは、バンクアドレスとして、第０バンクを指定する「ＣＢＫ（０）」が発生している。
なお、開始列アドレスとともに発生するバンクアドレス（ＣＢＫ）は、行アドレスとともに発生するバンクアドレス（ＲＢＫ）により指定されているバンクと同一のバンク（例えば、第０バンク）を指定する。
さらに、アドレス発生器では、このバンクアドレス「ＣＢＫ（０）」が発生している期間中、バースト長ずつ、開始列アドレス（開始カラム・アドレス）（Ｃｏｌ）が順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、一つおきのアドレス値が発生する。
すなわち、開始列アドレスとして、サイクル＜２＞及び＜３＞に、第０バンクの第０列（ファーストアドレス）を示す「Ｃｏｌ（０）０」が発生する。続いて、サイクル＜４＞及び＜５＞に、次のファーストアドレスである第２列を示す「Ｃｏｌ（０）２」が発生する。続いて、サイクル＜６＞及び＜７＞に、第４列を示す「Ｃｏｌ（０）４」が発生する。以下同様にして、順次に開始列アドレスが発生する。
▲３▼インクリメント値（Ｚ）
また、発生した開始列アドレスは、クロックサイクルごとにインクリメントされる。そのために、インクリメントする値（Ｚ）をバースト長分のサイクル期間ごとに繰り返し発生させている。
すなわち、開始列アドレスとして第０列が発生しているサイクル＜２＞及び＜３＞においては、最初のサイクル＜２＞のインクリメントとして「０」が発生し、次のサイクル＜３＞では、インクリメントとして「１」が発生する。以下同様にして、バースト長が「２」であるので、サイクルごとに交互に、インクリメントとして「０」と「１」とが発生する。
（２）メモリデバイスへの入力タイミング
ＳＤＲＡＭには、コマンドとともに行アドレス及び行バンクアドレスと列アドレス及び列バンクアドレスがマルチプレクスされて入力される。すなわち、アドレス発生器で発生するアドレスのうち、コマンド入力時に発生しているアドレスだけが、ＳＤＲＡＭで有効となる。
第４図の（Ａ）に示す例では、サイクル＜１＞において、ＳＤＲＡＭに、コマンド「ＡＣＴ」とともに行アドレス及びバンクアドレスが入力される。ここでは、バンクアドレスとして、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」が入力される。また、行アドレスとして、第０バンクの第０行を示す「Ｒｏｗ（０）０」が入力される。
なお、コマンド「ＡＣＴ」は、ＳＤＲＡＭの対象バンクの稼働を指示するとともに、そのバンクへの行アドレスの入力を指示するコマンドである。
続いて、サイクル＜２＞において、ＳＤＲＡＭに、コマンド「ＲＥＡＤ」とともに、開始列アドレス及びバンクアドレスが入力される。ここでは、バンクアドレスとして、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」が入力される。また、開始列アドレスとして、第０バンクの第０列を示す「Ｃｏｌ（０）０」が入力される。
このコマンド「ＲＥＡＤ」は、ＳＤＲＡＭの該当メモリセルからの読出しを指示するコマンドである。したがって、サイクル＜２＞において、第０バンク（ＢＫ（０））の第０行（Ｒｏｗ（０）０）第０列（Ｃｏｌ（０）０）のメモリセルの情報が読み出される。
なお、コマンド「ＲＥＡＤ」の代わりに、コマンド「ＷＲＩＴＥ」を入力した場合には、該当するメモリセルに情報が書き込まれる。
ＳＤＲＡＭは、列アドレスについてバースト機能を有する。すなわち、メモリデバイス内部で、開始列アドレスがクロックサイクルごとに自動的にインクリメントされ、次に列アドレスが順次に生成される。
このため、サイクル＜３＞では、メモリアドレス内部で開始列アドレスがインクリメントされ、第１列を示す列アドレス「Ｃｏｌ（０）１」が生成されている。したがって、バースト動作中のサイクル＜３＞では、改めてコマンド「ＲＥＡＤ」や列アドレスを入力しなくとも、メモリアドレスから、次のセルの情報が応答出力として出力される。
この従来例では、バースト長が「２」であるので、以下、１サイクルおきに、コマンド「ＲＥＡＤ」、次の開始列アドレス及びバンクアドレス「ＣＢＫ（０）」が入力される。すなわち、偶数サイクル＜４＞、＜６＞、＜８＞、…に、偶数番目の開始列アドレス「Ｃｏｌ（０）２」、「Ｃｏｌ（０）４」、「Ｃｏｌ（０）６」、…が順次に入力される。
したがって、奇数サイクル＜３＞、＜５＞、＜７＞、…では、試験パターン発生器からＳＤＲＡＭへは、コマンド等が何も入力されていない。
（３）不良解析メモリへの入力タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
そのため、第４図の（Ｃ）に示す例では、サイクル＜１＞以降、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」と、第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」とが連続して入力される。これらバンクアドレス及び行アドレスは、コマンド発生器で発生しているものと同じものである。
▲２▼列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）
さらに、サイクル＜２＞以降、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」が連続して入力される。
そして、サイクル＜２＞以降の各サイクルにおいて、アドレス発生器で発生した開始列アドレス（Ｙ）にインクリメント値（Ｚ）を加えた列アドレスが、不良解析メモリに入力される。すなわち、サイクル＜２＞、＜３＞、＜４＞、…において、列アドレス「Ｃｏｌ（０）０」、「Ｃｏｌ（０）１」、「Ｃｏｌ（０）２」、…が順次に入力される。これにより、不良解析メモリ内に、ＳＤＲＡＭ内と同一のアドレス空間を設定することができる。
このようにして、第０バンク内の各メモリセルについての試験が終了した後、次の第１バンク内の各メモリセルについて試験を行う。第一バンクの試験にあたっては、バンクアドレスを第一バンクを指定するアドレスとする他は、第０バンクにおけるアドレス等のタイミングと同一タイミング試験を行う。以下、順次に残りのバンクについて、同様にして試験を行う。
ところで、メモリデバイスにおいては、メモリ領域を複数のバンクに分割し、それらバンクに対して交互に読出し／書込みを行うバンク間インターリーブ動作を行うことがある。バンク間インターリーブを行えば、メモリへのアクセス速度を高めることができる。
メモリデバイスをバンク間インターリーブで動作させた場合、メモリデバイス内では、コマンド「ＡＣＴ」により、予めバンクごとに行アドレスが与えておき、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」とともに指定されるバンクの列アドレスに対応するセルの読出し／書込みが行われる。
ところが、不良解析メモリでは、列アドレス及びそのバンクが指定された時点で入力されている行アドレス及びそのバンクに該当するアドレスにフェイル情報が格納される。このため、不良解析メモリには、列アドレス及びその列アドレスのバンクが指定されるときに、そのバンクと同一バンク及びそのバンクの行アドレスが同時に指定されている必要がある。不良解析メモリには、試験対象のメモリデバイスと同一のアドレス空間を設定しなければならい。
このため、従来の半導体メモリ試験装置においては、バースト機能を有するメモリデバイスがバンク間インターリーブ動作時の試験をするための不良解析メモリに入力するアドレスを発生させることが困難であった。
従って、本発明は、上記の問題を解決すべくなされたものであり、バースト機能を有するメモリデバイスがバンク間インターリーブ動作時の試験をするための不良解析メモリに入力するアドレスを容易に発生させることができる半導体メモリ試験装置及び不良解析用アドレス発生器の提供を目的としている。
発明の開示
本発明は、メモリ領域が複数のバンクにより構成され、かつ、列アドレス（又は行アドレス）についてバーストモードで動作する前記メモリデバイスを試験対象とし、試験パターン信号及び期待値パターン信号を発生する試験パターン発生器と、前記試験パターン信号が入力された試験対象のメモリデバイスの応答出力信号と前記期待値パターン信号とを比較し、不一致の場合を不良セルとして検出する論理比較器と、前記不良セルの前記メモリデバイスにおけるアドレスと同一のアドレスに不良情報を記憶する不良解析メモリとを備えた半導体メモリ試験装置であって、バーストモード動作時の前記メモリデバイス内と同一のアドレス空間を前記不良解析メモリ内に設定するための不良解析用アドレスを発生する不良解析用アドレス発生器を備え、前記不良解析用アドレス発生器は、前記メモリデバイスの各バンクにそれぞれ対応するレジスタを有するレジスタファイル部を有し、各レジスタに、対応するバンクの行アドレス（又は列アドレス）をそれぞれ保持し、いずれかのバンクの開始列アドレス（又は開始行アドレス）が前記メモリデバイスに入力される際に、当該開始列アドレス（又は開始行アドレス）と同一バンクの行アドレス（又は列アドレス）を当該バンクに対応するレジスタから読出し、当該開始列アドレス（又は開始行アドレス）とともに前記不良解析メモリへ出力し、さらに、当該バンクのバースト動作中、当該開始列アドレス（又は開始行アドレス）をクロックサイクルごとに演算して生成されたメモリデバイス内と同一の列アドレス（又は行アドレス）とともに当該行アドレス（又は列アドレス）を前記不良解析メモリへ出力する構成としてある。
このような本発明によれば、レジスタに保持されていた行アドレス（又は列アドレス）を不良解析メモリへ入力することができ、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間の間、任意のタイミングでその行アドレスを不良解析メモリへ入力することができる。これにより、バーストモードで、かつ、バンク間インターリーブ動作中のメモリデバイスと同一のアドレス空間を、不良解析メモリ内に容易に設定することができる。
発明を実施するための最良の形態
本発明をより詳細に詳述するために、以下、図面を参照して、本発明の半導体試験装置及び不良解析用アドレス発生器の実施の形態について説明する。
１．構成
まず、第１図及び第２図を参照して、実施形態の半導体メモリ試験装置及び不良解析用メモリ発生装置の構成について説明する。
本実施形態では、メモリデバイス５としてＳＤＲＡＭを試験対象とする。このＳＤＲＡＭは、メモリ領域が四つのバンクにより構成されており、かつ、列アドレスについて、バースト長が「２」のバーストモード動作をする。
第１図に示すように、本実施形態の半導体メモリ試験装置は、試験パターン発生器１、論理比較回路２、不良解析メモリ３に加えて、不良解析用アドレス発生器４を備えている。
なお、本実施形態では、通常の半導体メモリ試験装置が有しているタイミング発生器、遅延回路及びピン・エレクトロニクス等の図示及び説明を省略する。
試験パターン発生器１は、試験パターン信号及び期待値パターン信号を発生する。そのために、試験パターン発生器１は、コマンド発生器１１、アドレス発生器１２、試験パターン信号生成部１３及び期待値パターン信号生成部１４とにより構成されている。
コマンド発生器１１は、コマンド「ＡＣＴ」と、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」とを発生する。コマンド「ＡＣＴ」は、バースト長分の２サイクル期間ごとに発生される。また、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」は、コマンド「ＡＣＴ」の非発生サイクルに、バースト長分の２サイクル期間ごとに発生される。
アドレス発生器１２は、バンクアドレス（Ｎ）及び行アドレス（ロー・アドレス）Ｘをメモリデバイスのバースト長分の２サイクル期間ずつ、各バンクについて順次に発生させる。
なお、バンクアドレス（Ｎ）は、メモリデバイス５の四つのバンクのうちのいずれかのバンクを指定し、行アドレス（Ｘ）は、指定されたバンクにおける行アドレスを示す。
さらに、アドレス発生器１２は、バンクアドレス（Ｂ）及び開始列アドレス（開始カラム・アドレス）Ｙをバースト長分の２サイクル期間ずつ、各バンクについて順次に発生させる。
なお、バンクアドレス（Ｂ）は、メモリデバイス５の四つのバンクのいずれかを指定する。また、このバンクアドレス（Ｂ）の指定するバンクは、バンクアドレス（Ｎ）の指定されているバンクのいずれでもよい。
また、開始列アドレスは、バーストの先頭の列アドレスであり、バースト長ごとの非連続の値をとる。ここでは、バースト長が「２」であるので、開始列アドレスは一つおきの値となる。
さらに、アドレス発生器１２は、当該バンクのバースト動作中、開始列アドレスをクロックサイクルごとにインクリメントして列アドレスを発生させる。ここでは、開始列アドレスが発生する度、クロックサイクルごとに増加するインクリメント値Ｚを発生させ、開始列アドレス（Ｙ）にインクリメント値Ｚを加えた列アドレス（Ｙ＋Ｚ）を発生させる。
これにより、バースト動作中のメモリデバイス５内で自動生成される列アドレスに対応する列アドレスを発生させることができる。ここでは、バースト長が「２」であるので、開始列アドレスの発生した次のクロックサイクルで、開始列アドレスを「＋１」インクリメントした列アドレスを発生させる。
なお、インクリメントの処理は、アドレス発生器１２の外部で行ってもよい。
また、試験パターン信号生成部１３は、コマンド発生器１１で発生したコマンドと、アドレス発生器１２で発生したアドレスとを複合して試験パターン信号を生成する。
すなわち、コマンド「ＡＣＴ」発生時に、試験パターン信号生成部１３は、そのコマンドと、行アドレス（Ｘ）とを複合し、メモリデバイス５へ出力する。また、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」発生時に、試験パターン信号生成部１３は、そのコマンドと、開始列アドレスとを複合し、メモリデバイス５へ出力する。
そして、試験パターン信号は、試験対象のメモリデバイス（ＤＵＴ）５に入力される。また、期待値パターン信号生成部１４で生成された期待値パターン信号は、論理比較回路２へ入力される。
また、論理比較回路２は、試験パターン信号が入力されたメモリデバイス５の応答出力信号と期待値パターン信号とを比較する。そして、不一致の場合を不良セルとして検出する。不良セルを検出した場合、不良情報が不良解析メモリ３へ送られる。
不良解析メモリ３は、不良セルのメモリデバイスにおけるアドレスと同一のアドレスに不良情報を記憶する。
そして、不良解析用アドレス発生器４は、バーストモード動作時のメモリデバイス５内と同一のアドレス空間を不良解析メモリ内に設定するための不良解析用アドレスを発生する。
そのために、不良解析用アドレス発生器４は、メモリデバイスの各バンクにそれぞれ対応するレジスタを設け、各レジスタに、対応するバンクの行アドレスをそれぞれ保持する。そして、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際に、その開始列アドレス（Ｙ）と同一バンクの行アドレスをそのバンクに対応するレジスタから読み出す。続いて、読み出された行アドレスを、開始列アドレスとともに不良解析メモリ３へ出力する。さらに、当該バンクのバースト動作中、その開始列アドレスをクロックサイクルごとに演算して列アドレスを生成し、生成された列アドレスとともにその行アドレスを不良解析メモリ３へ出力する。
ここで、第２図を参照して、不良解析用アドレス発生器４の構成について詳細に説明する。
なお、第２図では、第１図に示した試験パターン発生器１のうち、アドレス発生器１２のみを図示し、他の構成要素の図示を省略する。また、第１図に示した論理比較回路２の図示も省略する。
不良解析用アドレス発生器４は、レジスタファイル部４０、書込レジスタ選択部４１、読出レジスタ選択部４２、アドレスコントロール部４３及び行アドレス選択部４４により構成されている。
書込レジスタ選択部４１は、行アドレス（Ｘ）とともに出力されたバンクアドレス（Ｎ）にしたがって、その行アドレス（Ｘ）を書き込むレジスタファイル部４０のレジスタを選択する。
また、読出レジスタ選択部４２は、列アドレス（Ｙ＋Ｚ）とともに出力されたバンクアドレス（Ｂ）にしたがって、レジスタファイル部４０に格納されている行アドレスＲＥＸを読み出すレジスタを選択する。
また、アドレスコントロール部４３は、試験パターン発生器１からいずれかのバンクの行アドレス（Ｘ）がメモリデバイス５に入力される際に、書込指示信号（ＲＦＷＴ）を発生する。さらに、アドレスコントロール部４３は、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際、及び、その開始アドレス（Ｙ）が入力されたバンクがバースト動作中に、読出指示信号（ＲＦＲＤ）を発生する。
また、レジスタファイル部４０は、メモリデバイス５の第０〜第３バンク５０〜５３にそれぞれ対応する第０〜第３レジスタ４００〜４０３を有する。そして、レジスタファイル部４０は、アドレスコントロール部４３から書込指示信号（ＲＦＷＴ）発生時に、書込レジスタ選択部４１により選択されたレジスタに行アドレスを書き込む。
行アドレス選択部４４は、アドレスコントロール部４３から読出指示信号（ＲＦＲＤ）発生時に、読出レジスタ選択部４２により選択されたレジスタから行アドレスを読み出して不良解析メモリへ出力する。また、行アドレス選択部４４は、読出指示信号（ＲＦＲＤ）の非発生時に、アドレス発生器１２で発生した行アドレス（Ｘ）をそのまま不良解析メモリへ出力する。
なお、アドレス発生器１２で発生した列アドレス（Ｙ＋Ｚ）は、そのまま不良解析メモリ３へ入力される。
２．動作
次に、第３図のタイミングチャートを参照して、実施形態の半導体メモリ試験装置の動作について説明する。
ここでは、四つのバンクを有し、列アドレスについてバーストモードで動作し、バースト長が「２」のＳＤＲＡＭを試験する際のアドレス発生タイミングの一例を示す。
第３図の（Ａ）は、試験対象のメモリデバイス（ＤＵＴ）への、コマンド、アドレス及びバンクアドレスの入力タイミングを示す。また、第３図の（Ｂ）は、試験パターン発生器（ＡＬＰＧ）のアドレス発生器における、行アドレス（ロー・アドレス）、開始列アドレス（開始カラム・アドレス）、インクリメント値及びバンクアドレスの発生タイミング示す。さらに、第３図の（Ｂ）では、書込指示信号（ＲＦＷＴ）及び読出指示信号（ＲＦＲＤ）の発生タイミングも示す。
また、第３図の（Ｃ）は、レジスタファイル部４０の各レジスタに行アドレスが格納され、保持されているタイミングを示す。また、第３図の（Ｄ）は、不良解析メモリ（ＦＭ）への、不良解析用アドレスとしての行アドレス（ロー・アドレス）、列アドレス（カラム・アドレス）の入力タイミングを示す。
以下、（１）第３図の（Ｂ）に示す試験パターン発生器におけるアドレス等の発生タイミング、（２）第３図の（Ａ）に示すメモリデバイスへのアドレス等の入力タイミング、（３）第３図の（Ｃ）に示すレジスタファイル部における行アドレスの格納タイミング等、（４）第３図の（Ｄ）に示す不良解析メモリへのアドレス等の入力タイミングの順に説明し、さらに、（５）サイクルごとの動作について説明する。
（１）試験パターン発生器での発生タイミング
▲１▼行アドレス（Ｘ）及びバンクアドレス（Ｎ）
第３図の（Ｂ）に示すように、アドレス発生器１２では、メモリデバイスのバースト長分のサイクル期間ずつ、バンクアドレス（Ｎ）及び行アドレス（ロー・アドレス）（Ｘ）が各バンクについて順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、バンクアドレス（Ｎ）及び行アドレス（Ｘ）が発生している。
すなわち、第３図の（Ｂ）に示すように、サイクル＜１＞及び＜２＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」が発生している。続いて、サイクル＜３＞及び＜４＞では、第１バンクを指定するバンクアドレス「ＲＢＫ（１）」とともに、その第１バンクの第０行を示す行アドレス「Ｒｏｗ（１）０」が発生している。
以下同様にして、第２バンク及び第３バンクについてのバンクアドレス及び行アドレスを２サイクルずつ出力する。そして、各バンクが一通り指定された後、再び第０バンクから順次に指定するパターンを繰り返す。その際、行アドレスの値は、各バンク一周するごとに順次に演算するものとする。
例えば、第３図の（Ｂ）に示すように、サイクル＜９＞及び＜１０＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第１行を示す「Ｒｏｗ（０）１」が発生する。同様にして、図示は省略するが、サイクル＜１７＞及び＜１８＞では、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」とともに、その第０バンクの第２行を示す「Ｒｏｗ（０）２」が発生する。
▲２▼バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）
アドレス発生器１２では、クロックサイクル＜４＞以降、バンクアドレス（Ｂ）及び開始列アドレス（Ｙ）が、バースト長分のサイクル期間ずつ、各バンクについて順次に発生している。ここでは、バースト長が「２」であるので、２クロックサイクルずつ、バンクアドレス及び一つおきの開始列アドレス値が発生している。
すなわち、第３図の（Ｂ）に示すように、サイクル＜４＞及び＜５＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第０列示す列アドレス「Ｃｏｌ（０）０」が発生している。続いて、サイクル＜６＞及び＜７＞では、第１バンクを指定するバンクアドレス「ＣＢＫ（１）」とともに、その第１バンクの第０列を示す列アドレス「Ｃｏｌ（１）０」が発生している。
以下同様にして、第２バンク及び第３バンクについてのバンクアドレス（Ｂ）及び列アドレス（Ｘ）を２サイクルずつ出力する。その際、バースト長が「２」であるので、列アドレスの値は、二つずつ演算される。
例えば、図示は省略するが、サイクル＜１２＞及び＜１３＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第２列を示す「Ｃｏｌ（０）２」が発生する。さらに、サイクル＜２０＞及び＜２１＞では、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」とともに、その第０バンクの第４列を示す「Ｃｏｌ（０）４」が発生する。
▲３▼インクリメント値（Ｚ）
また、発生した開始列アドレスは、クロックサイクルごとに演算される。そのために、演算する値（Ｚ）をバースト長分のサイクル期間ごとに繰り返し発生させている。
なお、インクリメント値（Ｚ）は、アドレス発生器１２内で発生させてもよいし、アドレス発生器１２外で発生させてもよい。
すなわち、第３図の（Ｂ）に示すように、開始列アドレスとして第０列が発生しているサイクル＜４＞及び＜５＞においては、最初のサイクル＜４＞のインクリメント値として「０」が発生し、次のサイクル＜５＞では、インクリメント値として「１」が発生する。以下同様にして、バースト長が「２」であるので、サイクルごとに交互に、インクリメント値として「０」と「１」とが発生する。
（２）メモリデバイスへの入力タイミング
▲１▼コマンド「ＡＣＴ」及び行アドレス（Ｘ）
メモリデバイス５には、試験パターン信号生成部１３によりコマンドとマルチプレクスされたアドレス及びバンクアドレスが入力される。すなわち、アドレス発生器で発生するアドレスのうち、コマンド入力時に発生しているアドレスだけが、試験パターン信号としてメモリデバイス５で有効となる。
コマンド発生器１１は、コマンド「ＲＥＡＤ」及び「ＷＲＩＴＥ」の非発生サイクルに、任意のサイクルで、コマンド「ＡＣＴ」を発生する。ここでは、バースト長が「２」であるので、奇数サイクル＜１＞、＜３＞、＜５＞、…に１サイクルおきにコマンド「ＡＣＴ」を発生させている。
そして、試験パターン信号生成部１３は、コマンド「ＡＣＴ」の発生時に、アドレス発生器１２で発生している行アドレス（Ｘ）及びバンクアドレス（Ｎ）をコマンド「ＡＣＴ」とともに、メモリデバイス５へ入力する。
したがって、１サイクルおきに、コマンド「ＡＣＴ」ともに、各バンクについて任意に指定するバンクアドレス及び行アドレスが入力される。
例えば、第３図の（Ａ）に示すように、サイクル＜１＞では、コマンド「ＡＣＴ」とともに、第０バンクを指定するバンクアドレス「ＲＢＫ（０）」と、その第０バンクの第０行を示す「Ｒｏｗ（０）０」とが入力される。また、サイクル＜３＞では、コマンド「ＡＣＴ」とともに、第１バンクを指定するバンクアドレス「ＲＢＫ（１）」と、その第１バンクの第０行を示す「Ｒｏｗ（１）０」とが入力される。さらに、サイクル＜５＞では、コマンド「ＡＣＴ」とともに、第２バンクを指定するバンクアドレス「ＲＢＫ（２）」と、その第２バンクの第０行を示す「Ｒｏｗ（２）０」とが入力される。
▲２▼コマンド「ＲＥＡＤ」と開始列アドレス（Ｙ）
また、コマンド発生器１１は、コマンド「ＡＣＴ」の非発生サイクルに、バースト長分のサイクル期間ごとに、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」を発生する。本実施例では、バースト長が「２」であるので、偶数のサイクル＜４＞、＜６＞、＜８＞、…に、１サイクルおきにコマンド「ＲＥＡＤ」を発生する。
なお、本実施形態では、コマンド「ＲＥＡＤ」を入力する例について説明するが、同様のタイミングで「ＷＲＩＴＥ」コマンドを入力してもよい。
そして、試験パターン信号生成部１３は、コマンド「ＲＥＡＤ」の発生時に、アドレス発生器１２で発生している開始列アドレス（Ｙ）及びバンクアドレス（Ｂ）をコマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力する。
なお、このコマンド「ＲＥＡＤ」は、アドレス発生器１２において、開始列アドレス（Ｙ）が発生する先頭サイクルに発生する。
したがって、１サイクルおきに、コマンド「ＲＥＡＤ」ともに、各バンクについて指定するバンクアドレス及び開始列アドレスが入力される。
例えば、第３図の（Ａ）に示すように、サイクル＜４＞では、コマンド「ＲＥＡＤ」とともに、第０バンクを指定するバンクアドレス「ＣＢＫ（０）」と、その第０バンクの第０列を示す「Ｃｏｌ（０）０」とが入力される。また、サイクル＜６＞では、コマンド「ＲＥＡＤ」とともに、第１バンクを指定するバンクアドレス「ＣＢＫ（１）」と、その第１バンクの第０列を示す「Ｃｏｌ（１）０」とが入力される。さらに、サイクル＜８＞では、コマンド「ＲＥＡＤ」とともに、第２バンクを指定するバンクアドレス「ＣＢＫ（２）」と、その第２バンクの第０列を示す「Ｃｏｌ（２）０」とが入力される。
このようなタイミング「ＡＣＴ」及びコマンド「ＲＥＡＤ」を交互に入力すれば、メモリバンクの一のバンクがバースト動作中に、他のバンクの行アドレスを当該メモリデバイスへ入力することができる。
（３）レジスタファイル部における行アドレスの格納タイミング等
レジスタファイル部４０は、書込指示信号「ＲＦＷＴ」発生時に、書込レジスタ選択部により選択されたレジスタに行アドレス（Ｘ）を書き込む。すなわち、レジスタファイル部４０は、試験パターン発生器からいずれかのバンクの行アドレス（Ｘ）が、コマンド「ＡＣＴ」ともにメモリデバイス５に入力される際に、そのバンクに対応するレジスタにその行アドレス（Ｘ）を格納する。
例えば、第３図の（Ｃ）に示すように、サイクル＜１＞では、第０バンクの第０行を示す行アドレス「Ｒｏｗ（０）０」が、第０レジスタ４００に格納される。また、サイクル＜３＞では、第１バンクの第０行を示す「Ｒｏｗ（１）０」が、第１レジスタ４０１に格納される。また、サイクル＜５＞では、第２バンクの第０行を示す「Ｒｏｗ（２）０」が、第２レジスタ４０２に格納される。また、サイクル＜７＞では、第３バンクの第０行を示す「Ｒｏｗ（３）０」が、第０アドレス４００に格納される。
そして、サイクル＜９＞では、第０バンクの第１行を示す行アドレス「Ｒｏｗ（０）１」が、第０レジスタ４００に格納される。すなわち、各レジスタは、次の行アドレスが格納されるまで、直前に格納された行アドレスを保持する。
（４）不良解析メモリへの入力タイミング
▲１▼行アドレス（Ｘ）
行アドレス選択部４４は、読出指示信号「ＲＦＲＤ」発生時に、読出レジスタ選択部４２により選択されたレジスタから行アドレスを読み出し、不良解析メモリ３へ入力する。読出指示信号「ＲＦＲＤ」は、いずれかのバンクの開始列アドレス（Ｙ）がメモリデバイス５に入力される際、及び、そのバンクがバースト動作中に、アドレスコントロール部４３により発生する。したがって、開始列アドレス（Ｙ）が発生している期間中、その開始列アドレスのバンクに対応するレジスタに保持されていた行アドレス（ＲＦＸ）が読み出される。
例えば、第３図の（Ｄ）に示すように、サイクル＜４＞及び＜５＞では、第０レジスタ４００に保持されていた行アドレス「Ｒｏｗ（０）０」が、不良解析メモリ３へ入力される。また、サイクル＜６＞及び＜７＞では、第１レジスタ４０１に保持されていた行アドレス「Ｒｏｗ（１）０」が、不良解析メモリ３へ入力される。また、サイクル＜８＞及び＜９＞では、第２レジスタ４０２に保持されていた行アドレス「Ｒｏｗ（２）０」が、不良解析メモリ３へ入力される。
▲２▼列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）
本実施形態では、アドレス発生器１２で発生した列アドレス（Ｙ＋Ｚ）及びバンクアドレス（Ｂ）は、そのまま不良解析メモリ３へ入力される。
そして、不良解析メモリ３へ入力されるバンクアドレス、行アドレスと列アドレスとの組合せによって、不良解析メモリ３内のアドレスが指定される。
（５）サイクルごとの動作
次に、第３図のタイミングチャートに示した動作について、サイクルごとにさらに説明する。
・サイクル＜１＞
サイクル＜１＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（０）０」及びバンクアドレス「ＲＢＫ（０）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（０）０」が、レジスタファイル４０の第０レジスタ４００へ書き込まれる。
・サイクル＜３＞
サイクル＜３＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（１）０」及びバンクアドレス「ＲＢＫ（１）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（１）０」が、第１レジスタ４０１へ書き込まれる。
・サイクル＜４＞
サイクル＜４＞では、アドレス発生器１２で発生している開始列アドレス「Ｃ０１（０）０」及びバンクアドレス「ＣＢＫ（０）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４００に保持されている行アドレス「Ｒｏｗ（０）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（０）０」も、不良解析メモリ３に入力される。これにより、第０バンクの行アドレス「Ｒｏｗ（０）０」、列アドレス「Ｃｏｌ（０）０」のメモリセルが指定される。
・サイクル＜５＞
サイクル＜５＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（２）０」及びバンクアドレス「ＲＢＫ（２）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
なお、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（０）０」に続く列アドレス「Ｃｏｌ（０）１」が、バースト機能により自動生成される。
また、サイクル＜５＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（２）０」が、第２レジスタ４０２へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４００に保持されている行アドレス「Ｒｏｗ（０）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（０）１」も、不良解析メモリ３に入力される。これにより、第０バンクの行アドレス「Ｒｏｗ（０）０」、列アドレス「Ｃｏｌ（０）１」のメモリセルが指定される。
・サイクル＜６＞
サイクル＜６＞では、アドレス発生器１２で発生している開始列アドレス「Ｃ０１（１）０」及びバンクアドレス「ＣＢＫ（１）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第０レジスタ４０１に保持されている行アドレス「Ｒｏｗ（１）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（１）０」も、不良解析メモリ３に入力される。これにより、第１バンクの行アドレス「Ｒｏｗ（１）０」、列アドレス「Ｃｏｌ（１）０」のメモリセルが指定される。
・サイクル＜７＞
サイクル＜７＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（３）０」及びバンクアドレス「ＲＢＫ（３）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
なお、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（１）０」に続く列アドレス「Ｃｏｌ（１）１」が、バースト機能により自動生成される。
さらに、サイクル＜７＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（３）０」が、第３レジスタ４０３へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第１レジスタ４０１に保持されている行アドレス「Ｒｏｗ（１）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（１）１」も、不良解析メモリ３に入力される。これにより、第１バンクの行アドレス「Ｒｏｗ（１）０」、列アドレス「Ｃｏｌ（１）１」のメモリセルが指定される。
・サイクル＜８＞
サイクル＜８＞では、アドレス発生器１２で発生している開始列アドレス「Ｃｏｌ（２）０」及びバンクアドレス「ＣＢＫ（２）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
また、読出指示信号「ＲＦＲＤ」により、第２レジスタ４０２に保持されている行アドレス「Ｒｏｗ（２）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（２）０」も、不良解析メモリ３に入力される。これにより、第２バンクの行アドレス「Ｒｏｗ（２）０」、列アドレス「Ｃｏｌ（２）０」のメモリセルが指定される。
・サイクル＜９＞
サイクル＜９＞では、アドレス発生器１２で発生している行アドレス「Ｒｏｗ（０）１」及びバンクアドレス「ＲＢＫ（０）」が、コマンド「ＡＣＴ」とともに、メモリデバイス５へ入力される。
また、メモリデバイス５内では、開始列アドレス「Ｃｏｌ（２）０」に続く列アドレス「Ｃｏｌ（２）１」が、バースト機能により自動生成される。
さらに、サイクル＜９＞では、書込指示信号「ＲＦＷＴ」により、行アドレス「Ｒｏｗ（０）１」が、第０レジスタ４００へ書き込まれる。
また、読出指示信号「ＲＦＲＤ」により、第２レジスタ４０１に保持されている行アドレス「Ｒｏｗ（２）０」が再び読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（２）１」も、不良解析メモリ３に入力される。これにより、第２バンクの行アドレス「Ｒｏｗ（２）０」、列アドレス「Ｃｏｌ（２）１」のメモリセルが指定される。
・サイクル＜１０＞
サイクル＜１０＞では、アドレス発生器１２で発生している開始列アドレス「Ｃｏｌ（３）０」及びバンクアドレス「ＣＢＫ（３）」が、コマンド「ＲＥＡＤ」とともに、メモリデバイス５へ入力される。
一方、読出指示信号「ＲＦＲＤ」により、第３レジスタ４０３に保持されている行アドレス「Ｒｏｗ（３）０」が読み出され、不良解析メモリ３に入力される。また、アドレス発生器１２で発生している列アドレス「Ｃｏｌ（３）０」も、不良解析メモリ３に入力される。これにより、第３バンクの行アドレス「Ｒｏｗ（３）０」、列アドレス「Ｃｏｌ（３）０」のメモリセルが指定される。
以下の各サイクルにおいても同様にして、不良解析用アドレスを不良解析メモリ３へ入力する。
以上のように、本実施形態では、レジスタに保持されていた行アドレス（ＲＦＸ）を不良解析メモリ３へ入力する。このため、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間中、任意のタイミングで、その行アドレスを不良解析メモリ３へ入力することができる。
その結果、バーストモードで、かつ、バンク間インターリーブ動作中のメモリデバイス内と同一のアドレス空間を、不良解析メモリ内に容易に設定することができる。
なお、上述した実施の形態においては、本発明を特定の条件で構成した例について説明したが、本発明は、種々の変更を行うことができる。例えば、上述した実施形態ではバースト長を「２」とした例について説明したが、本発明では、バースト長はこれに限定されない。例えば、バースト長を「４」や「８」としてもよい。
また、上述した実施形態では、１サイクルおきにコマンド「ＡＣＴ」を発生させたが、本発明では、コマンド「ＡＣＴ」の発生間隔はこれに限定されない。
また、上述した実施形態では、不良解析用アドレス発生器を試験パターン発生器の外部に設けた例について説明したが、不良解析用アドレス発生器の一部又は全部を試験パターン発生器に含めてもよい。
さらに、上述した実施形態では、メモリデバイスが列アドレスについてバーストモードで動作する場合について説明したが、これが行アドレスについてバーストモードで動作する場合であってもよい。この場合には、上記実施形態で示した列アドレス（開始列アドレス）が行アドレス（開始行アドレス）となり、行アドレスが列アドレスとなる。また、上述した行アドレス選択部４４は、列アドレス選択部となる。
産業上の利用可能性
以上のように、本発明の半導体メモリ試験装置は、レジスタに保持されたアドレス（行アドレス）を不良解析メモリへ入力することができ、その行アドレスの発生タイミングに制約されずに、その行アドレスの保持期間中の任意のタイミングで、その行アドレスを不良解析メモリへ入力することができるようになる。
従って、本発明は、バーストモードで動作し、かつ、バンク間インターリーブ動作中のメモリデバイスの試験結果を格納する不良解析メモリに用いるのに適している。
【図面の簡単な説明】
第１図は、本発明の半導体メモリ試験装置の好ましい実施形態の概要を説明するためのブロック図である。
第２図は、本発明の半導体メモリ試験装置及び不良解析用アドレス発生器の好ましい実施形態の構成を説明するためのブロック図である。
第３図は、本発明の半導体メモリ試験装置及び不良解析用アドレス発生器の好ましい実施形態の動作を説明するためのタイミングチャートである。
第４図は、従来の半導体試験装置の動作を説明するためのタイミングチャートである。
Claims (11)
- メモリ領域が複数のバンクにより構成され、かつ、列アドレス（又は行アドレス）についてバーストモードで動作する前記メモリデバイスを試験対象とし、
試験パターン信号及び期待値パターン信号を発生する試験パターン発生器と、
前記試験パターン信号が入力された試験対象のメモリデバイスの応答出力信号と前記期待値パターン信号とを比較し、不一致の場合を不良セルとして検出する論理比較器と、
前記不良セルの前記メモリデバイスにおけるアドレスと同一のアドレスに不良情報を記憶する不良解析メモリと
を備えた半導体メモリ試験装置であって、
バーストモード動作時の前記メモリデバイス内と同一のアドレス空間を前記不良解析メモリ内に設定するための不良解析用アドレスを発生する不良解析用アドレス発生器を備え、
前記不良解析用アドレス発生器は、
前記メモリデバイスの各バンクにそれぞれ対応するレジスタを有するレジスタファイル部を有することを特徴とする半導体メモリ試験装置。 - 前記レジスタファイル部は、
各レジスタに、対応するバンクの行アドレス（又は列アドレス）をそれぞれ保持し、
いずれかのバンクの開始列アドレス（又は開始行アドレス）が前記メモリデバイスに入力される際に、当該開始列アドレス（又は開始行アドレス）と同一バンクの行アドレス（又は列アドレス）を当該バンクに対応するレジスタから読出し、当該開始列アドレス（又は開始行アドレス）とともに前記不良解析メモリへ出力し、
さらに、当該バンクのバースト動作中、当該開始列アドレス（又は開始行アドレス）をクロックサイクルごとに演算して生成されたメモリデバイス内と同一の列アドレス（又は行アドレス）とともに当該行アドレス（又は列アドレス）を前記不良解析メモリへ出力する
請求の範囲第１項記載の半導体メモリ試験装置。 - 前記不良解析用アドレス発生器は、
前記試験パターン発生器からいずれかのバンクの行アドレス（又は列アドレス）が前記メモリデバイスに入力される際に、当該バンクに対応するレジスタに当該行アドレス（又は列アドレス）を格納する
請求の範囲第１項又は第２項記載の半導体メモリ試験装置。 - 前記不良解析用アドレス発生器は、
各レジスタに、次の行アドレス（又は列アドレス）が格納されるまで、直前に格納された行アドレス（又は列アドレス）を保持する
請求の範囲第１項〜第３項のいずれかに記載の半導体メモリ試験装置。 - 前記試験パターン発生器は、
メモリバンクの一のバンクがバースト動作中に、他のバンクの行アドレス（又は列アドレス）を当該メモリデバイスへ入力する
請求の範囲第１項〜第４項のいずれかに記載の半導体メモリ試験装置。 - 前記試験パターン発生器は、
コマンド「ＡＣＴ」を任意に発生し、かつ、前記コマンド「ＡＣＴ」の非発生サイクルに、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」を発生するコマンド発生器と、
いずれかのバンクを指定するバンクアドレス及び当該バンクにおける行アドレス（又は列アドレス）を、前記メモリデバイスのバースト長分のサイクル期間発生させ、バンクアドレス及び当該バンクにおける開始列アドレス（又は開始行アドレス）を、前記バースト長分のサイクル期間発生させ、かつ、当該バンクのバースト動作中、前記開始列アドレス（又は開始行アドレス）をクロックサイクルごとに演算して列アドレス（又は行アドレス）を生成するアドレス発生器と、
コマンド「ＡＣＴ」発生時に、当該コマンドと、前記アドレス発生器が発生している行アドレス（又は列アドレス）とを複合して前記メモリデバイスへ出力し、かつ、コマンド「ＲＥＡＤ」又は「ＷＲＩＴＥ」発生時に、当該コマンドと、前記アドレス発生器が発生している開始列アドレス（又は開始行アドレス）とを複合して前記メモリデバイスへ出力する試験パターン信号生成部と、を備える
請求の範囲第１項〜第５項のいずれかに記載の半導体メモリ試験装置。 - 前記不良解析用アドレス発生器は、
前記行アドレス（又は列アドレス）とともに出力された、前記バンクのいずれかを指定するバンクアドレスにしたがって、前記行アドレス（又は列アドレス）を書き込むレジスタを選択する書込レジスタ選択部と、
前記列アドレス（又は行アドレス）とともに出力されたバンクアドレスにしたがって、前記行アドレス（又は列アドレス）を読み出すレジスタを選択する読出レジスタ選択部と、を備える
請求の範囲第１項〜第６項のいずれかに記載の半導体メモリ試験装置。 - 前記不良解析用アドレス発生器は、
前記試験パターン発生器からいずれかのバンクの行アドレス（又は列アドレス）が前記メモリデバイスに入力される際に、書込指示信号を発生し、かつ、いずれかのバンクの開始列アドレス（又は開始行アドレス）が前記メモリデバイスに入力される際、及び、当該バンクがバースト動作中に、読出指示信号を発生するアドレスコントロール部と、
前記読出レジスタ選択部により選択されたレジスタから行アドレス（又は列アドレス）を読み出して前記不良解析メモリへ出力する行アドレス（又は列アドレス）選択部とを有し、
前記レジスタファイル部は、前記書込指示信号発生時に、前記書込レジスタ選択部により選択されたレジスタに行アドレス（又は列アドレス）を書き込む
請求の範囲第７項記載の半導体メモリ試験装置。 - 前記行アドレス（又は列アドレス）選択部は、
前記読出指示信号非発生時に、前記アドレス発生器で発生した行アドレス（又は列アドレス）を前記不良解析メモリへ出力する
請求の範囲第８項記載の半導体メモリ試験装置。 - 前記メモリデバイスがＳＤＲＡＭ（シンクロナスＤＲＡＭ）である
請求の範囲第１項〜第９項のいずれかに記載の半導体メモリ試験装置。 - メモリ領域が複数のバンクにより構成され、かつ、列アドレス（又は行アドレス）についてバーストモードで動作するメモリデバイスを試験対象とする半導体メモリ試験装置において、バーストモード動作時の前記メモリデバイス内と同一のアドレス空間を不良解析メモリ内に設定するための不良解析用アドレスを発生させる不良解析用アドレス発生方法であって、
前記メモリデバイスの各バンクにそれぞれ対応するレジスタを有するレジスタファイル部の各レジスタに、対応するバンクの行アドレス（又は列アドレス）をそれぞれ保持させるステップと、
いずれかのバンクの開始列アドレス（又は開始行アドレス）が前記メモリデバイスに入力される際に、当該開始列アドレス（又は開始行アドレス）と同一バンクの行アドレス（又は列アドレス）を当該バンクに対応するレジスタから読出し、当該開始列アドレス（又は開始行アドレス）とともに前記不良解析メモリへ出力するステップと、
さらに、当該バンクのバースト動作中、当該開始列アドレス（又は開始行アドレス）をクロックサイクルごとに演算して生成されたメモリデバイス内と同一の列アドレス（又は行アドレス）とともに当該行アドレス（又は列アドレス）を前記不良解析メモリへ出力するステップと、
を有することを特徴とする不良解析用アドレス発生方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
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