JPH11273397A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JPH11273397A JPH11273397A JP10067981A JP6798198A JPH11273397A JP H11273397 A JPH11273397 A JP H11273397A JP 10067981 A JP10067981 A JP 10067981A JP 6798198 A JP6798198 A JP 6798198A JP H11273397 A JPH11273397 A JP H11273397A
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- Japan
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- signal
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】パターン発生器に依らず、ＤＵＴ内に内蔵する
複雑なアドレス発生に対応するアドレス発生手段を備え
てメモリデバイスの不良解析を可能とする半導体試験装
置を提供する。 【解決手段】内部メモリをアクセスするアドレスの一部
をデバイス内部で自動発生するアドレス自動発生機能を
備えるメモリデバイスを試験する半導体試験装置におい
て、自動発生するアドレスによる読出しのときに、この
タイミングに同期して、ＤＵＴ内部で自動発生するアド
レス及びアドレス順番に対応するアドレスを発生して不
良解析メモリへ供給する手段を備える半導体試験装置。
複雑なアドレス発生に対応するアドレス発生手段を備え
てメモリデバイスの不良解析を可能とする半導体試験装
置を提供する。 【解決手段】内部メモリをアクセスするアドレスの一部
をデバイス内部で自動発生するアドレス自動発生機能を
備えるメモリデバイスを試験する半導体試験装置におい
て、自動発生するアドレスによる読出しのときに、この
タイミングに同期して、ＤＵＴ内部で自動発生するアド
レス及びアドレス順番に対応するアドレスを発生して不
良解析メモリへ供給する手段を備える半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、メモリデバイス
を試験する半導体試験装置に関する。特に、クロック同
期型のメモリデバイスがバースト的に読出し可能なメモ
リデバイスに対応した半導体試験装置に関する。
を試験する半導体試験装置に関する。特に、クロック同
期型のメモリデバイスがバースト的に読出し可能なメモ
リデバイスに対応した半導体試験装置に関する。
【０００２】
【従来の技術】メモリデバイス（ＤＵＴ）の中には、Ｓ
ＤＲＡＭ、ＳＧＲＡＭ、ＳＳＲＡＭのように高速クロッ
ク信号に同期して動作するシンクロナスメモリ素子があ
る。これらは周知のように、クロックに同期して所定複
数ワードを連続して書き込み・読み出しできるバースト
転送機能を内蔵している。
ＤＲＡＭ、ＳＧＲＡＭ、ＳＳＲＡＭのように高速クロッ
ク信号に同期して動作するシンクロナスメモリ素子があ
る。これらは周知のように、クロックに同期して所定複
数ワードを連続して書き込み・読み出しできるバースト
転送機能を内蔵している。
【０００３】図５はメモリデバイスを試験する従来構成
の概念図である。ＰＧ（パターン発生器）５０は、ＰＤ
Ｓ（Programable Data Selector）へ一般的なパターン
信号５１と、後述するバースト転送時にカラム開始アド
レスを与えるアドレス信号５２を供給し、不良解析メモ
リ（ＦＭ）７０へはＤＵＴがフェイル発生したアドレス
位置を格納する為のアドレス情報（ここでは便宜上、ア
ドレス情報を上位アドレス信号６１とラップアドレス信
号６２に分ける）を供給する。ラップアドレス信号６２
のみはＤＵＴへ供給するアドレス信号５２とは異なる複
雑なアドレス発生が要求される。また、ＦＭ７０内には
ＤＵＴと同一アドレス空間で、フェイルが発生したアド
レス位置を格納するＡＦＭ（Address Failure Memory）
７５を備えている。これは、ＰＧ５０からＤＵＴのメモ
リアドレスに対応するアドレス信号６１，６２を受け
て、ＤＵＴのフェイルアドレス情報を格納するものであ
る。試験後に、このフェイル内容を読み出すことで、ど
のアドレス位置でフェイルしたか等のフェイル解析が行
われる。
の概念図である。ＰＧ（パターン発生器）５０は、ＰＤ
Ｓ（Programable Data Selector）へ一般的なパターン
信号５１と、後述するバースト転送時にカラム開始アド
レスを与えるアドレス信号５２を供給し、不良解析メモ
リ（ＦＭ）７０へはＤＵＴがフェイル発生したアドレス
位置を格納する為のアドレス情報（ここでは便宜上、ア
ドレス情報を上位アドレス信号６１とラップアドレス信
号６２に分ける）を供給する。ラップアドレス信号６２
のみはＤＵＴへ供給するアドレス信号５２とは異なる複
雑なアドレス発生が要求される。また、ＦＭ７０内には
ＤＵＴと同一アドレス空間で、フェイルが発生したアド
レス位置を格納するＡＦＭ（Address Failure Memory）
７５を備えている。これは、ＰＧ５０からＤＵＴのメモ
リアドレスに対応するアドレス信号６１，６２を受け
て、ＤＵＴのフェイルアドレス情報を格納するものであ
る。試験後に、このフェイル内容を読み出すことで、ど
のアドレス位置でフェイルしたか等のフェイル解析が行
われる。
【０００４】ここで周知ではあるが、ＤＵＴであるシン
クロナスＤＲＡＭについて簡単に説明する。ＤＵＴ内に
はバースト転送機能を設定するモードレジスタがある。
モードレジスタにおいて本発明に係るＤＵＴ内部でアド
レスを自動発生制御用のレジスタとしては、バースト長
（１，２，４，８）と、アドレッシングモード（シーケ
ンシャル、インターリーブ）がある。バースト長はバー
スト的に連続転送する回数の設定であり、アドレッシン
グモードはモトローラ系、インテル系ＣＰＵに対応させ
る動作モードの設定であり、開始アドレスから限定され
たアドレス線に対する連続した加算アドレスのアクセ
ス、若しくは交互なアドレスアクセスとするかを設定す
る。
クロナスＤＲＡＭについて簡単に説明する。ＤＵＴ内に
はバースト転送機能を設定するモードレジスタがある。
モードレジスタにおいて本発明に係るＤＵＴ内部でアド
レスを自動発生制御用のレジスタとしては、バースト長
（１，２，４，８）と、アドレッシングモード（シーケ
ンシャル、インターリーブ）がある。バースト長はバー
スト的に連続転送する回数の設定であり、アドレッシン
グモードはモトローラ系、インテル系ＣＰＵに対応させ
る動作モードの設定であり、開始アドレスから限定され
たアドレス線に対する連続した加算アドレスのアクセ
ス、若しくは交互なアドレスアクセスとするかを設定す
る。
【０００５】図４にこの動作順番の様子を示す。ここで
はカラムアドレスを４ビット、ローアドレスを４ビット
と仮定した場合のメモリ素子の論理配置図である。これ
はバースト長＝８の設定条件とした場合である。図４Ａ
はシーケンシャル動作設定時におけるカラムアドレス値
＝０を読出し開始アドレスとした場合に、メモリ内部で
自動発生するカラムアドレス順番であり、図４Ｂはカラ
ムアドレス値＝２を読出し開始アドレスとした場合に、
メモリ内部で自動発生するカラムアドレス順番であり、
図４Ｃはインターリーブ動作設定時におけるカラムアド
レス値＝２を読出し開始アドレスとした場合のメモリ内
部で自動発生するカラムアドレス順番である。このよう
に、読出し開始アドレスやアドレッシングモードが異な
る毎にＤＵＴ内部で自動発生するカラムアドレス順番が
異なる。尚、上記のＤＵＴ内部で自動発生するカラムア
ドレスをラップアドレス（Wrap Address）という。
はカラムアドレスを４ビット、ローアドレスを４ビット
と仮定した場合のメモリ素子の論理配置図である。これ
はバースト長＝８の設定条件とした場合である。図４Ａ
はシーケンシャル動作設定時におけるカラムアドレス値
＝０を読出し開始アドレスとした場合に、メモリ内部で
自動発生するカラムアドレス順番であり、図４Ｂはカラ
ムアドレス値＝２を読出し開始アドレスとした場合に、
メモリ内部で自動発生するカラムアドレス順番であり、
図４Ｃはインターリーブ動作設定時におけるカラムアド
レス値＝２を読出し開始アドレスとした場合のメモリ内
部で自動発生するカラムアドレス順番である。このよう
に、読出し開始アドレスやアドレッシングモードが異な
る毎にＤＵＴ内部で自動発生するカラムアドレス順番が
異なる。尚、上記のＤＵＴ内部で自動発生するカラムア
ドレスをラップアドレス（Wrap Address）という。
【０００６】上述したラップアドレスの発生順番に対応
させて、図５に示すパターン発生器（ＰＧ）５０側から
ＦＭ７０へ出力するラップアドレス信号６２を試験クロ
ックに連続して発生出力する必要がある。この為に、予
め上述ラップアドレスの発生となる試験パターンを、バ
ースト長とアドレッシングモードの条件を基に予め作成
しておく必要がある。即ち、ＤＵＴへ供給するアドレス
発生とは別にラップアドレスの動作に対応したアドレス
発生の複雑なパターンプログラムが必要である。
させて、図５に示すパターン発生器（ＰＧ）５０側から
ＦＭ７０へ出力するラップアドレス信号６２を試験クロ
ックに連続して発生出力する必要がある。この為に、予
め上述ラップアドレスの発生となる試験パターンを、バ
ースト長とアドレッシングモードの条件を基に予め作成
しておく必要がある。即ち、ＤＵＴへ供給するアドレス
発生とは別にラップアドレスの動作に対応したアドレス
発生の複雑なパターンプログラムが必要である。
【０００７】
【発明が解決しようとする課題】上述説明したように従
来装置においては、ＤＵＴへ供給するアドレス信号５２
と共に、これとは異なる複雑なラップアドレス信号６２
を連続して高速に発生するパターンプログラムが必須で
ある。また、バースト長としてカラムページ長としたデ
バイスも存在する。更に、今後このようなＤＵＴ内に上
述したような複雑なアドレス発生機能を内蔵するメモリ
デバイスが出現してくる。これらＤＵＴに対して、その
都度ＤＵＴ内の内蔵アドレス発生と等価のパターンプロ
グラムを作成することは容易ではなく、またＡＬＰＧ形
態の論理演算によるパターン発生器ではパターン発生困
難となる可能性もあり、この点において実用上の難点が
ある。そこで、本発明が解決しようとする課題は、パタ
ーン発生器に依らず、ＤＵＴ内に内蔵する複雑なラップ
アドレス発生に対応するアドレス発生手段を備えてメモ
リデバイスの不良解析を可能とする半導体試験装置を提
供することである。
来装置においては、ＤＵＴへ供給するアドレス信号５２
と共に、これとは異なる複雑なラップアドレス信号６２
を連続して高速に発生するパターンプログラムが必須で
ある。また、バースト長としてカラムページ長としたデ
バイスも存在する。更に、今後このようなＤＵＴ内に上
述したような複雑なアドレス発生機能を内蔵するメモリ
デバイスが出現してくる。これらＤＵＴに対して、その
都度ＤＵＴ内の内蔵アドレス発生と等価のパターンプロ
グラムを作成することは容易ではなく、またＡＬＰＧ形
態の論理演算によるパターン発生器ではパターン発生困
難となる可能性もあり、この点において実用上の難点が
ある。そこで、本発明が解決しようとする課題は、パタ
ーン発生器に依らず、ＤＵＴ内に内蔵する複雑なラップ
アドレス発生に対応するアドレス発生手段を備えてメモ
リデバイスの不良解析を可能とする半導体試験装置を提
供することである。
【０００８】
【課題を解決するための手段】第１に、上記課題を解決
するための発明構成は、内部メモリをアクセスするアド
レスの一部をデバイス内部で自動発生するアドレス自動
発生機能を備えるメモリデバイスを試験する半導体試験
装置において、自動発生するアドレスによる読出しのと
きに、このタイミングに同期して、ＤＵＴ内部で自動発
生するアドレス及びアドレス順番に対応するアドレスを
発生して不良解析メモリ（ＦＭ）７０へ供給する手段を
備えることを特徴とする半導体試験装置である。上記発
明によれば、パターン発生器に依らず、ＤＵＴ内に内蔵
する複雑なアドレス発生に対応するアドレス発生手段を
備えて、不良解析メモリのＡＦＭへ供給することでメモ
リデバイスの不良解析を可能とする半導体試験装置が実
現できる。
するための発明構成は、内部メモリをアクセスするアド
レスの一部をデバイス内部で自動発生するアドレス自動
発生機能を備えるメモリデバイスを試験する半導体試験
装置において、自動発生するアドレスによる読出しのと
きに、このタイミングに同期して、ＤＵＴ内部で自動発
生するアドレス及びアドレス順番に対応するアドレスを
発生して不良解析メモリ（ＦＭ）７０へ供給する手段を
備えることを特徴とする半導体試験装置である。上記発
明によれば、パターン発生器に依らず、ＤＵＴ内に内蔵
する複雑なアドレス発生に対応するアドレス発生手段を
備えて、不良解析メモリのＡＦＭへ供給することでメモ
リデバイスの不良解析を可能とする半導体試験装置が実
現できる。
【０００９】第１図は、本発明に係る解決手段を示して
いる。第２に、上記課題を解決するために、本発明の構
成では、内部メモリをアクセスするアドレスの一部をデ
バイス内部で自動発生するアドレス自動発生機能を備え
るメモリデバイスを試験する半導体試験装置において、
パターン発生器５０から出力されるパターン信号５１，
アドレス信号５２を受けて、アドレス自動発生によって
ＤＵＴ内のメモリアドレスを読み出しするコマンド、即
ちバースト読出しコマンドを検出し、この検出によるト
リガ信号１１と自動発生開始アドレスデータ１２をアド
レス発生手段３０へ供給し、アドレス情報選択手段４０
へバースト長選択信号１３を供給するトリガ生成手段１
０を具備し、パターン発生器５０から出力されるパター
ン信号５１，アドレス信号５２を受けて、アドレス自動
発生の動作モードを設定するコマンド、即ちバーストモ
ード設定コマンドを検出し、そのバーストモード設定デ
ータをラッチ保持し、あるいはバーストモード設定デー
タをテスタバス２００から受けてラッチ保持して、アド
レス発生手段３０へ動作モード設定信号２１として供給
し、アドレス情報選択手段４０へバースト長信号２３と
して供給する動作モードレジスタ部２０を具備し、トリ
ガ生成手段１０からのトリガ信号１１と自動発生開始ア
ドレスデータ１２を受けて、自動発生開始アドレスデー
タ１２を初期値としてアドレス発生を開始し、動作モー
ドレジスタ部２０から出力される動作モード設定信号２
１（例えばアドレッシングモード）を受けて、ＤＵＴ内
部でラップアドレス自動発生するバーストアドレスと同
一のバーストアドレスデータ３１を順次発生してアドレ
ス情報選択手段４０へ供給するアドレス発生手段３０を
具備し、動作モードレジスタ部２０から出力されるバー
スト長信号２３を受けて、不良解析メモリ（ＦＭ）７０
へ供給する選択アドレス信号４１のビット中で、バース
ト長信号２３に対応する指定ビットが選択可能に制御さ
れ、アドレス発生手段３０から発生するアドレスデータ
３１を一方の選択入力端に受け、パターン発生器５０か
ら出力されるアドレス信号５２を他方の選択入力端に受
けて、バースト長選択信号１３を受けたときに、バース
ト長信号２３による指定ビットのアドレス信号を選択し
て出力し、残りの上位ビットはパターン発生器５０から
出力されるアドレス信号５２を出力し、これらを選択ア
ドレス信号４１として不良解析メモリ（ＦＭ）７０へ供
給するアドレス情報選択手段４０を具備することを特徴
とする半導体試験装置がある。
いる。第２に、上記課題を解決するために、本発明の構
成では、内部メモリをアクセスするアドレスの一部をデ
バイス内部で自動発生するアドレス自動発生機能を備え
るメモリデバイスを試験する半導体試験装置において、
パターン発生器５０から出力されるパターン信号５１，
アドレス信号５２を受けて、アドレス自動発生によって
ＤＵＴ内のメモリアドレスを読み出しするコマンド、即
ちバースト読出しコマンドを検出し、この検出によるト
リガ信号１１と自動発生開始アドレスデータ１２をアド
レス発生手段３０へ供給し、アドレス情報選択手段４０
へバースト長選択信号１３を供給するトリガ生成手段１
０を具備し、パターン発生器５０から出力されるパター
ン信号５１，アドレス信号５２を受けて、アドレス自動
発生の動作モードを設定するコマンド、即ちバーストモ
ード設定コマンドを検出し、そのバーストモード設定デ
ータをラッチ保持し、あるいはバーストモード設定デー
タをテスタバス２００から受けてラッチ保持して、アド
レス発生手段３０へ動作モード設定信号２１として供給
し、アドレス情報選択手段４０へバースト長信号２３と
して供給する動作モードレジスタ部２０を具備し、トリ
ガ生成手段１０からのトリガ信号１１と自動発生開始ア
ドレスデータ１２を受けて、自動発生開始アドレスデー
タ１２を初期値としてアドレス発生を開始し、動作モー
ドレジスタ部２０から出力される動作モード設定信号２
１（例えばアドレッシングモード）を受けて、ＤＵＴ内
部でラップアドレス自動発生するバーストアドレスと同
一のバーストアドレスデータ３１を順次発生してアドレ
ス情報選択手段４０へ供給するアドレス発生手段３０を
具備し、動作モードレジスタ部２０から出力されるバー
スト長信号２３を受けて、不良解析メモリ（ＦＭ）７０
へ供給する選択アドレス信号４１のビット中で、バース
ト長信号２３に対応する指定ビットが選択可能に制御さ
れ、アドレス発生手段３０から発生するアドレスデータ
３１を一方の選択入力端に受け、パターン発生器５０か
ら出力されるアドレス信号５２を他方の選択入力端に受
けて、バースト長選択信号１３を受けたときに、バース
ト長信号２３による指定ビットのアドレス信号を選択し
て出力し、残りの上位ビットはパターン発生器５０から
出力されるアドレス信号５２を出力し、これらを選択ア
ドレス信号４１として不良解析メモリ（ＦＭ）７０へ供
給するアドレス情報選択手段４０を具備することを特徴
とする半導体試験装置がある。
【００１０】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００１１】本発明は、ＤＵＴ内部でラップアドレス自
動発生機能を備えるメモリデバイスを試験する半導体試
験装置において、自動発生するアドレスによる読出しの
ときに、このタイミングに同期して、ＤＵＴ内部で自動
発生するラップアドレス及びそのアドレス発生順番に一
致するアドレスを発生して不良解析メモリ（ＦＭ）７０
へ供給する構成手段で実現している。
動発生機能を備えるメモリデバイスを試験する半導体試
験装置において、自動発生するアドレスによる読出しの
ときに、このタイミングに同期して、ＤＵＴ内部で自動
発生するラップアドレス及びそのアドレス発生順番に一
致するアドレスを発生して不良解析メモリ（ＦＭ）７０
へ供給する構成手段で実現している。
【００１２】本発明について図１の一実施例を示すブロ
ック図と、図２のバーストアドレス発生のタイミングチ
ャート例を参照して以下に説明する。尚、従来構成に対
応する要素は同一符号を付す。本発明の要部構成は、図
１に示すように、ＰＧ５０と、トリガ生成手段１０と、
動作モードレジスタ部２０と、アドレス発生手段３０
と、アドレス情報選択手段４０と、ＦＭ７０と、その他
で成る。この構成で、ＰＧ５０とＦＭ７０は、従来構成
と同様である。
ック図と、図２のバーストアドレス発生のタイミングチ
ャート例を参照して以下に説明する。尚、従来構成に対
応する要素は同一符号を付す。本発明の要部構成は、図
１に示すように、ＰＧ５０と、トリガ生成手段１０と、
動作モードレジスタ部２０と、アドレス発生手段３０
と、アドレス情報選択手段４０と、ＦＭ７０と、その他
で成る。この構成で、ＰＧ５０とＦＭ７０は、従来構成
と同様である。
【００１３】トリガ生成手段１０は、バースト読出しコ
マンドパターンを検出するものである。即ち、パターン
発生器５０から出力されるパターン信号５１，アドレス
信号５２を受けて、ＤＵＴがラップアドレス自動発生に
よってＤＵＴ内のメモリアドレスを読み出しするコマン
ド（即ちバースト読出しコマンド）を検出し、これを検
出した時に、アドレス発生手段３０へバーストアドレス
の発生を起動させるトリガ信号１１及び、アドレス情報
選択手段４０へバースト長選択信号１３を供給する。ま
た同時に、上記検出時にラッチしたラップアドレスの開
始アドレス情報であるアドレスデータ１２（図２Ｄ）を
アドレス発生手段３０へ供給する。
マンドパターンを検出するものである。即ち、パターン
発生器５０から出力されるパターン信号５１，アドレス
信号５２を受けて、ＤＵＴがラップアドレス自動発生に
よってＤＵＴ内のメモリアドレスを読み出しするコマン
ド（即ちバースト読出しコマンド）を検出し、これを検
出した時に、アドレス発生手段３０へバーストアドレス
の発生を起動させるトリガ信号１１及び、アドレス情報
選択手段４０へバースト長選択信号１３を供給する。ま
た同時に、上記検出時にラッチしたラップアドレスの開
始アドレス情報であるアドレスデータ１２（図２Ｄ）を
アドレス発生手段３０へ供給する。
【００１４】動作モードレジスタ部２０は、ＤＵＴへ供
給された最新のバーストモード設定データを検出しラッ
チ保持するものである。即ち、パターン発生器５０から
出力されるパターン信号５１，アドレス信号５２を受け
て、アドレス自動発生の動作モードを設定するコマンド
（バーストモード設定コマンド）を検出し、その内容で
あるバーストモード設定データ（例えばアドレッシング
モード、バースト長、クロック呼出し期間）をラッチ保
持する。そして、アドレス発生手段３０へはアドレッシ
ングモードと、バースト長と、クロック呼出し期間のデ
ータとする動作モード設定信号２１を供給する。またア
ドレス情報選択手段４０へはバースト長データとするバ
ースト長信号２３を供給する。
給された最新のバーストモード設定データを検出しラッ
チ保持するものである。即ち、パターン発生器５０から
出力されるパターン信号５１，アドレス信号５２を受け
て、アドレス自動発生の動作モードを設定するコマンド
（バーストモード設定コマンド）を検出し、その内容で
あるバーストモード設定データ（例えばアドレッシング
モード、バースト長、クロック呼出し期間）をラッチ保
持する。そして、アドレス発生手段３０へはアドレッシ
ングモードと、バースト長と、クロック呼出し期間のデ
ータとする動作モード設定信号２１を供給する。またア
ドレス情報選択手段４０へはバースト長データとするバ
ースト長信号２３を供給する。
【００１５】アドレス発生手段３０は、ＤＵＴ内部で自
動発生するラップアドレス（バーストアドレス及びアド
レス順番）に対応するアドレスを所定のクロックタイミ
ングで発生するものである。即ち、上記トリガ生成手段
１０からのトリガ信号１１と自動発生開始アドレスデー
タ１２を受けて、自動発生開始アドレスデータ１２（図
２Ｄ）を初期値とし、クロック呼出し期間（図２Ａ）の
クロック期間経過直後から、アドレッシングモード（図
２Ｅ、Ｆ）に対応するアドレス順番で、バースト長（図
２Ｇ）に対応した連続するバーストアドレスデータ３１
を発生し、アドレス情報選択手段４０へ供給する。
動発生するラップアドレス（バーストアドレス及びアド
レス順番）に対応するアドレスを所定のクロックタイミ
ングで発生するものである。即ち、上記トリガ生成手段
１０からのトリガ信号１１と自動発生開始アドレスデー
タ１２を受けて、自動発生開始アドレスデータ１２（図
２Ｄ）を初期値とし、クロック呼出し期間（図２Ａ）の
クロック期間経過直後から、アドレッシングモード（図
２Ｅ、Ｆ）に対応するアドレス順番で、バースト長（図
２Ｇ）に対応した連続するバーストアドレスデータ３１
を発生し、アドレス情報選択手段４０へ供給する。
【００１６】アドレス情報選択手段４０は、上記アドレ
ス発生手段３０からバーストアドレスデータ３１を受け
て、ＤＵＴ内部で自動発生するバーストアドレス長（例
えば２，４，８ビット長）に対応する下位アドレスビッ
トを割込み出力してＦＭ７０へ供給する。即ち、バース
ト長選択信号１３を受けている期間において、動作モー
ドレジスタ部２０から出力されるバースト長信号２３の
情報を受けて、バースト長信号２３に対応する下位の指
定アドレスビット（１，２，３ビット）のみが、ＦＭ７
０へ供給する選択アドレス信号４１の下位アドレスビッ
トとして割込み出力される。他の残りの上位アドレスビ
ットはパターン発生器５０から出力されるアドレス信号
５２がそのまま出力される。
ス発生手段３０からバーストアドレスデータ３１を受け
て、ＤＵＴ内部で自動発生するバーストアドレス長（例
えば２，４，８ビット長）に対応する下位アドレスビッ
トを割込み出力してＦＭ７０へ供給する。即ち、バース
ト長選択信号１３を受けている期間において、動作モー
ドレジスタ部２０から出力されるバースト長信号２３の
情報を受けて、バースト長信号２３に対応する下位の指
定アドレスビット（１，２，３ビット）のみが、ＦＭ７
０へ供給する選択アドレス信号４１の下位アドレスビッ
トとして割込み出力される。他の残りの上位アドレスビ
ットはパターン発生器５０から出力されるアドレス信号
５２がそのまま出力される。
【００１７】尚、本発明の構成は、上述実施の形態に限
るものではない。例えば図３に示すように、トリガ生成
手段１０と動作モードレジスタ部２０の入力端へ供給す
るパターン信号５１，アドレス信号５２を、テスタチャ
ンネルを任意に変更できるＰＤＳの出力端から供給する
接続構成としても良い。
るものではない。例えば図３に示すように、トリガ生成
手段１０と動作モードレジスタ部２０の入力端へ供給す
るパターン信号５１，アドレス信号５２を、テスタチャ
ンネルを任意に変更できるＰＤＳの出力端から供給する
接続構成としても良い。
【００１８】また、上述動作モードレジスタ部２０で
は、パターン発生器５０から出力されるパターン信号５
１，アドレス信号５２を受けて、ラップアドレス自動発
生の動作モードを設定するコマンド（バーストモード設
定コマンド）から、その内容データであるバーストモー
ド設定データをラッチ保持する構成であったが、ＰＧ５
０のパターンプログラムは随時テスタバス２００を介し
て制御データを転送できるので、所望により、図６に示
す装置構成のように、上記バーストモード設定データを
テスタバス２００から受けるようにパターンプログラム
を記述して実施する構成としても良い。
は、パターン発生器５０から出力されるパターン信号５
１，アドレス信号５２を受けて、ラップアドレス自動発
生の動作モードを設定するコマンド（バーストモード設
定コマンド）から、その内容データであるバーストモー
ド設定データをラッチ保持する構成であったが、ＰＧ５
０のパターンプログラムは随時テスタバス２００を介し
て制御データを転送できるので、所望により、図６に示
す装置構成のように、上記バーストモード設定データを
テスタバス２００から受けるようにパターンプログラム
を記述して実施する構成としても良い。
【００１９】また。上述のトリガ生成手段１０と動作モ
ードレジスタ部２０とアドレス発生手段３０とアドレス
情報選択手段４０とによる構成において、所望により、
随時テスタバス等から内部論理回路をプログラム可能な
ＦＰＧＡで実現して、内部の回路機能を随時変更可能に
しても良い。
ードレジスタ部２０とアドレス発生手段３０とアドレス
情報選択手段４０とによる構成において、所望により、
随時テスタバス等から内部論理回路をプログラム可能な
ＦＰＧＡで実現して、内部の回路機能を随時変更可能に
しても良い。
【００２０】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＵＴ内に内蔵する複雑なラップアドレス自動
発生に対応するアドレス発生手段を外部に備える構成と
したことにより、パターンプログラムによる複雑な連続
するラップアドレスパターンの高速発生を行うパターン
プログラムの記述が不要となる結果、アドレス発生形態
がデバイス個々に異っても共通のパターンプログラムが
適用できる利点が得られ、かつメモリデバイスの不良解
析をするパターンプログラム作成工数を大幅に低減でき
る利便性が得られる。また、今後出現する新規なアドレ
ス発生機能を備えるデバイスに対してもパターン発生が
困難となる可能性が解消され得る。
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＵＴ内に内蔵する複雑なラップアドレス自動
発生に対応するアドレス発生手段を外部に備える構成と
したことにより、パターンプログラムによる複雑な連続
するラップアドレスパターンの高速発生を行うパターン
プログラムの記述が不要となる結果、アドレス発生形態
がデバイス個々に異っても共通のパターンプログラムが
適用できる利点が得られ、かつメモリデバイスの不良解
析をするパターンプログラム作成工数を大幅に低減でき
る利便性が得られる。また、今後出現する新規なアドレ
ス発生機能を備えるデバイスに対してもパターン発生が
困難となる可能性が解消され得る。
【図１】本発明の、一実施例を示すメモリアドレスの不
良解析に係るブロック図である。
良解析に係るブロック図である。
【図２】本発明の、バースト読出しの動作を説明するタ
イミングチャートである。
イミングチャートである。
【図３】本発明の、一実施例を示す他のメモリアドレス
の不良解析に係るブロック図である。
の不良解析に係るブロック図である。
【図４】ＤＵＴ内部で自動発生するバーストアドレスの
説明図である。
説明図である。
【図５】従来の、メモリアドレスの不良解析に係るブロ
ック図である。
ック図である。
【図６】本発明の、一実施例を示す他のメモリアドレス
の不良解析に係るブロック図である。
の不良解析に係るブロック図である。
【符号の説明】 １０ トリガ生成手段 ２０ 動作モードレジスタ部 ３０ アドレス発生手段 ４０ アドレス情報選択手段 ５０ パターン発生器（ＰＧ） ７０ ＦＭ（不良解析メモリ） ７５ ＡＦＭ ２００ テスタバス
Claims (2)
- 【請求項１】 内部メモリをアクセスするアドレスの一
部をデバイス内部で連続して自動発生するアドレス（ラ
ップアドレス）自動発生機能を備えるメモリデバイス
（ＤＵＴ）を試験する半導体試験装置において、該アド
レス自動発生によるＤＵＴからの読出しのときに、この
読出しタイミングに同期して、該ラップアドレス及びラ
ップアドレス発生順番に一致するアドレスを発生して不
良解析メモリ（ＦＭ）へ供給する手段を備えることを特
徴とする半導体試験装置。 - 【請求項２】 内部メモリをアクセスするアドレスの一
部をデバイス内部で連続して自動発生するアドレス（ラ
ップアドレス）自動発生機能を備えるメモリデバイス
（ＤＵＴ）を試験する半導体試験装置において、 パターン発生器から出力されるパターン信号を受けて、
ＤＵＴ内のメモリ内容を該ラップアドレスにより読み出
しするコマンド、即ちバースト読出しコマンドを検出
し、該検出によるトリガ信号と読出しコマンドのアドレ
スデータを自動発生開始アドレスデータとしてアドレス
発生手段へ供給し、同時にアドレス情報選択手段へバー
スト長選択信号を供給するトリガ生成手段と、 パターン発生器から出力されるパターン信号を受けて、
ラップアドレス発生モードを設定するコマンド、即ちバ
ーストモード設定コマンドを検出し、そのバーストモー
ド設定データをラッチ保持し、あるいは該バーストモー
ド設定データをテスタバスから受けてラッチ保持して、
アドレス発生手段へ動作モード設定信号として供給し、
アドレス情報選択手段へバースト長信号として供給する
動作モードレジスタ部と、 該トリガ生成手段からのトリガ信号と自動発生開始アド
レスデータを受けて、該自動発生開始アドレスデータを
初期値としてアドレス発生を開始し、該動作モードレジ
スタ部から出力される動作モード設定信号を受けて、バ
ーストアドレスデータを順次発生してアドレス情報選択
手段へ供給するアドレス発生手段と、 該動作モードレジスタ部から出力されるバースト長信号
を受けて、不良解析メモリ（ＦＭ）へ供給する選択アド
レス信号のビット中で、該バースト長信号に対応する該
アドレス発生手段から発生する指定ビットを割込み出力
し、残りのアドレスビットはパターン発生器から出力し
て不良解析メモリ（ＦＭ）への選択アドレス信号として
供給するアドレス情報選択手段と、 を具備していることを特徴とする半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067981A JPH11273397A (ja) | 1998-03-18 | 1998-03-18 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10067981A JPH11273397A (ja) | 1998-03-18 | 1998-03-18 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11273397A true JPH11273397A (ja) | 1999-10-08 |
Family
ID=13360683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10067981A Withdrawn JPH11273397A (ja) | 1998-03-18 | 1998-03-18 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11273397A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002534728A (ja) * | 1999-01-08 | 2002-10-15 | テラダイン・インコーポレーテッド | パケットベース・メモリテスタ用パターン発生器 |
| WO2002093583A1 (fr) * | 2001-05-16 | 2002-11-21 | Advantest Corporation | Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts |
| WO2004114317A1 (ja) * | 2003-06-19 | 2004-12-29 | Advantest Corporation | 試験装置、及びプログラム |
-
1998
- 1998-03-18 JP JP10067981A patent/JPH11273397A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002534728A (ja) * | 1999-01-08 | 2002-10-15 | テラダイン・インコーポレーテッド | パケットベース・メモリテスタ用パターン発生器 |
| JP2012028003A (ja) * | 1999-01-08 | 2012-02-09 | Teradyne Inc | パケットベース・メモリテスタ用パターン発生器 |
| WO2002093583A1 (fr) * | 2001-05-16 | 2002-11-21 | Advantest Corporation | Appareil de test de memoire a semi-conducteurs et procede de generation d'adresses pour l'analyse de defauts |
| US7240256B2 (en) | 2001-05-16 | 2007-07-03 | Advantest Corp. | Semiconductor memory test apparatus and method for address generation for defect analysis |
| WO2004114317A1 (ja) * | 2003-06-19 | 2004-12-29 | Advantest Corporation | 試験装置、及びプログラム |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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