KR100308621B1 - 반도체 메모리 장치를 위한 프로그램 가능한 내장 자기 테스트 시스템 - Google Patents
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Abstract
개시되는 본 발명의 BIST 시스템(Built-In Self Test system)은 파라미터 레지스터 파일(parameter register file), BIST 머신(BIST machine), MISR(Multi Input Signature Register)을 포함하여 구성되어 내장 메모리를 갖는 반도체 장치에 탑재된다. 파라미터 레지스터 파일에는 프로그램 가능하여 외부로부터 테스트를 위한 각종 파라미터 정보가 입력되어 저장된다. BIST 머신은 파라미터 레지스터 파일에 저장된 파라미터 정보들에 따라 내장 반도체 메모리를 테스트한다.
Description
본 발명은 반도체 장치를 위한 테스트 시스템에 관한 것으로, 구체적으로는 반도체 장치에 내장되어 반도체 장치를 테스트하는 BIST 시스템(built in self test system)에 관한 것이다.
반도체 장치에 내장되는 일반적인 BIST 시스템은 크게 반도체 장치의 테스트에 필요한 테스트 벡터(test vector)를 생성하기 위한 회로들과 테스트에 따른 출력 응답(output response)과 기대된 출력(expected output) 값과의 비교를 위한 회로들로서 구성된다. 반도체 장치에 BIST 시스템이 내장됨으로써 얻게되는 중요한 효과 중의 하나는 에러 유무의 결과를 외부로 출력하기 위한 최소의 핀만을 갖게되므로 반도체 장치 핀 수가 감소되는 것이다. 더불어 반도체 장치에 내장되므로 빠른 시간 내에 테스트를 수행할 수 있는 장점도 있다. 또한 반도체 칩이 고객에게 전달된 이후에도 고객이 필요에 따라 반도체 장치의 테스트를 실행할 수 있다는 장점도 있다.
이러한 BIST 시스템은 디지털 로직(digital logic), 아날로그 코어(analog core), 메모리(memory)등의 여러 종류의 다양한 반도체 장치에 널리 탑재되고 있으며, 그들 중 특히 많이 적용이 되는 분야는 반도체 메모리 분야이다.
메모리 테스트 알고리듬(memory test algorithm)의 일 예로서 많이 사용되고 있는 마치 테스트 알고리듬(March Test algorithm)이 있다. 널리 알려진 바와 같이, 마치 테스트 알고리듬은 표적화(targeting)하는 오류 모델(fault model)에 다양한 복잡성(complexity)을 갖는데, 메모리의 전체 영역을 스캐닝하면서 기입 (read)과 독출(write)로 구성된 동작을 반복하는 테스트 원소들 즉, 마치 원소 (March element)들로 구성된다. 현재 마치 원소를 구성하는 방법, 마치 원소의 개수 및 어드레스 스캐닝 방향(up/down)에 따라 다양한 알고리듬이 개발되어져 있다.
메모리 장치의 테스트 방법은 크게 결정된 패턴(deterministic pattern)에 의한 테스트 방법과 랜덤 패턴(random pattern)에 의한 테스트 방법으로 구분된다. 이중에서 마치 테스트를 구현한 그리고 결정된 패턴에 의한 테스트 방법이 테스트 시간과 적용 범위 면에서 더 효율적인 것으로 알려져 있다. 현재 이러한 마치 테스트 알고리듬은 다양한 타입의 메모리들에 적용되고 있다. 예를 들어, 동기/비동기 컴파일드 SRAM(synchronous/asynchronous compiled SRAM), EDO DRAM, 동기형 DRAM (Synchronous DRAM: SDRAM), 플래시 메모리(Flash Memory), EEPROM 등의 메모리 타입에 모두 적용되고 있다.
마치 테스트의 기본 동작인 기입/독출 패턴을 구현하는 방법은 메모리 타입과 특성에 따라 결정된다. 일반적으로 컴파일드 SDRAM의 경우 기입/독출의 제어와 그 타이밍은 매우 단순하여 마치 테스트 알고리듬을 적용하기 위한 BIST 시스템을 구현하는데 있어서는 크게 어려움이 없었으나 DRAM의 경우 기입/독출을 제어하는 방법이 다양하고 제어신호들 간의 타이밍이 복잡하여 고정된 한 가지의 독출/기입 패턴을 사용하여 모든 타이밍 파라미터들을 테스트할 수 없다.
한편, 메모리를 내장하는 반도체 장치에서 메모리 코어(memory core)는 탑재되는 반도체 장치에 따라 그 특성을 달리한다. 그러므로 BIST에서 기입/독출 패턴과 그 타이밍을 각각 다르게 하여야 한다. 또한 기입/독출에 따른 제어 방법이 다양하고, 제어 신호들 간의 타이밍이 복잡하여 고정된 한가지의 기입/독출 패턴을 사용하여 모든 타이밍 파라미터(timing parameter)에 따른 테스트를 할 수가 없었다.
따라서, 본 발명의 목적은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서 다양한 타이밍 파라미터 갖는 반도체 메모리 장치를 테스트 할 수 있는 프로그램 가능한 BIST 시스템을 제공하는데 있다.
본 발명의 다른 목적은 작은 크기의 BIST 회로를 내장하는 반도체 집적회로를 제공하는 것이다.
본 발명의 또 다른 목적은 집적회로 제품 설계에 적합한 BIST 시스템을 제공하는 것이다.
도 1은 메모리와 BIST(Built-in self test) 시스템을 내장한 일반적인 원 칩의 반도체 장치를 보여주는 개략적인 블록도;
도 2는 본 발명의 바람직한 실시예에 따른 BIST 시스템의 구성을 보여주는 블록도;
도 3은 도 2에 도시된 클락 입력 회로를 상세히 보여주는 도면;
도 4는 도 2에 도시된 파라미터 레지스터 파일의 구성을 상세히 보여주는 도면;
도 5는 도 2에 도시된 BIST 머신의 구성을 상세히 보여주는 도면;
도 6은 Y-March 14N의 일 예를 보여주는 도면;
도 7은 본 발명의 실시예에 적용된 SDRAM의 동작 특성의 일예를 보여주는 표;
도 8은 도 7의 특성을 갖는 SDRAM의 독출/기입/독출 동작을 보여주는 타이밍도;
도 9는 Y-March 14N에 의한 SDRAM 테스트 동작의 타이밍과 테스트 동작에서 셋업 된 명령 시퀀스 레지스터의 상태를 보여주는 도면이다.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 칩 110 : 기능 회로 블록
120 : SDRAM 200 : 시스템
210 : 파라미터 레지스터 파일 220 : BIST 머신
230 : MISR 240: 클락 입력 회로
상술한 바와 같은 본 발명의 목적들을 달성하기 위한 본 발명의 특징에 의하면, 복수의 일련의 테스트 원소들로 구성되는 테스트 알고리듬에 의해 집적회로 칩에 내장된 반도체 메모리를 테스트 하기 위한 BIST(Built-In Self Test) 시스템이 제공된다. 본 발명의 BIST 시스템은: 복수개의 레지스터들을 구비하고, 상기 메모리의 테스트를 수행하기 위한 파라미터 정보를 저장하는 프로그램 가능한 파라미터 레지스터 파일(parameter register file)과; 상기 파라미터 레지스터 파일에 저장된 파라미터 정보에 따라 메모리의 기입/독출 동작을 제어하고, 메모리의 기입/독출에 따른 에러 발생을 감지하는 BIST 머신(BIST machine)과; 테스트 결과를 압축하여 출력하는 MISR(Multi Input Signature Register)를 포함한다.
파라미터 레지스터 파일은 테스트 알고리듬을 구성하는 일련의 복수의 테스트 원소들 각각에 대응하는 정보만을 저장할 수 있는 저장공간을 갖고, 일련의 테스트 원소들 중 어느 하나의 셋업 모드 동안에 칩의 외부로부터 제공되는 파라미터 정보를 저장한다. BIST 머신은 하나의 테스트 원소의 런 모드 동안에 파라미터 레지스터 파일에 저장된 파라미터 정보에 따라서 어드레스, 테스트 데이터 및 제어신호들을 자체적으로 발생하여 메모리로 제공하는 것에 의해 메모리의 기입/독출 동작을 제어하고, 메모리의 기입/독출에 따른 에러 발생의 여부를 나타내는 테스트결과 정보를 칩의 외부로 제공한다.
파라미터 레지스터 파일은 일련의 테스트 원소들에 각각 대응하는 파라미터 정보 데이터를 순차적으로 저장하며, BIST 머신은 파라미터 레지스터 파일에 순차적으로 저장된 파라미터 정보 데이터의 각 비트 값들에 따라서 각 테스트 원소의 셋업 및 런 모드들을 수행하는 것에 의해 메모리의 테스트를 순차적으로 수행한다.
이와 같이, 본 발명에 따른 테스트 방식에 의하면, 마치 테스트(예컨대, Y-March 14N에 의한 테스트)를 위해서 모든 마치 원소들에 대응하는 파라미터 데이터가 한꺼번에 BIST 시스템(또는 테스트 대상 칩) 내로 로드 되는 것이 아니라, 마치 데스트에 필요한 파라미터 데이터가 마치 원소의 수만큼 분할되고 각 마치 원소 순서에 따라서 해당 분할된 파라미터 데이터만이 로드 되므로, 종래에 비해 파라미터 데이터의 저장을 위한 레지스터의 크기를 줄일 수 있어서 집적 회로 칩 크기 축소 및 생산비 절감이 가능하다. 특히, 각 마치 원소 별로 셋업 모드가 제공되므로 마치 테스트의 실행 도중에 해당 마치 원소와 관련된 테스트의 수행 결과에 따라서 또는 테스트 대상 칩의 특성에 따라서 다음에 이어지는 마치 원소들의 파라미터 테이터를 다양하게 변경할 수 있다.
한 실시예에 있어서, 상기 BIST 시스템은 제1 주파수를 갖는 제1 클락 신호와 클락 더블링 신호를 각각 수신하도록 접속되고, BIST 시스템 및 상기 메모리 장치로 제2 클락 신호를 출력하며, 상기 클락 더블링 신호가 제1 값을 가질 때 상기 제2 클락 신호는 제1 주파수를 갖고, 상기 클락 더블링 신호가 제2 값을 가질 때 상기 제2 클락 신호는 제1 주파수의 2배 주파수인 제2 주파수를 갖도록 하는 클락 입력 회로를 포함하여, 상기 메모리의 테스트를 상기 제1 주파수 또는 상기 제2 주파수로 테스트한다.
한 실시예에 있어서, 상기 파라미터 레지스터 파일은: 상기 메모리를 제어하기 위한 복수 개의 명령어들이 저장되는 명령 시퀀스 레지스터(command sequence register)와; 상기 메모리의 테스트 동작에서 뱅크 인터리빙을 적용할 것인가를 설정하기 위한 뱅크 인터리빙 레지스터(bank interleaving register)와; 상기 메모리의 테스트 동작에서 어드레스의 증가/감소 방향을 설정하기 위한 업/다운 선택 레지스터(up/down select register)와; 상기 메모리의 테스트 동작 중 메모리의 에러를 검출시 에러 정보를 출력할 것인가를 설정하기 위한 에러 로케이션 레지스터 (error location register)와; 테스트 데이터가 기입될 데이터 백그라운드(data background)를 지정하는 패턴 레지스터(pattern register)와; 상기 메모리의 리프레시 주기를 설정하기 위한 리프레시 간격 레지스터(refresh interval register)와; 상기 메모리의 테스트 동작에서 어드레스 스캐닝 방식(예컨대, 모든 어드레스 스캐닝, 홀수 어드레스 스캐닝, 또는 짝수 어드레스 스캐닝)을 결정하기 위한 어드레스 스캐닝 레지스터(address scanning register)를 포함한다.
한 실시예에 있어서, 상기 BIST 머신은: 상기 파라미터 레지스터 파일에 저장된 파라미터 정보에 따라 테스트 동작을 제어하는 BIST 컨트롤러와; 상기 메모리에 기입될 데이터를 발생하는 데이터 발생기와; 상기 메모리의 기입/독출 어드레스를 발생하는 어드레스 발생기와; 상기 메모리의 기입/독출 동작을 위한 다수개의 제어 신호들을 발생하는 제어 신호 발생기와; 상기 메모리에 기입된 데이터와 데이터가 기입된 어드레스 영역에서 독출한 데이터를 비교하는 비교기와; 상기 비교기가 기입된 데이터와 독출된 데이터가 다른 것을 검출하는 경우, 해당되는 기입/독출이 이루어진 메모리의 해당 영역의 어드레스와 에러가 검출된 비트 정보를 출력한다.
한 실시예에 있어서, 상기 파라미터 레지스터 파일에 구비되는 복수개의 레지스터들은 직렬로 연결되어 제1 스캔 체인(scan chain)을 구성하고; 상기 데이터 발생기, 어드레스 발생기, 제어 신호 발생기, 비교기, 에러 분석기는 직렬로 연결되어 제2 스캔 체인을 구성하며; 상기 제1 및 제2 스캔 체인은 서로 연결되어 스캔 체인을 구성한다.
한 실시예에 있어서, 상기 BIST 컨트롤러는: 메모리로 입력되는 어드레스를 표시하기 위한 어드레스 포인터(address pointer)와; 유한 상태 머신(finite state machine)과; 기입 동작을 카운팅하는 기입 동작 카운터(read operation counter)와; 명령 시퀀스를 카운팅하는 명령 시퀀스 카운터(command sequence counter); 그리고 리프레시 주기를 카운팅하는 리프레시 카운터(refresh counter)를 포함한다.
한 실시예에 있어서, 상기 BIST 시스템은 상기 메모리의 전 영역에 대하여 테스트를 수행하고, 테스트 결과가 상기 MISR에 의해 압축되어 외부로 출력되는 단순 모드(simple mode)와; 상기 파라미터 레지스터 파일로 파라미터 데이터를 입력하는 셋업 모드(setup mode)와; 상기 셋업 모드에서 상기 파라미터 레지스터에 설정된 파라미터 데이터에 의해 상기 메모리의 테스트 동작을 수행하는 런 모드(run mode); 그리고 상기 BIST 시스템 자체를 테스트하는 스캔 모드를 갖는다.
한 실시예에 있어서, 상기 BIST 시스템은 상기 모드들에 따라 상기 BIST 머신, MISR 또는 파라미터 레지스터 파일로부터 출력되는 테스트 결과 신호를 선택적으로 출력하는 멀티플렉서를 포함한다.
(실시예)
이하, 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.
본 발명의 바람직한 실시예에 따른 프로그램 가능한 BIST 시스템은 프로그램 가능한 파라미터 레지스터 파일(parameter register file)을 구비하여, 테스트되는 메모리 장치에 적합한 타이밍 파라미터, 기입/독출 패턴(read/write pattern)으로 테스트를 할 수 있다.
도 1에는 메모리와 BIST(Built-in self test) 시스템을 내장한 일반적인 원칩(one chip)의 반도체 장치를 보여주는 개략적인 블록도가 도시되어 있다. 도 1에 도시된 반도체 장치(100)는 크게, 기능 회로 블록(110), 동기형 DRAM(이하 "SDRAM")(120), BIST 시스템 (200)으로 구성된다. 예를 들어, 내부 메모리를 구비한 주문형 집적 회로(applicat ion-specific integrated circuit)의 경우 상기 기능 회로 블록(110)은 주문자가 원하는 기능을 수행하는 주요 회로 블록이다. 이러한 반도체 장치(100)는 정상 동작 모드에서는 기능 회로 블록(110) 및 SDRAM(120)이 동작하게 되며, SDRAM(120)을 테스트하기 위한 모드에서는 BIST 시스템(200)에 의해 SDRAM(120)의 테스트가 이루어진다.
도 2에는 본 발명의 바람직한 실시예에 따른 BIST 시스템의 구성을 보여주는 블록도가 도시되어 있다. 도2에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 BIST 시스템(200)은 8개의 입력 또는 출력 신호 단자들(201-208)을 구비하고, 크게 파라미터 레지스터 파일(parameter register file)(210), BIST 머신(Built-In Self Test machine)(220), MISR(Multi Input Signature Register: MISR)(230), 클락 입력 회로(clock input circuit)(240) 그리고 멀티플렉서(250)를 포함하여 구성된다. 파라미터 레지스터 파일(210), BIST 머신(220), MISR(230), 클락 입력회로 (240) 그리고 멀티플렉서(250) 각각은 신호 단자들(201-203, 207-208) 중 대응하는 것들과 연결되는데, 이에 대해서는 추후 상세히 설명한다.
파라미터 레지스터 파일(210)은 외부에서 프로그램 가능한 레지스터로서 외부(즉, 테스트 장비 또는 테스터)로부터 제공되는 SDRAM(120)의 테스트를 위한 파라미터 데이터들을 받아들여서 저장한다. BIST 머신(220)은 테스트 동작 동안에 파라미터 레지스터 파일(210)에 저장된 파라미터 데이터들에 따라서 SDRAM(120)으로 행/열 어드레스 신호들(row/ column address signals), 테스트 데이터 신호들 및 제어 신호들(control signals)을 생성하고, 테스트 동작에서 SDRAM(120)의 기입/독출에 따른 신호들을 입/출력한다. 그리고 상기 MISR(230)는 테스트 동작에 따른 결과를 압축하여 출력하며, MISR에 의한 데이터 압축 방식은 이미 잘 알려져 있다. 클락 입력 회로(240)는 단자(204, 205)에 연결되고 클락 신호(CLK2)를 발생한다. 좀더 구체적인 구성과 동작을 이하 설명한다.
도 3에는 도 2에 도시된 클락 입력 회로를 상세히 보여주는 도면이다. 도 3을 참조하여, 클락 입력 회로(240)는 주파수 2배기(frequency doubler)(241)와 멀티플렉서(243)로 구성된다. 상기 주파수 2배기(241)는 제1 주파수를 갖는 제1 클락 신호(CLK1)를 입력하고, 주파수를 2배 높여 멀티플렉서(243)로 출력한다. 멀티플렉서(243)는 제1 클락 신호(CLK1)와 주파수 2배기(241)의 출력을 입력받아 클락 더블링 선택 신호(CLK_DB)의 입력에 따라 어느 하나를 제2 클락 신호(CLK2)로 출력한다. 이와 같이, 상기 클락 입력 회로(240)는 외부로부터 제1 주파수를 갖는 클락 신호(CLK1)를 입력받고, 클락 신호(CLK1)보다 2배 높은 주파수의 클락을 생성하며, 클락 더블링 선택 신호(CLK_DB)가 입력되는 경우(예컨대, 논리 '1'인 경우)제1 주파수의 클락 신호(CLK1)보다 2배 높은 제2 주파수를 갖는 클락 신호를 제2클락 신호(CLK2)로서 BIST 시스템(200) 및 SDRAM(120)으로 공급하는 반면에, 클락 더블링 선택 신호(CLK_DB)가 입력되지 않는 경우에는(예컨대, 논리 '0'인 경우)에는 제1 클락 신호(CLK1)를 제2 클락 신호(CLK2)로서 출력한다. 이상의 설명에서 알 수 있듯이 본 발명의 BIST 시스템(200)은 SDRAM(120)을 두 종류의 동작속도(제1 및 제2 주파수)로 테스트 할 수 있다.
예를 들어, 50MHz 급의 저가의 자동 테스트 장비(automatic test equipment)를 사용하여 100MHz 속도로 SDRAM(120)을 테스트할 수 있다. 제1 클락 신호(CLK1)가 50MHz로 입력되면 주파수 2배기(241)는 주파수를 2배한 100MHz의 클락 신호를 발생한다. 여기서 클락 더블링 신호(CLK_DB)가 멀티플렉서(243)로 입력되면, 주파수 2배기(241)에서 출력되는 100MHz의 클락 신호가 제2 클락 신호(CLK2)로 출력되어 BIST 시스템(200)과 SDRAM(120)으로 각각 입력된다. 그러므로 50MHz급의 자동 테스트 장비로도 100MHz 동작 주파수를 갖는 SDRAM(120)의 테스트가 가능하다.
도 4에는 도 2에 도시된 파라미터 레지스터 파일의 구성을 상세히 보여주는 도면이 도시되어 있다. 도 4에 도시된 바와 같이, 파라미터 레지스터 파일(210)은 제1 및 제2 명령 시퀀스 레지스터(command sequence register) CSR_BO(211)와 CSR_B1(215), 뱅크 인터리빙 레지스터(bank interleaving register) BIR(212), 에러 로케이션 레지스터(error location register) ELR(213), 리프레시 간격 레지스터(refresh interval register) RIR(214), 업/다운 선택 레지스터(up/down select register) UDR(216), 패턴 레지스터(pattern register) PR(217) 그리고 어드레스 스캐닝 레지스터(address scanning register) ASR(218)로 구성된다.
이상과 같은 구성을 갖는 파라미터 레지스터 파일(210)은 SDRAM(120)의 테스트를 위한 테스트 원소들 즉, 마치 원소들(March elements)을 수행하는데 필요한 조건들을 입력받아 저장한다. 이 실시예에서 SDRAM(120)은 2개의 메모리 뱅크 (memory bank)를 갖는다. 그러므로 테스트 수행시에 각각의 메모리 뱅크에 대하여 뱅크 인터리빙(bank interleaving)이 가능하도록 상기 파라미터 레지스터 파일 (210)에는 제1 및 제2 명령 시퀀스 레지스터 CSR_B0(211), CSR_B1(215)이 각기 구성된다. 일반적으로, SDRAM(120)이 N(여기서 N은 양의 정수)개의 뱅크로 구성된다면 파라미터 레지스터 파일(210)에는 N개의 명령 시퀀스 레지스터들이 제공된다. 제1 및 제2 명령 시퀀스 레지스터 CSR_B0(211), CSR_B1(215)은 SDRAM(200)의 2개의 메모리 뱅크에 대하여 각기 테스트를 수행할 16개의 단위 명령어들이 저장된다.
하나의 단위 명령어는 3개의 제어 신호들 CASB, RASB, WEB에 대한 각각 1 비트씩 대응하도록 3비트(bit)로 구성된다. 이 실시예에서 테스트 모드 동안에 CSR_BO(211), CSR_B1(215) 각각에는 16 클락에 대응하는 16개의 단위 명령어들이 저장된다.
뱅크 인터리빙 레지스터 BIR(212)은 1비트 레지스터로 뱅크 인터리빙의 적용 여부를 설정하기 위한 레지스터이다. 예를 들어, BIR(212)가 1로 설정되면 뱅크 인터리빙이 적용되고, 0으로 설정되는 경우에는 뱅크 인터리빙이 적용되지 않는다. 뱅크 인터리빙이 적용되지 않는 경우에는 CSR_B0(211)과 CSR_B1(215)을 연결하여 모두 32개의 클락 동안 SDRAM(120)의 동작을 제어하기 위한 32개의 명령어를 저장할 수 있다. 이 기술분야에서 잘 알려져 있는 바와 같이 SDRAM(120)의 동작을 제어하기 위한 명령은 제어 신호들(예컨대, RASB, CASB, WEB 등)의 조합으로 표현된다.
에러 로케이션 레지스터 ELR(213)는 1비트 레지스터로 에러 로케이션(error location) 기능을 수행할지의 여부를 설정한다. 예컨대, 0으로 설정되면 에러 로케이션 기능을 수행하지 않고, 1로 설정되면 테스트 동작 중 에러가 발견되면 수행 중이던 테스트 동작을 정지하고, 단자 DIAG(206)를 통해 외부로 에러가 발생된 어드레스와 에러 비트 정보를 출력한다. 출력이 완료되면 다음 어드레스에 대하여 테스트가 수행된다. 리프레시 간격 레지스터 RIR(214)는 자동 리프레시 명령어(auto refresh command)가 인가될 간격(이 간격은 클락의 수로 설정됨)을 설정한다. 특히, 특히, 이 설정 값을 바꿔가며 테스트하는 것에 의해 SDRAM(120)의 리프레시 특성을 테스트할 수 있다.
업/다운 선택 레지스터 UDR(216)은 1비트 레지스터로 테스트 동작에서 어드레스의 스캐닝 방향을 결정한다. 즉, SDRAM(120)의 테스트를 어드레스의 증가 방향 또는 감소 방향으로 할 것인가 설정한다. 패턴 레지스터 PR(217)는 2비트 레지스터로 마치 원소가 기입될 데이터 백그라운드(data background)를 지정한다. 예를 들어, 데이터 백그라운드는 0h, 5h, Ah, Fh 중 어느 하나가 선택된다. 어드레스 스캐닝 레지스터 ASR(218)는 2비트 레지스터로 테스트 동작에서 어드레스 스캐닝 방식을 결정한다. 예를 들어, 설정된 2비트가 00일 경우에는 모든 어드레스를, 01일 경우에는 홀수의 어드레스만을, 10일 경우에는 짝수 어드레스만을 스캐닝 한다.
이러한 파라미터 레지스터 파일(210)에 구성되는 각각의 레지스터들은 직렬로 연결되어 스캔 체인(scan chain)을 형성하고 있다. 이는 후술되겠지만, BIST 시스템(200)의 동작 모드 중 하나로서 BIST 시스템(200) 자체를 테스트하는 스캔 (scan) 모드에서 파라미터 레지스터 파일(210)은 스캔 체인으로서 기능한다.
도 5에는 도 2에 BIST 머신의 구성을 상세히 보여주는 도면이 도시되어 있다. 도 5에 도시된 바와 같이, BIST 머신(220)은 크게 BIST 컨트롤러(221), 어드레스 발생기(address generator)(222), 제어 신호 발생기(control signal generator) (223), 데이터 발생기(data generator)(224), 비교기(comparator)(225), 에러 분석기(error analyzer)(226)로 구성된다. BIST 컨트롤러(221)는 어드레스 포인터 (address pointer) AP(221a), 유한 상태 머신(finite state machine) FSM(221b), 기입 동작 카운터(read operation counter) ROC(221c), 명령 시퀀스 카운터 (command sequence counter) CSC(221d), 리프레시 카운터 RC(221e)로 구성된다. BIST 컨트롤러(220)는 상기 파라미터 레지스터 파일(210)에 저장된 파라미터 데이터들에 따라 BIST 머신(220)의 전반적인 제어를 수행하며, 이에 따라 SDRAM(120)의 테스트가 진행된다. SDRAM(120)의 테스트 동작에서 BIST 머신의 동작은 다음과 같다.
어드레스 발생기(222)는 BIST 컨트롤러(221)의 제어에 따라서 기입/독출될 SDRAM(120)의 행/열 어드레스를 발생한다. 제어 신호 발생기(223)는 BIST 컨트롤러 (221)의 제어에 따라서 SDRAM(120)의 제어를 위한 다수의 제어 신호들 예컨대, 행 어드레스 스트로브 RASB, 열 어드레스 스트로브 CASB, 기입 인에이블 WEB 등을 발생한다. 그리고 현재의 제1 또는/및 제2 명령 시퀀스 레지스터 CSR_B0(211), CSR_B1(215)의 내용이 독출 동작을 나타내면 BIST 컨트롤러(221)는 비교기(225)를 인에이블 시켜 Y-March 14N 알고리듬에 따라 SDRAM(120)에 이미 기입되었던 테스트 데이터와 그로부터 독출되는 테스트 데이터의 비교 동작이 이루어지도록 한다. 데이터 발생기(224)는 BIST 컨트롤러(221)의 제어에 따라서 SDRAM(120)에 기입될 테스트 데이터를 발생한다. 비교기(225)는 BIST 컨트롤러(221)의 제어에 따라서 SDRAM(120)으로 입력되었던 데이터와 기입 후 다시 독출 되어지는 데이터를 비교하고, 에러가 검출되면 에러 검출을 표시하기 위한 에러 플래그(error flag)(225a)를 에러 검출 상태로 설정한다. 이 에러 플래그(225)의 상태는 BIST 컨트롤러(221)에 의해 감지된다. 에러 로케이션 레지스터 ELR(213)가 1로 설정되어 있는 경우 에러 플래그(225a)가 설정되면 BIST 컨트롤러(221)는 테스트 동작을 정지하고, 에러 분석기(226)를 동작시킨다. 에러 분석기(226)는 에러가 발생된 어드레스와 에러 비트 정보를 출력한다. 이 동작이 완료되면 다음 어드레스에 대하여 계속하여 테스트가 진행된다.
셋업 모드 동안에 제1 및 제2 명령 시퀀스 레지스터 CSR_BO(211), CSR_B1 (215)에는 각 클락에서 SDRAM(120)으로 입력될 명령어 또는 제어 신호들 RASB, CASB 및 WEB의 로직 상태들(즉, 0 또는 1)이 저장된다. BIST 컨트롤러(211)는 런 모드에서 전체 어드레스를 스캐닝하면서 각 어드레스에서 명령 시퀀스 카운터 (221d)를 증가 또는 감소시키면서 해당되는 명령을 제어 신호 발생기(223)로 제공한다.
한편, BIST 머신(220)에 구비되는 어드레스 발생기(222), 제어 신호 발생기 (223), 데이터 발생기(224), 비교기(225) 및, 에러 분석기(226)는 각기 직렬로 연결되어 스캔 체인을 형성한다. 이는 후술되겠지만, BIST 시스템(200)의 동작 모드 중 하나로서 BIST 시스템(200) 자체를 테스트하는 스캔 모드(scan mode)에서 파라미터 레지스터 파일(210)과 같이 스캔 체인으로서의 기능을 한다.
다음은 상술한 바와 같은 BIST 시스템의 외부 입출력 단자들과 BIST 시스템의 동작 모드를 설명한다. 다시 도 2를 참조하면, BIST 시스템은 8개의 입출력 단자를 구비한다. 두 개의 단자 201, 202는 BIST 시스템의 동작 모드를 설정하기 위한 단자이다. 하기 표 1은 두 개의 단자 201, 202로 입력되는 모드 설정 신호 BMD[1:0]에 따라 설정되는 동작 모드를 표시한 표이다.
[표 1]
표 1에 표시된 바와 같이, 모드 설정 신호 BMD[1:0]에 따라 BIST시스템(200)은 단순 모드(simple mode), 셋업 모드(setup mode), 런 모드(run mode) 그리고 스캔 모드(scan mode)중 하나로 설정된다. 단자 203은 테스트 동작 제어 신호 B_ON이 입력되는 단자이고, 단자 206은 테스트 결과 신호 DIAG를 출력하는 단자로, 후술되겠지만, 단자 203과 206은 각 모드에 따라서 특정 기능의 단자로 각각 설정된다. 단자 204는 클락 신호 CLK1의 입력을 위한 단자이고, 단자 205는 클락 더블링 선택 신호 CLK_DB의 입력을 위한 단자이다. 단자 207은 테스트 종료 표시 신호 DONE이 출력되는 단자이다. 단자 208은 에러 표시 신호 ERR의 출력을 위한 단자이다.
상기한 바와 같이, 모드 설정 신호 BMD[1:0]에 따라 BIST 시스템(200)은 4가지의 동작 모드를 갖는다. 먼저, 단순 모드에서 테스트 동작 제어 신호 B_ON가 0에서 1로 되면 BIST 시스템(200)이 구동되어 Y-March 14N으로 SDRAM(120)이 테스트된다. 그리고 테스트가 완료되면 테스트 종료 신호 DONE이 '0'에서 '1'로 출력된다. 이때 에러 표시 신호 ERR의 출력을 체크하는 것에 의해 SDRAM(120)의 에러 존재 유무를 간단히 알 수 있다. MISR(230)는 단순 모드에서의 테스트 동작에 따른 결과들을 BIST 머신(220)으로부터 제공받아 압축하여 테스트 결과 신호 DIAG를 출력하는 단자 206으로 출력한다. 이때 멀티플렉서(250)는 BIST 머신(220)에 의해 단자 206과 MISR(230)간에 패스가 형성되도록 제어된다. 자동 테스트 장비를 사용할 수 없는 환경에서는 BIST 시스템(200)을 위한 스캔 벡터(scan vector)를 인가할 수 없다. 그러므로 이러한 환경에서 SDRAM(120)을 테스트하고자 하는 경우에는 BIST 시스템을 단순 모드로 동작시켜 BIST 시스템 내부에 미리 하드웨어로 설치된 테스트 알고리듬에 따라서 SDRAM(120)에 대한 기본적인 테스트를 수행할 수 있다.
스캔 모드는 상술한 바와 같이 파라미터 레지스터 파일(210)과 BIST 머신 (220)에 구비되는 어드레스 발생기(222), 제어 신호 발생기(223), 데이터 발생기 (224), 비교기(225) 및 에러 분석기(226)로 형성되는 스캔 체인을 통해 BIST 시스템(200)을 테스트하는 모드이다. 이 모드에서 테스트 동작 제어 신호 B_ON가 입력되는 단자 203은 스캔 입력(scan input)을 위한 단자로 사용되고, 테스트 결과 신호 DIAG가 출력되는 단자 206은 스캔 출력(scan output)을 위한 단자로 사용된다. 스캔 출력시에 멀티플렉서(250)는 BIST 머신(220)에 의해 패스가 제어된다.
셋업 모드는 상기 파라미터 레지스터 파일(210)에 테스트를 위한 파라미터들을 설정하는 모드이다. 이 모드에서는 외부의 테스트 장비로부터 파라미터 레지스터 파일(210)로 파라미터 데이터가 로드 되는데, 파라미터 데이터는 테스트 동작 제어 신호 B_ON가 입력되는 단자 203을 통해 입력된다.
런 모드는 셋업 모드 동안에 로드 된 일련의 파라미터 데이터에 따라서 BIST 시스템(200)이 SDRAM(120)을 순차적으로 테스트 하는 모드이다. 테스트 동작의 완료에 따른 BIST 시스템(200)의 동작은 앞에서 기술한 바와 같다. 한번의 런 모드가 수행되는 것은 마치 테스트에서 하나의 마치 원소에 해당되며, 도 6에 예시된 바와 같은 6개의 마치 원소로 구성된 Y-March 14N 테스트를 수행하기 위해서는 6번이 셋업 모드와 런 모드가 수행된다.
도 6의 각 마치 테스트 원소들에서 ↑와↓는 각각 SDRAM(120)의 어드레스를 증가시키는 것과 감소시키는 것을 나타내고, RX는 테스트 초기에 SDRAM(120)의 어드레스 지정된 메모리 셀들에 저장된 테스트 데이터를 독출하는 동작을 나타낸다. 또, WO은 SDRAM(120)의 어드레스 지정된 메모리 셀들에 0의 테스트 데이터를 기록하는 것을 나타내고, W1은 SDRAM(120)의 어드레스 지정된 메모리 셀들에 1의 데이터를 기록하는 것을 나타낸다. 또, RO는 SDRAM(120)의 어드레스 지정된 메모리 셀들에 기록되어 있는 0의 데이터를 독출하는 것을 나타내고, R1은 SDRAM(120)의 어드레스 지정된 메모리 셀들에 기록되어 있는 1의 데이터를 독출하는 것을 나타낸다.
이상과 같이 본 발명에 따르면, 마치 테스트(예컨대, Y-March 14N에 의한 테스트)를 위해서 모든 마치 원소들에 대응하는 파라미터 데이터가 한꺼번에 BIST 시스템(또는 테스트 대상 칩) 내로 로드 되는 것이 아니라 마치 데스트에 필요한 파라미터 데이터가 마치 원소의 수만큼 분할되고 각 마치 원소 순서에 따라서 해당분할된 데이터만이 로드 되기 때문에 파라미터 데이터의 저장을 위한 레지스터의 크기를 줄일 수 있어서 집적 회로 칩 크기 축소 및 생산비 절감이 가능하다. 또, 본 발명에 따르면, 각 마치 원소 별로 셋업 모드가 제공되므로 마치 테스트의 실행 도중에 해당 마치 원소와 관련된 테스트의 수행 결과에 따라서 또는 테스트 대상칩의 특성에 따라서 다음에 이어지는 마치 원소들의 파라미터 테이터를 다양하게 변경할 수 있다. 따라서, 본 발명의 테스트 방식은 메모리 코어(memory core)의 설계 또는 개발 단계에서 유용하게 사용될 수 있다.
다음에는 SDRAM(120)의 동작에 대해 구체적으로 설명한다.
도 7은 본 발명의 실시예에 적용된 SDRAM(120)의 동작 특성의 일 예를 보여 주는 표이고, 도 8은 도 7의 특성을 갖는 SDRAM(120)의 독출/기입/독출 동작을 보여주는 타이밍 도이다. 도 8에서, 클락 신호 CLK는 100Mhz의 신호이다. 추후 상세히 설명하겠지만, 본 발명에 실시예에 적용된 SDRAM(120)은 외부로부터 일정한 시간 간격을 두고 행 어드레스(row address)와 열 어드레스(column address)를 차례로 제공받는다. 또, SDRAM(120)의 데이터 입력 경로와 데이터 출력 경로는 상호 분리되어 있다.
도 7 및 8을 참조하여, 1번째 클락 사이클에서 먼저 RASB와 함께 행 어드레스 RADD가 SDRAM(120)으로 입력되고 이로부터 30ns의 tRCD가 지난 후 4번째 클락 사이클에서 열 어드레스 CADD와 열 어드레스 스트로브 신호 CASB가 SDRAM(120)으로 입력된다. 이때, 기입 인에이블 신호 WEB가 하이('H')이므로 SDRAM(120)은 제어신호들 RASB, CASB 및 WEB의 논리 조합에 의해 독출 명령(read command)을 인식한다. 이 독출 명령에 따라서 SDRAM(120)은 CASB가 활성화 된 4번째 클락 사이클로부터 2개의 클락 사이클이 지난 6번째 클락 사이클에서 해당 어드레스 영역으로부터 첫 번째의 독출 데이터 DOUT이 출력된다. 계속해서, 독출 명령이 입력된 사이클로부터 10ns의 tCCD가 지난 5번째 클락 사이클에서 열 어드레스 CADD와 함께 WEB가 L(또는 0)로 되면, SDRAM(120)은 기입 명령(write command)을 인식하고 외부로부터 입력된 기입 데이터 DIN을 해당 어드레스 영역에 기입한다. 그리고 SDRAM(120)은 두번째 독출 명령이 입력된 6번째 클락 사이클로부터 2개의 클락 사이클이 경과한 8번째 클락 사이클에서 두 번째의 독출 데이터 DOUT이 출력된다.
그리고 행 어드레스 스트로브 신호 RASB와 기입 인에이블 신호 WEB가 동시에 활성화 되는 것에 의해 행 프리챠지(row precharge)가 시작되는 7번째 클락 사이클로부터 30ns의 행 프리챠지 시간 tRP가 지난 후 다시 행 어드레스 스트로브 신호 RASB가 활성화 됨으로써 다음 행 어드레스 RADD가 입력된다. 이상과 같이 SDRAM(120)은 9개의 클락 사이클 동안에 한 어드레스에 대한 독출/기입/독출 동작을 수행할 수 있다. Y-March 14N에 의해 SDRAM을 테스트 하기 위해서는 각 마치 원소 마다 SDRM의 어드레스 영역들에 대한 독출/기입/독출 동작을 수행하는 것이 필요하다.(도 6 참조)
다음에는 도 2-7, 그리고 9을 참조하여 본 발명에 따른 BIST 시스템(200)이 SDRAM(120)을 테스트하는 과정에 대해 상세히 설명한다.
먼저, 도 9는 도 6에 도시된 바와 같은 Y-March 14N 알고리듬에 따라서 BIST시스템(200)이 도 7의 표와 같은 동작 특성을 갖는 SDRAM(120)을 테스트 하는 타이밍의 예와 그 테스트 동작에서 셋업 된 명령 시퀀스 레지스터의 상태를 보여주는 도면이다.
이후에서, 설명의 편의상, SDRAM(120)과 BIST 시스템(200)은 소정의 주파수(예컨대, 100Mhz)의 클락 신호 CLK에 동기되어서 동작하고, SDRAM(120)이 2개의 뱅크(Bank 0, Bank 1)로 분할된 메모리 셀 어레이를 갖고, 각 뱅크는 2의 CAS 레이턴시를 갖는 것으로 가정하지만, SDRAM(120)은 거기에만 한정되지 않으며 다양한 구조 및 동작 특성을 가질 수 있다는 것을 이 기술분야에 대한 통상의 지식을 가진자는 잘 이해할 수 있을 것이다. 또, SDRAM(120)의 메모리 셀 어레이 및 그 주변회로들은 적어도 2개의 메모리 뱅크로 분리되고 각 뱅크는 타 뱅크들에 대해 독립적으로 외부로부터 제어 신호들을 제공받도록 구성된다. 즉, SDRAM(120)은 뱅크 인터리빙(bank interleaving)을 행할 수 있다. 또, SDRAM(120)은 외부로부터 일정한 시간 간격을 두고 행 어드레스와 열 어드레스를 순차로 제공받고, 그것의 데이터 입력 경로와 데이터 출력 경로는 상호 분리되어 있다.
다시 도 6을 참조하면, SDRAM(120)에 대한 6개의 마치 원소로 구성된 Y-March 14N 테스트를 수행하기 위해서는 각 마치 원소별로 어드레스를 증가 또는 감소 시키면서 SDRAM(120)의 모든 또는 일부(예컨대, 홀수 또는 짝수 어드레스)의 메모리 영역들에 대한 독출/기입/독출 동작들을 반복적으로 수행하여 모든 또는 일부 메모리 영역들을 정상 여부를 테스트 하는 것이 필요하다.
Y-March 14N의 한 마치 원소, 예를 들면, 첫번째 마치 원소 ↑(RX, WO, R1)를 사용하여 SDRAM(120)을 테스트 하기 위해서는 먼저 테스트 장비(도시되지 않음)가 테스트 대상인 칩의 BMD[0] 및 BMD[1] 단자들에 '01'의 데이터를 제공하는 것에 의해 셋업 모드를 지정하고 마치 원소 ↑(RX, WO, R1)에 대응하는 파라미터 데이터를 테스트 대상 칩으로 제공한다.
테스트 장비로부터의 파라미터 데이터는 파라미터 레지스터 파일(210)에 저장된다. 이때, 도 9에 도시된 바와 같이, 제1 및 제2 명령 시퀀스 레지스터들 CSR_BO(211) 및 CSR_B1(215) 각각에는 SDRAM(120)의 특성 및 마치 테스트 알고리듬에 의해 결정되는 16개의 3 비트의 단위 명령어들이 저장된다. 또, 1 비트의 에러로케이션 레지스터 ELR(213)에는 에러 로케이션 기능의 수행 여부에 따라서 0 또는 1이 저장된다. 리프레시 간격 레지스터 RIR(214)에는 SDRAM(120)의 리프레시 간격을 나타내는 데이터가 저장된다. 1 비트의 업/다운 선택 레지스터 UDR(216)에는 첫번째 마치 원소 ↑(RX, WO. R1)에 의한 테스트가 어드레스를 증가시키는 방향으로 수행되므로 1(또는 0)가 저장된다. 또, 2 비트의 패턴 레지스터 PR(217)에는 백그라운드 데이터가 저장된다. 또, 어드레스 스캐닝 레지스터 ASR(218)에는 모든 어드레스를 스캐닝 할 지, 홀수 어드레스만을 또는 짝수 어드레스만을 스캐닝 할지의 여부를 나타내는 데이터가 저장된다.
이상과 같이, 셋업 모드에서 파라미터 레지스터 파일(210)에 각종 파라미터 데이터가 저장된 후에, 테스트 장비가 BMD[0] 및 BMD[1] 단자들에 '10'의 데이터를 제공하는 것에 의해 런 모드가 설정되면, BIST 머신(220) SDRAM(120)의 테스트 동작을 다음과 같이 수행한다.
먼저, BIST 컨트롤러(221)는, 업/다운 선택 레지스터 UDR(216) 및 어드레스 스캐닝 레지스터 ASR(218)의 데이터 값에 따라서, 어드레스 발생기(222)가 증가 또는 감소 방향으로 그리고 모든, 홀수, 또는 짝수의 어드레스들을 순차로 발생하도록 한다. 또, BIST 컨트롤러(221)는, 명령 시퀀스 레지스터들 CSR_BO(211) 및 CSR_B1(215)에 저장된 단위 명령어들에 따라서, 제어신호 발생기(223)로 하여금 각 뱅크에 대응하는 제어 신호들(예컨대, RASBO, CASBO, WEVBO, RASB1, CASB1, WEB1 등)을 발생하도록 한다. 또한, BIST 컨트롤러(221)는, 패턴 레지스터 PR(217)에 저장된 데이터 백그라운드에 따라서, 데이터 발생기(224)로 하여금 SDRAM(120)에 기입될 적절한 데이터를 발생하도록 한다. 상기 어드레스 발생기(222), 제어신호 발생기(223) 및 데이터 발생기(224)에 의해 각각 생성된 어드레스들, 제어 신호들, 기입 데이터는 SDRAM(120)으로 제공된다.
이상과 같이, 본 발명에 따르면, 테스트 장비로부터 제공되는 파라미터 데이터에 응답해서 BIST 시스템(200)이 SDRAM(120)의 테스트에 필요한 어드레스들, 제어 신호들, 테스트 데이터를 자체적으로 생성한다.
다시 도 9를 참조하면, 도면의 아랫 부분에 도시된 바와 같이, 제1 및 제2 명령 시퀀스 레지스터들 CSR_BO(211), CSR_B1(215)에는 각 클락에서 실행될 3 비트의 단위 명령어들(예컨대, 011과 111, 111과 111)를 클락 사이클 순서대로 저장되어 있다. 첫번째 클락 사이클에 대응하는 명령 시퀀스 레지스터들 CSR_BO(211), CSR_B1(215)의 값들이 각각 011과 111이기 때문에, BIST 컨트롤러(221)는 첫번째 클락 사이클에서 제어신호 발생기(223)으로 하여금 0 상태의 행 어드레스 스트로브신호 RASBO와 1 상태의 제어 신호들 CASBO, WEBO, RASB1, CASB1 및 WEB1을 생성하여 SDRAM(120)으로 제공하도록 한다. 이들 제어 신호들에 의해 SDRAM(120)의 제1 뱅크 Bank0는 활성화 된다. 도 9에는 도시되어 있지 않지만, 첫번째 클락 사이클에서 BIST 컨트롤러(221)는 어드레스 발생기(222)로 하여금 제1 뱅크의 특정 영역의 지정을 위한 하나의 행 어드레스 RADD를 발생하여 SDRAM(120)으로 제공하도록 한다.(도 8 참조)
이어, 두번째 클락 사이클에 대응하는 명령 시퀀스 레지스터들 CSR_BO(211), CSR_B1(215)의 값들이 각각 111과 111이기 때문에, BIST 컨트롤러(221)는 두번째 클락 사이클에서 제어신호 발생기(223)으로 하여금 1 상태의 제어 신호들 RASBO, CASBO, WEBO, RASB1, CASB1 및 WEB1을 생성하여 SDRAM(120)으로 제공하도록 한다.
다음, 세번째 클락 사이클에 대응하는 명령 시퀀스 레지스터들 CSR_BO(211), CSR_B1(215)의 값들이 각각 111과 111이기 때문에, BIST 컨트롤러(221)는 세번째 클락 사이클에서 제어신호 발생기(223)으로 하여금 0 상태의 행 어드레스 스트로브신호 RASB1와 1 상태의 제어 신호들 RASBO, CASBO, WEBO, RASB1, CASB1 및 WEB1을 생성하여 SDRAM(120)으로 제공하도록 한다. 이들 제어 신호들에 의해 SDRAM(120)의 제2 뱅크 Bank1도 활성화 된다. 이는 제1 뱅크가 활성화 된 첫번째 클락 사이클로부터 20ns가 경과한 사이클로서 도 7에 의해 결정된 것이다. 물론, 이때에도, BIST 컨트롤러(221)는 어드레스 발생기(222)로 하여금 제2 뱅크의 특정 영역의 지정을 위한 다른 하나의 행 어드레스 RADD를 발생하여 SDRAM(120)으로 제공하도록 한다.
이상과 같은 동작에 따라서, 뱅크 인터리빙 동작이 수행된다. 이러한 인터리빙은 독출/기입/독출 동작이 SDRAM(120)의 2개의 메모리 뱅크(Bank 0, Bank 1)에 대하여 각기 이루어지는 것이다. BIST 컨트롤러(211)는 런 모드에서 전체 또는 일부의 어드레스를 스캐닝 하면서 SDRAM(120)에 대한 뱅크 인터리빙 동작을 제어한다.
이후의 각 뱅크(Bank0 또는 Bank1)의 독출/기입/독출 동작은 도 8과 관련하여 설명한 것과 동일하게 수행되므로 설명의 중복을 피하기 위해 여기서는 생략한다.
이상과 같이, 뱅크들(Bank0 및 Bank1)의 독출/기입/독출 동작은 각 어드레스 별로 수행되는데, 하나의 마치 원소에 대응하는 하나의 런 모드 동안에 SDRAM(120)의 모든, 홀수의, 또는 짝수의 어드레스 영역들에 대한 테스트가 선택적으로 수행될 수 있다.
다시 도 5를 참조하여, 런 모드 동안 BIST 머신(220)의 비교기(225)는 SDRAM (120)으로 기입되었던 데이터와 기입 후 다시 독출된 데이트를 비교하고 일치하지 않으면 에러 플래그(225a)를 활성화시킨다. 에러 플래그(225a)는 BIST 컨트롤러 (221)로 제공된다. BIST 컨트롤러(221)는, 에러 로케이션 레지스터 ELR(231)이 1로 설정된 상태에서 에러 플래그(225a)가 활성화 되면, 테스트 동작을 정지시키고 에러 분석기(226)를 동작시킨다. 에러 분석기(226)는 에러가 발생된 어드레스와 에러 비트 정보를 출력한다. 이후, 다음 어드레스 영역에 대하여 계속적으로 테스트를 진행한다.
하나의 마치 원소에 의한 이상과 같은 테스트가 완료되면, 다음 마치 원소들과 관련하여 위와 같은 테스트가 반복적으로 수행된다.
여기서는 비록 SDRAM의 테스트와 관련하여 본 발명을 상세히 설명하였지만, 본 발명은 거기만에 한정되는 것이 아니고 다양한 특성의 반도체 메모리 장치들, 예를 들면 EDO DRAM, 플래시 메모리, EEPROM, 캐시 메모리 등을 용이하게 그리고 빠르게 테스크 할 수 있다는 것을 유의해야 한다.
이와 같은 본 발명의 프로그램 가능한 BIST 시스템은 테스트 하려는 메모리의 특성에 따라 최적의 테스트 패턴으로 프로그램 하여 테스트를 할 수 있다. 메모리의 다양한 타이밍 파라미터 중에서 각각의 타이밍 파라미터의 특성에 따라 유연하게 테스트를 할 수 있으며, 또한 메모리 코어의 개발 단계에서 그 타이밍 특성 등을 다양하게 변경시키면서 빠른 속도로 테스트 할 수 있다. 또, 일련의 복수의 테스트 원소들을 갖는 테스트 방식(예컨대, Y-March 14N에 의한 테스트)를 위해서 모든 테스트 원소들에 대응하는 파라미터 데이터가 한꺼번에 BIST 시스템(또는 테스트 대상 칩) 내로 로드 되는 것이 아니라 테스트에 필요한 파라미터 데이터가 테스트 원소들의 수만큼 분할되고 각 테스트 원소 순서에 따라서 해당 분할된 데이터만이 로드 되기 때문에 종래에 비해 파라미터 데이터의 저장을 위한 레지스터의 크기를 줄일 수 있어서 직접 회로 칩 크기 축소 및 생산비 절감이 가능하다. 또, 본 발명은 칩 내부에서 테스트에 필요한 어드레스 및 제어 신호들을 자체적으로 발생하여 테스트 대상 집적회로로 제공함으로써 테스트 속도의 향상을 가져 올 수 있다. 특히, 각 테스트 원소 별로 셋업 모드 및 런 모드가 제공되므로 테스트의 실행 도중에 해당 테스트 원소와 관련된 테스트의 수행 결과에 따라서 또는 테스트 대상 칩의 특성에 따라서 다음에 이어지는 테스트 원소들의 파라미터 테이터를 다양하게 변경할 수 있다. 이와 같이 메모리 장치의 여러 가지 특성들에 적합한 테스트가 가능하여 메모리의 테스트 및 그에 의한 불량 분석의 효율성이 증가된다. 더욱이, 본 발명에 따른 테스트 방식은 다양한 동작 모드들을 갖는 그리고 제어 신호들 간의 타이밍이 복잡한 반도체 메모리 장치(예컨대, DRAM 또는 EEPROM)의 거의 모든 타이밍 파라미터들을 테스트 할 수 있다.
Claims (8)
- 반도체 메모리를 테스트 하기 위한 BIST(Built-In Self Test) 시스템에 있어서; 테스트 알고리듬을 구성하는 일련의 복수의 테스트 원소들 각각에 대응하는 정보만을 저장할 수 있는 저장공간을 갖고, 상기테스트 원소들 중 어느 하나의 셋업 모드 동아넹 상기 칩의 외부로부터 제공되는 파라미터 정보를 저장하는 파라미터 레지스터 파일 및; 상기 하나의 테스트 원소의 런 모드 동안에 상기 파라미터 레지스터 파일에 저당된 상기 파라미터 정보에 따라서 어드레스, 테스트 데이터 및 제어 신호들을 자체적으로 발생하여 상기 메모리로 제공하는 것에 의해 상기 메모리의 기입/독출 동작을 제어하고, 상기 메모리의 기입/독출에 다른 에러 발생의 여부를 나타내는 테스트 결과 정보를 상기 칩의 외부로 제공하는 BIST 머신을 포함하되; 상기 피라미터 레지스터 파일은 상기 테스트 원소들에 각각 대응하는 파라미터 정보 데이터를 순차적으로 저장하고, 상기 BIST 머신은 상기 파라미터 레지스터 파일에 순차적으로 저장된 각 파라미터 정보 데이터의 비트 값들에 따라서 각 테스트 원소의 셋업 및 런 모드들이 수행되도록 하는 것에 의해 상기 테스트 원소들에 의한 상기 메모리의 순차적인 테스트를 행하는 것을 특징으로 하는 BIST 시스템.
- 제1 항에 있어서, 제1 주파수를 갖는 제1 클락 신호와 클락 더블링 신호를 각각 수신하도록 접속되고, BIST 시스템 및 상기 메모리 장치로 제2 클락 신호를 출력하며, 상기 클락 더블링 신호가 제1 값을 가질 때 상기 제2 클락 신호는 제1 주파수를 갖고, 상기 클락 더블링 신호가 제2 값을 가질 때 상기 제2 클락 신호는 제1 주파수의 2배 주파수인 제2 주파수를 갖도록 하는 클락 입력 회로를 더 포함하여, 상기 메모리는 상기 제1 또는 제2 클락 신호에 동기되어서 테스트 되는 것을 특징으로 하는 BIST 시스템.
- 제1 항에 있어서, 상기 파라미터 레지스터 파일은: 상기 메모리를 제어하기 위한 그리고 클락 사이클들에 각각 대응하는 일녀의 복수 비트의 명령어들이 저당되는 명령 시퀀스 레지스터와; 상기 메모리의 테스트 동작에서 뱅크 인터리빙을 적용할 것인가를 설정하기 위한 뱅크 인터리빙 레지스터와; 상기 메모리의 테스트 동작에서 어드레스의 증가/감소 방향을 설정하기 위한 업/다운 선택 레지스터와; 상기 메모리의 테스트 동작 중 메모리의 에러를 검출시 에러 정보를 출력할 것인가를 설정하기 위한 에러 로케이션 레지스터와; 테스트 데이터가 기입될 데이터 백그라운드(data background)를 지정하는 패턴 레지스터와; 상기 메모리의 리플래쉬 주기를 설정하기 위한 리플래쉬 간격 레지스터와; 상기 메모리의 테스트 동작에서 어드레스 스캐닝 방식을 결정하기 위한 어드레스 스캐닝 레지스터를 포함하는 것을 특징으로 하는 BIST 시스템.
- 제3 항에 있어서, 상기 BIST 머신은: 상기 메모리에 기입될 테스트 데이터를 발생하는 데이터 발생기와; 상기 메모리의 기입/독출 어드레스를 발생하는 어드레스 발생기와; 상기 메모리의 기입/독출 동작을 위한 다수개의 제어 신호들을 발생하는 제어 신호 발생기와; 상기 메모리에 기입된 테스트 데이터와 어드레스 지정된 영역에서 독출한 데이터를 비교하는 비교기와; 상기 비교기가 기입된 데이터와 독출된 데이터가 다를 때 해당되는 기입/독출이 이루어진 메모리의 해당 영역의 어드레스와 에러가 검출된 비트 정보를 출력하는 에러 분석기 및; 상기 파라미터 레지스터 파일에 저장된 파라미터 정보에 따라서 상기 데이터 발생기, 어드레스 발생기, 제어신호 발생기, 비교기 및 에러 분석기의 동작을 제어하는 BIST 컨트롤러를 포함하되, 상기 제어신호 발생기는 상기 시퀀스 레지스터에 저장된 상기 명령어들의 비 트 값들에 근거한 BIST 컨트롤러의 제어에 의해 행 어드레스 스트로브 신호, 열 어드레스 스트로브 신호 및, 칩 인에어블 신호를 생성하고, 상기 행 어드레스 스트로브, 열 어드레스 스트로브 및, 칩 인에어블 신호들의 클락 사이클별 논리 상태들은 클락 사이클들에 대응하는 명령어 비트 값들에 의해 결정되는 것을 특징으로 하는 BIST 시스템.
- 제4 항에 있어서, 상기 파라미터 레지스터 파일에 구비되는 복수개의 레지스터들은 직렬로 연결되어 제1 스캔 체인을 구성하고; 상기 데이터 발생기, 어드레스 발생기, 제어 신호 발생기, 비교기, 에러 분석기는 직렬로 연결되어 제2 스캔 체인을 구성하며; 상기 제1 및 제2 스캔 체인은 서로 연결되어 스캔 체인을 구성하는 것을 특징으로 하는 BIST 시스템.
- 제4 항에 있어서, 상기 BIST 컨트롤러는: 메모리로 입력되는 어드레스를 표시하기 위한 어드레스 포인터와; 유한 상태 머신과; 기입 동작을 카운팅하는 기입 동작 카운터와; 명령 시퀀스를 카운팅하는 명령 시퀀스 카운터; 그리고 리프레시 주기를 카운팅하는 리프레시 카운터를 포함하는 것을 특징으로 하는 BIST 시스템.
- 제4 항에 있어서, 상기 BIST 시스템은 외부로터의 파라미터 정보의 인가 없이 상기 메모리의 대한 소정의 기본적인 테스트를 자체적으로 수행하는 단순 모드 및; 상기 BIST 시스템 자체를 테스트하는 스캔 모드를 더 구비하는 것을 특징으로 하는 BIST 시스템.
- 제7 항에 있어서, 상기 BIST 시스템은 테스트 결과를 압축하여 출력하는 MISR(Multiple Input Signature Register) 및 멀티플렉서를 더 포함하고,상기 멀티플렉서는 상기 모드들에 따라 상기 BIST 머신, MISR 또는 파라미터 레지스터 파일로부터 출력되는 테스트 결과 신호를 선택적으로 출력하는 것을 특징으로 하는 BIST 시스템.
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