JP5125028B2

JP5125028B2 - 集積回路

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Inventors: 勝哉石川; 竜志大塚
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Description

本発明は集積回路に関し、特に回路の動作速度を検証することができる集積回路に関する。

近年、一般的な半導体集積回路において、高速ＲＡＭ（Random Access Memory）を外付けして使用する場合が増えている。ここで、高速ＲＡＭとは、データ入出力のレートが一般的な半導体テスタのレートを超えるＲＡＭや、プロセスバラツキのため半導体集積回路が出力するクロックに同期したデータを半導体テスタから入力できない程高速なＲＡＭのことである。

このような高速ＲＡＭをテストするために、種々の方法が知られている（例えば特許文献１参照）。
図２７は、従来の半導体集積回路のテストシステムを示すブロック図である。

半導体集積回路９０は、被測定対象の内部回路９１、内部回路９１の入力側と出力側にそれぞれ接続される記憶回路９２、９３、低速テストパターンを入力するバッファ９４、低速テストパターンを出力するバッファ９５、外部から諸信号を入力するＬＳＩ（Large Scale Integration）の入力端子９６、出力期待値を外部に出力する出力端子９７、低速のクロック信号を逓倍して高速のクロック信号を生成するＰＬＬ（Phase Locked Loop）等の発振回路９８を有している。

図２７において、記憶回路９２、９３は発振回路９８の動作により、試験期間のデータをクロック毎に記憶する。よって、発振回路９８の動作開始から停止までの最大試験パターン数は記憶回路９２、９３の各容量に制限される。試験パターン数が大きく、「記憶回路にデータ入力→発振回路ロックアップ→高速試験→記憶回路からデータ出力」を複数回繰り返す必要がある。

図２８は、従来例の動作波形を示す図である。
テストモードがデータ入力のときは記憶回路９２に低速でライトする。テストモードがロックアップのときは発振回路９９を動作させて安定するまで待つ。テストモードが高速試験のときは記憶回路９２のデータを入力し、データの出力先を記憶回路９３として高速試験を行う。テストモードがデータ入出力のときは、次の試験で使用するデータを記憶回路９２に低速でライトするとともに、記憶回路９３のデータを低速で外部に出力する。
特開２００３−４８０９号公報

しかしながら、このようなテストシステムでは、長大な試験、例えば動画のエンコードやデコードを行う試験を実施する場合、数Ｍｂｙｔｅ程度のデータを記憶回路９２に入力し、数Ｍｂｙｔｅ程度のデータを記憶回路９３から出力する必要がある。この場合、記憶回路９２、９３として巨大な容量のＲＡＭを用いるか、または数Ｋｂｙｔｅ〜数十ＫｂｙｔｅのＲＡＭを使用して複数回に分割して試験を行う必要がある。ここで、複数回に分割して試験を行う場合は、発振回路９８の停止中も内部回路の状態を保持する必要がある。さらに、記憶回路９２、９３は、記憶するデータに意味がないデータ、すなわちライトイネーブルがアサートされていないときのライトデータや、内部回路９１がデータを必要としないときのリードデータ等も記憶する。よって、無駄に使用する記憶容量が多くなり、不必要なデータを入力する無駄な時間や、意味がないデータを出力して判定する無駄な時間を費やしていた。そのため、集積回路のチップサイズ増加や、試験時間増加という問題があった。

本発明はこのような点に鑑みてなされたものであり、チップサイズの減少および試験時間の短縮を図ることができる集積回路を提供することを目的とする。

本発明では上記課題を解決するために、回路の動作速度を検証することができる集積回路において、試験対象となる内部回路と、前記内部回路と外部装置との間に設けられ、前記外部装置との間でリードコマンドおよびライトコマンドを用いて前記内部回路のリードデータの入力およびライトデータの出力を行う制御回路と、低速で入力される前記リードデータを記憶するリードデータ記憶部と、前記制御回路から出力される前記ライトデータを記憶するライトデータ記憶部とを有する試験用記憶部と、前記制御回路から発行される前記コマンドを解釈し、前記制御回路に前記リードデータの入力が必要であると判断したとき、前記試験用記憶部から前記リードデータを前記制御回路に高速に供給し、前記制御回路から前記ライトデータが出力されると判断したとき、前記制御回路から出力された前記ライトデータを前記試験用記憶部に高速に供給するコマンド解釈回路と、前記外部装置から入力される前記リードデータを低速で前記試験用記憶部に入力する入力回路と、前記試験用記憶部に供給された前記ライトデータを低速で前記外部装置に出力する出力回路と、を有することを特徴とする集積回路が提供される。

このような集積回路によれば、制御回路により、外部装置との間でリードコマンドおよびライトコマンドを用いて内部回路のリードデータの入力およびライトデータの出力が行われる。試験用記憶部により、低速で入力されるリードデータと、制御回路から出力されるライトデータとが記憶される。コマンド解釈回路により、制御回路から発行されるコマンドが解釈され、制御回路にリードデータの入力が必要であると判断したとき、試験用記憶部からリードデータが制御回路に高速に供給され、制御回路からライトデータが出力されると判断したとき、制御回路から出力されたライトデータが試験用記憶部に高速に供給される。入力回路により、外部装置から入力されるリードデータが低速で試験用記憶部に入力される。出力回路により、試験用記憶部に供給されたライトデータが低速で外部装置に出力される。

本発明では、コマンド解釈回路が、制御回路が発行するコマンドを解釈し、必要なデータの入出力時のみ試験用記憶部と制御回路との間でデータ転送を行うようにしたので試験時間を大幅に短縮することができる。また、無駄なデータを読み込まなくてよいため、試験用記憶部の小型化を図ることができ、集積回路の小型化を図ることができる。

以下、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、第１の実施の形態のシステムを示すブロック図である。
第１の実施の形態のシステムは、集積回路１００とＬＳＩテスタ２００とを有している。

ＬＳＩテスタ２００は、集積回路１００の動作試験を行うために設けられており、集積回路１００に設けられた複数の端子に種々のテスト信号を入力する。
集積回路１００は、内部回路１０と、外部メモリ制御回路１１と、発振回路１２と、試験用ＲＡＭ１３と、試験回路１４、１５と、Ｉ／Ｏ１６と、試験用セレクタ１７と、テスト信号入力部１８とを有している。

内部回路１０は、被測定対象の回路である。
外部メモリ制御回路１１は、試験回路１４にコマンドを出力するとともに試験用ＲＡＭ１３との間でデータのやり取りを行う。

また、外部メモリ制御回路１１は、Ｉ／Ｏ１６を介してＬＳＩテスタ２００との間でアドレス／コマンド（リードコマンド、ライトコマンド）を用いてデータ（リードデータ、ライトデータ）等のやり取りを行う。なお、内部回路１０と外部メモリ制御回路１１とは一体に設けられていてもよい。

発振回路１２は、テスト信号入力部１８から入力された低速クロックを逓倍して低速クロックのｎ倍、例えば５倍の周波数のＩ／Ｏクロック（高速クロック）を発生し、このＩ／Ｏクロックを内部回路１０と外部メモリ制御回路１１と試験回路１４とに供給する。

この発振回路１２は、クロックイネーブル信号によりクロック発生回路の動作／停止が制御される。
ここでいう「低速」とは、１．通常使用するテスタークロックの最小周期、２．集積回路内の信号遅延のプロセスバラツキ、温度／電源電圧変動を考慮したときに安定して試験できる最小周期、とすると、１．で制限される最小周期と、２．で制限される最小周期の大きい方を境にして、遅い方をいい、「高速」とは、１．で制限される最小周期と、２．で制限される最小周期の大きい方を境にして、速い方をいう。

試験用ＲＡＭ１３は、試験回路１４と試験回路１５とから同時にアクセス可能なＲＡＭである。試験用ＲＡＭ１３は、リードデータを記憶する部位とライトデータを記憶する部位とを別個に有している。各部位は、物理的に分けられていてもよいし、アドレスが分けられていてもよい。

ここで、「リード」とは外部メモリ制御回路１１のリードをいい、「ライト」とは、外部メモリ制御回路１１のライトをいう（試験用ＲＡＭ１３にとってのリード、ライトではない）。ＬＳＩテスタ２００が１クロックでＮ回データを転送する場合の試験用ＲＡＭ１３のビット幅はＬＳＩテスタ２００に繋がる端子数×Ｎとしてもよい。

試験回路１４は、外部メモリ制御回路１１が出力するコマンドを解釈し、外部メモリ制御回路１１が有効なデータを必要としているタイミングや、外部メモリ制御回路１１から出力するデータが有効となるタイミングを制御している。そして、データが有効なときにのみ、試験用ＲＡＭ１３から外部メモリ制御回路１１にリードデータを供給する。また、外部メモリ制御回路１１から試験用ＲＡＭ１３にライトデータを供給する。

また、試験回路１４はＩ／Ｏクロックで動作するため、リードデータとライトデータとの供給は高速で行われる。
ここで、外部メモリ制御回路１１が有効なデータとしては、外部メモリから読み出したデータ、外部メモリに書き込むデータが挙げられる。逆に、有効でないデータとしては、特に限定されないが、例えば外部メモリ制御回路１１が外部メモリをリードもライトもしていないときのデータ等が挙げられる。

試験回路１５は、入力される制御信号に従って試験用ＲＡＭ１３のアドレスを指定し、リードデータを試験用ＲＡＭ１３に低速で書き込み、ライトデータを試験用ＲＡＭ１３から低速で読み出す。

また、試験回路１５は、試験用ＲＡＭ１３のセレクト信号や、ライト／リードの識別信号等も試験用ＲＡＭ１３に供給する。
また、試験回路１５は、外部メモリ制御回路１１にＷＡＩＴ（ＷＡＩＴ信号）を出力する。このＷＡＩＴについては後述する。なお、試験回路１５ではＷＡＩＴをデコードして作り出すだけで、試験回路１５が制御することはない。

Ｉ／Ｏ１６は、複数の入出力バッファ（図では２つの入出力バッファ）と外部メモリ制御回路１１のアドレス／コマンド出力バッファとを有しており、ＬＳＩテスタ２００と集積回路１００のインタフェースを構成している。Ｉ／Ｏ１６は、ＬＳＩテスタ２００との間で低速でリードまたはライトされる低速データおよび高速でリードまたはライトされる高速データの入出力を行う。

なお、Ｉ／Ｏ１６には集積回路１００の動作テスト時はＬＳＩテスタ２００が接続されるがテスト終了後は高速データを入出力する外部ＲＡＭが接続される。外部ＲＡＭとしては例えばＳＤＲＡＭ（Synchronous DRAM）等が挙げられる。

試験用セレクタ１７は、Ｉ／Ｏ１６の接続先を外部メモリ制御回路１１または試験用ＲＡＭ１３に切り替えるセレクタ１７１、１７２と、外部メモリ制御回路１１の接続先を試験用ＲＡＭ１３またはＩ／Ｏ１６に切り替えるセレクタ１７３とを有している。

テスト信号入力部１８は、ＬＳＩテスタ２００のテスト信号を入力する部位であり、複数の入力端子を有している。具体的には内部回路１０と外部メモリ制御回路１１と試験回路１５とへのリセット信号入力用の入力端子１８１と制御信号入力用の入力端子１８２と低速クロック入力用の入力端子１８３とクロックイネーブル入力用の入力端子１８４とを有している。

ＬＳＩテスタ２００は、Ｉ／Ｏ１６を介して集積回路１００に接続されており、外部メモリ制御回路１１からのアドレス／コマンドを受信すると、集積回路１００との間でデータの入出力を行う。

テスト信号入力部１８に入力する制御信号は、試験パターン作成時のシミュレーションで作成し、ＬＳＩテスタ２００はシミュレーションで作成した制御信号を集積回路１００に供給する。試験パターン作成時のシミュレーション時は、Ｉ／Ｏ１６を介して集積回路１００と接続する制御信号生成用シミュレーションモデルが制御信号を生成する。

シミュレーション時は、信号接続なしで集積回路１００のシミュレーションモデル内部の信号をモニタ可能で、制御信号生成用シミュレーションモデルは、内部回路１０のシミュレーションモデルと試験用ＲＡＭ１３のシミュレーションモデルとのデータ量を監視する機能を有しており、テスト信号作成時に外部メモリ制御回路１１のシミュレーションモデルが次に発行するリードコマンドで読むデータ量および次に発行するライトコマンドで書くデータ量と、試験用ＲＡＭ１３のシミュレーションモデルに記憶しているリードデータ量およびライトデータ量とを監視して、テスト信号の制御信号にＷＡＩＴあり／なしを埋め込む。集積回路１００の内部動作はシミュレーションと一致するよう構成されており、集積回路１００の動作を監視せずに、時刻を頼りにシミュレーションで作成した制御信号を集積回路１００に入力して、問題はない。

図２は、第１の実施の形態の集積回路の動作波形を示す図である。
図２中、「リード」は外部メモリ制御回路１１が発行するリードコマンドを示し、「ライト」は外部メモリ制御回路１１が発行するライトコマンドを示している。また「データ」は、ＬＳＩテスタ２００から試験用ＲＡＭ１３に入力されるリードデータ（例えばＲ００）および試験用ＲＡＭ１３からＬＳＩテスタ２００に出力されるライトデータ（例えばＷ００）を示している。試験用ＲＡＭ１３のリード／ライトがバースト転送される。バースト長は４の倍数である。また、「試験用ＲＡＭのリードデータ量」はＬＳＩテスタ２００が低速で試験用ＲＡＭ１３に書き込んだ後の試験回路１４が読み出していないリードデータの量を示しており、「試験用ＲＡＭのライトデータ量」は試験回路１４が試験用ＲＡＭ１３に書いた後のＩ／Ｏ１６（外部端子）に出力していないライトデータの量を表す。

発振回路１２が動作してクロックが安定し、内部回路１０が動作し始めると（時刻Ａ）、ＬＳＩテスタ２００は低速で試験用ＲＡＭ１３にリードデータを書き込み始める。すなわち、ＬＳＩテスタ２００がリードデータをＩ／Ｏ１６に入力するとともに試験回路１５に制御信号を送り、試験回路１５が試験用ＲＡＭ１３にアドレスを送る。ＬＳＩテスタ２００が、リードの１回分である４個のリードデータを試験用ＲＡＭ１３に書き込んだとき（時刻Ｂ）、まだ試験用ＲＡＭ１３の容量に空きがあるため、引き続き試験用ＲＡＭ１３に低速でリードデータの書き込みを続ける。外部メモリ制御回路１１が試験回路１４にリードコマンドを発行すると（時刻Ｃ）、試験回路１４は、試験用ＲＡＭ１３から４個のリードデータを高速で読み出し、外部メモリ制御回路１１に供給する。その後、外部メモリ制御回路１１が試験用ＲＡＭ１３に高速でライトデータを書き込み、外部メモリ制御回路１１が試験回路１４にライトコマンドを発行すると、試験用ＲＡＭ１３に書かれたライトデータを低速でＬＳＩテスタ２００に読み出す（時刻Ｄ）。試験用ＲＡＭ１３に書かれたライトデータを全て読み出したので、試験用ＲＡＭ１３に低速でリードデータを書き込む（時刻Ｅ）。外部メモリ制御回路１１が次のリードコマンドで読み出すリードデータは、８個のデータであることが制御信号（図示せず）により予め分かっているが、現在、試験用ＲＡＭ１３には４個のリードデータしか格納されていないため、試験回路１５から外部メモリ制御回路１１にＷＡＩＴが出力される（時刻Ｆ）。外部メモリ制御回路１１が次に発行するリードコマンドで読むリードデータが試験用ＲＡＭ１３に揃ったとき、ＷＡＩＴを解除し、外部メモリ制御回路１１がリードコマンドを発行する（時刻Ｇ）。

図３は、第１の実施の形態の他の動作例を示す図である。
図３では、制御信号として試験用ＲＡＭ１３からのライトデータ（Ｗ００〜Ｗ０７）の読み出しを前述した場合に比べて遅くした場合を示している。これにより、ＷＡＩＴをかける必要がない。

以上説明したように、本実施の形態の集積回路１００によれば、試験回路１４が、外部メモリ制御回路１１が発行するコマンドを解釈して必要なデータのみ試験用ＲＡＭ１３と外部メモリ制御回路１１とのデータ転送を行うことで試験時間を大幅に短縮することができる。また、無駄なデータを読み込まなくてよいため、試験用ＲＡＭ１３の小型化を図ることができ、集積回路１００の小型化を図ることができる。

次に、第２の実施の形態のシステムについて説明する。
以下、第２の実施の形態のシステムについて、前述した第１の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図４は、第２の実施の形態のシステムを示すブロック図である。
第２の実施の形態の集積回路１００ａは、低速データ入出力用の端子と高速データ入出力用の端子とを分けている点が第１の実施の形態の集積回路１００と異なっている。集積回路１００ａは、試験用セレクタ１７の代わりに試験用セレクタ１７ａを有し、Ｉ／Ｏ１９と入力部２０とをさらに有している。

試験用セレクタ１７ａは、セレクタ１７１とセレクタ１７２とが省略されている代わりに、内部回路１０からの低速のライトデータの出力と試験用ＲＡＭ１３からの低速のライトデータの出力とを切り替える複数のセレクタ（図４ではセレクタ１７４とセレクタ１７５）を有している。

Ｉ／Ｏ１９は、低速データをビット毎に入力する複数の入出力バッファを有している。なお、Ｉ／Ｏ１９のビット幅を規定する入出力バッファの個数は、試験用ＲＡＭ１３に入力するデータのビット幅よりも多く設定することが可能になる。

また、第２の実施の形態のＩ／Ｏ１６は、主として高速データの入出力を行う。
入力部２０は、セレクタ１７３、１７４、１７５をそれぞれ切り替えるセレクタ信号を入力するための入力端子を有している。

この第２の実施の形態のシステムによれば、第１の実施の形態のシステムと同様の効果が得られる。
そして、第２の実施の形態のシステムによれば、さらに、セレクタ１７１およびセレクタ１７２を省略することができるため、Ｉ／Ｏ１６においてタイミングの調整を容易に行うことができる。

次に、第３の実施の形態のシステムについて説明する。
以下、第３の実施の形態のシステムについて、前述した第２の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図５は、第３の実施の形態のシステムを示すブロック図である。
第３の実施の形態の集積回路１００ｂは、リードデータの入力端子と、ライトデータの出力端子とを別個に設けたＩ／Ｏ１９ａを備えている点が第２の実施の形態と異なっている。

この第３の実施の形態のシステムによれば、第２の実施の形態のシステムと同様の効果が得られる。そして、第３の実施の形態のシステムによれば、さらに、入力端子と出力端子とを分けることで、低速データ入出力のバンド幅を増やすことができ、試験時間の短縮を図ることができる。また、テスト時に信号を入力する頻度の低い端子のデータが有効でないときに、テスト時に信号を入力する頻度の低い端子も使用して試験用ＲＡＭ１３にリードデータを入力し、テスト時に信号を出力する頻度の低い端子のデータが有効でないときに、テスト時に信号を出力する頻度の低い端子も使用して試験用ＲＡＭ１３のライトデータを出力すると、テストパターンをより小さくすることができる。

次に、第４の実施の形態のシステムについて説明する。
以下、第４の実施の形態のシステムについて、前述した第３の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図６は、第４の実施の形態の集積回路を示すブロック図である。
第４の実施の形態の集積回路１００ｃのＩ／Ｏ１９ｂは、入力端子および出力端子のビット幅がＬＳＩテスタ２００と接続するビット幅より少なく構成されており、Ｉ／Ｏ１９ｂからのリードデータは全て低速で試験回路１５ａに入力され、試験回路１５ａがビット幅を変換する点が第４の実施の形態と異なっている。

以下では、Ｉ／Ｏ１９ｂの入力端子１６個、試験用ＲＡＭ１３のデータ幅６４ビットの場合を例にとって説明する。
試験回路１５ａは、リードデータを複数回に分けて低速で試験用ＲＡＭ１３に入力する低速データ入力回路と低速データ入力回路の出力データを保持するバッファと、ライトデータを複数回に分けて低速でＩ／Ｏ１９ｂに出力する低速データ出力回路とを有している。

図７は、低速データ入力回路を示す図である。
低速データ入力回路１５１は、６４個のＤフリップフロップＤ００〜Ｄ６３を有している。

Ｉ／Ｏ１９ｂの各入力端子から１６ビットのリードデータｂ１５〜ｂ００、ｂ３１〜ｂ１６、ｂ４７〜ｂ３２、ｂ６３〜ｂ４８が、この順番に入力されると、１６ビットの各リードデータは、低速クロックが入力される度にそれぞれＤフリップフロップＤ００〜Ｄ１５、ＤフリップフロップＤ１６〜Ｄ３１、ＤフリップフロップＤ３２〜Ｄ４７、ＤフリップフロップＤ４８〜Ｄ６３に格納され、６４ビットの低速のリードデータｂ６３〜ｂ００として出力される。この低速のリードデータｂ６３〜ｂ００は、６４ビットバッファ（図示せず）に保持される。

図８は、低速データ出力回路を示す図である。
低速データ出力回路１５２は、６４個のＤフリップフロップＤ００ａ〜Ｄ６３ａと、ＤフリップフロップＤ００ａ〜Ｄ６３ａの出力端子が４つずつ接続された１６個のセレクタ（図８では２つのセレクタ１５３、１５４）を有している。各セレクタは、６４ビットのデータを４分割したときに同じビット数の信号を出力するＤフリップフロップの出力端子が接続されている。例えば、セレクタ１５３には１６ビット目の信号を出力するＤフリップフロップＤ６３ａ、Ｄ４７ａ、Ｄ３１ａ、Ｄ１５ａの出力端子が接続されている。

クロックは、入力端子１８３から入力した低速クロックでもよいし、発振回路１２が出力したＩ／Ｏクロックでもよい。セレクタ１５３、１５４は、入力端子１８２から入力した制御信号により動作する。

試験用ＲＡＭ１３から出力される６４ビットの低速のライトデータｃ６３〜ｃ００は、それぞれＤフリップフロップＤ６３ａ〜Ｄ４８ａ、ＤフリップフロップＤ４７ａ〜Ｄ３２ａ、ＤフリップフロップＤ３１ａ〜Ｄ１６ａ、ＤフリップフロップＤ１５ａ〜Ｄ００ａに格納される。そして、各セレクタによってそれぞれ選択された１６ビットの低速のライトデータｃ６３〜ｃ４８、ｃ４７〜ｃ３２、ｃ３１〜ｃ１６、ｃ１５〜ｃ００が４回に分けてＩ／Ｏ１９ｂの各出力バッファを介してＬＳＩテスタ２００に出力される。

図９および図１０は、第４の実施の形態の集積回路の動作波形を示す図である。
図９および図１０において、リードデータＲＮは、ＲＮａ、ＲＮｂ、ＲＮｃ、ＲＮｄに分けて入力され、ライトデータＷＮは、ＷＮａ、ＷＮｂ、ＷＮｃ、ＷＮｄに分けて出力される。また、ライトデータの「Ｗｘｘ」は対応するライトデータがないことを示す。また、ライトイネーブルは制御信号の一種であり、試験回路１５ａが試験用ＲＡＭ１３にリードデータを書き込むタイミングを表す。リードデータおよびライトデータは、それぞれ１６ビットずつ４つ（例えばＲ００＝Ｒ００ａ、Ｒ００ｂ、Ｒ００ｃ、Ｒ００ｄ）に分けて入出力される。

この第４の実施の形態のシステムによれば、第３の実施の形態のシステムと同様の効果が得られる。
そして、第４の実施の形態のシステムによれば、Ｉ／Ｏ１９ｂの入力端子が１６個であっても、試験用ＲＡＭ１３に６４ビットのデータを供給することができる。すなわち、試験時に入力するデータのビット数に対応する数の入力端子、出力端子を確保できないときに特に有効となる。

次に、第５の実施の形態のシステムについて説明する。
以下、第５の実施の形態のシステムについて、前述した第４の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第５の実施の形態の集積回路は、低速データ出力回路において低速のライトデータを外部端子に出力する際に、隣り合った１６ビットのライトデータを比較し、その結果も出力する点が第４の実施の形態の集積回路１００ｃと異なっている。

図１１は、第５の実施の形態のシステムを示すブロック図である。
集積回路１００ｄは、ＣＯＭＰ信号（後述）を出力する低速データ出力回路を備える試験回路１５ｂと、ＣＯＭＰ信号をＬＳＩテスタ２００に出力するインタフェースを構成する出力部２１とを有している。

図１２は、第５の実施の形態の低速データ出力回路を示す回路図である。
低速データ出力回路１５２ａにおいて、試験用ＲＡＭ１３から出力される６４ビットの低速のライトデータｃ６３〜ｃ４８、ｃ４７〜ｃ３２、ｃ３１〜ｃ１６、ｃ１５〜ｃ００は、それぞれＤフリップフロップＤ６３ａ〜Ｄ４８ａ、ＤフリップフロップＤ４７ａ〜Ｄ３２ａ、ＤフリップフロップＤ３１ａ〜Ｄ１６ａ、ＤフリップフロップＤ１５ａ〜Ｄ０ａに格納される。そしてコンパレータＣＯＭＰ３がライトデータｃ６３〜ｃ４８とｃ４７〜ｃ３２とを比較し、コンパレータＣＯＭＰ２がライトデータｃ４７〜ｃ３２とｃ３１〜ｃ１６とを比較し、コンパレータＣＯＭＰ１がライトデータｃ３１〜ｃ１６とｃ１５〜ｃ００とを比較する。この比較結果を表すＣＯＭＰ信号はＩ／Ｏ１９ｂを介してＬＳＩテスタ２００に出力される。以下ではＣＯＭＰ信号の出力を、コンパレータＣＯＭＰ３、ＣＯＭＰ２、ＣＯＭＰ１の出力の順番に「０００」のように表す。

１回分（１６ビット×４）の低速のライトデータと比較結果とを参照し、比較結果により各ライトデータｃ６３〜ｃ４８、ｃ４７〜ｃ３２、ｃ３１〜ｃ１６、ｃ１５〜ｃ００がいずれも同じデータである場合、各コンパレータはいずれも「１」を出力するため、試験回路１５ｂは、１つの低速のライトデータ（１６ビット）とＣＯＭＰ信号「１１１」を出力する。これにより、ＬＳＩテスタ２００は、１回のライトデータの出力で（１クロックで）６４ビットのデータを判断することができる。また、いずれか３つが同じデータである場合は２つのライトデータ（１６ビット×２）とＣＯＭＰ信号「１１０」、「１０１」、「０１１」のうちのいずれか１つを出力する。例えばライトデータｃ６３〜ｃ４８とｃ４７〜ｃ３２とｃ３１〜ｃ１６とが等しい場合はＣＯＭＰ信号「１１０」を出力する。これにより、２回のライトデータの出力で（２クロックで）６４ビットのデータを判断することができる。また、いずれか２つが同じデータである場合は、３つのライトデータ（１６ビット×３）とＣＯＭＰ信号「１００」、「０１０」、「００１」のうちのいずれか１つを出力する。例えばライトデータｃ６３〜ｃ４８とｃ４７〜ｃ３２とが等しい場合はＣＯＭＰ信号「１００」を出力する。これにより、３回のライトデータの出力で（３クロックで）６４ビットのデータを判断することができる。

なお、図１２では隣り合う１６ビットのライトデータをそれぞれ比較しているが、組み合わせは特に限定されず、例えばライトデータｃ６３〜ｃ４８とｃ３２〜ｃ１６、ライトデータｃ６３〜ｃ４８とｃ１５〜ｃ００、ライトデータｃ４７〜ｃ３２とｃ１５〜ｃ００とをそれぞれ比較するようにしてもよい。

この第５の実施の形態のシステムによれば、第４の実施の形態のシステムと同様の効果が得られる。そして、第５の実施の形態のシステムによれば、試験用ＲＡＭ１３から読んだライトデータの全ビットが同じ場合もライトデータを４回外部端子に出力する場合（第４の実施の形態の場合）に比べて入力クロック数を減らすことができるため、さらに試験時間を低減することができる。

次に、第６の実施の形態のシステムについて説明する。
以下、第６の実施の形態のシステムについて、前述した第５の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第６の実施の形態の集積回路は、回路構成は第５の実施の形態の集積回路１００ｄと同様であり、テスト信号のパターンが異なっている。具体的には、試験回路１５ｂが試験用ＲＡＭ１３にリードデータを書き込むとき、およびＬＳＩテスタ２００にライトデータを読み出すときにＩ／Ｏクロックを使用し、同じデータを連続して書き込むときはデータと個数を指定する。

データと個数の指定は制御信号で指定する。試験回路１５ｂは、例えばリードデータＲ０１ａ〜Ｒ０１ｄを受け取ったとき、リードデータＲ０１〜Ｒ０３が同じであるという制御信号を受け取ると、リードデータＲ０１ａ〜Ｒ０１ｄに等しいリードデータを２つ生成する。そして、ライトイネーブルを受け取ると、３つの等しいリードデータＲ０１ａ〜Ｒ０１ｄを試験用ＲＡＭ１３に書き込む。また、ライトイネーブルの幅はライトする同じデータの数に比例する。

図１３および図１４は、第６の実施の形態の集積回路の動作波形を示す図である。
図１３および図１４において、リードデータＲ０１〜Ｒ０３がそれぞれ等しく、リードデータＲ０８〜Ｒ１５がそれぞれ等しく、リードデータＲ１７〜Ｒ２１がそれぞれ等しく、リードデータＲ２４〜Ｒ３１がそれぞれ等しい。また、ライトデータＷ０８〜Ｗ０９は、それぞれライトデータｃ６３〜ｃ４８とｃ４７〜ｃ３２とが等しく、ライトデータＷ１０〜Ｗ１５は、それぞれのライトデータｃ６３〜ｃ４８、ｃ４７〜ｃ３２、ｃ３１〜ｃ１６、ｃ１５〜ｃ００が互いに等しい。また、ライトイネーブルの幅はライトする同じデータの数に比例する。ＣＯＭＰは、出力部２１のＣＯＭＰ信号を示している。前述したように「００１」は、ライトデータＷＮｃとＷＮｄとが等しいことを示しており、「１１１」は、ライトデータＷＮａとＷＮｂとＷＮｃとＷＮｄとが等しいことを示している。

なお、以下では第１の実施の形態の集積回路１００の動作波形と同様の事項については説明を省略する。
第６の実施の形態の集積回路では、まず、試験回路１５ｂがリードデータを低速で読み込む。

そして、試験回路１５ｂがライトイネーブルを受け取ると（時刻Ａ１）、試験回路１５ｂがリードデータを試験用ＲＡＭ１３に低速で書き込む。これにより試験用ＲＡＭ１３のリードデータ量が１増加する。

その後、試験回路１５ｂがライトイネーブルを受け取ると（時刻Ｂ１）、試験回路１５ｂが同一のリードデータＲ０１〜Ｒ０３を試験用ＲＡＭ１３に低速で書き込む。これにより試験用ＲＡＭ１３のリードデータ量が３増加する。

そして、外部メモリ制御回路１１がリードコマンドを試験回路１４に出力すると（時刻Ｃ１）、試験回路１４が、試験用ＲＡＭ１３のリードデータを外部メモリ制御回路１１に高速で読み出す。

そして、外部メモリ制御回路１１がリードコマンドを試験回路１４に出力すると（時刻Ｃ１）、試験回路１４が、外部メモリ制御回路１１のライトデータを試験用ＲＡＭ１３に高速で書き込む。

このようにして動作が進み、制御信号により試験回路１５ｂからのライトデータの出力が指示され、試験用ＲＡＭ１３にライトデータＷ０８ａ、Ｗ０８ｂ、Ｗ０８ｃが書き込まれ、コンパレータがＣＯＭＰ信号「００１」を出力すると、ＣＯＭＰ信号「００１」を出力部２１に出力するとともにライトデータＷ０８ａ、Ｗ０８ｂ、Ｗ０８ｃをＩ／Ｏ１９ｂに出力する（時刻Ｄ１）。また、図示していないが、試験用ＲＡＭ１３は、ライトデータＷ１０ａ（ＷＮａ）が書き込まれるとＣＯＭＰ信号「１１１」を出力部２１に出力するとともにライトデータＷ１０ａをＩ／Ｏ１９ｂに出力する。

第６の実施の形態のシステムによれば、第５の実施の形態のシステムと同様の効果が得られる。
そして、第６実施の形態のシステムによれば、さらに、試験回路１５ｂから試験用ＲＡＭ１３への書き込みが高速化され、試験回路１４により、読み出し後の低速出力もデータが限られるので第５の実施の形態に比べ、より試験時間を短縮することができる。特に、例えば画像等、リードデータやライトデータに同じデータの連続となるデータを使用することで、動画のエンコードやデコードを行う試験の試験時間を大幅に短縮することができる。

次に、第７の実施の形態のシステムについて説明する。
以下、第７の実施の形態のシステムについて、前述した第５の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

図１５は、第７の実施の形態のシステムを示すブロック図である。なお、図１５中の矢印は、信号の向きを示している。
第７の実施の形態の集積回路１００ｅは、２つの外部メモリ制御回路１１ａ、１１ｂと、外部メモリ制御回路１１ａからのライトデータを受け付ける試験用ＲＡＭ１３ａと、外部メモリ制御回路１１ａへのリードデータを受け付ける試験用ＲＡＭ１３ｂと、外部メモリ制御回路１１ｂからのライトデータを受け付ける試験用ＲＡＭ１３ｃと、外部メモリ制御回路１１ｂへのリードデータを受け付ける試験用ＲＡＭ１３ｄと、試験回路１４と同機能を有する試験回路１４ａ、１４ｂと、試験回路１５ｂと同機能を有し、各試験用ＲＡＭとの間でデータのやり取りを行う試験回路１５ｃとを有している。

ＬＳＩテスタ２００は、外部メモリ制御回路１１ａ、１１ｂに対して共通のリードデータとライトデータとを入力し、試験回路１４ａ、１４ｂは、それぞれメモリコマンドの代わりにリード／ライトの種別とタイミングを受けとる。

次に、本実施の形態の試験回路１５ｃが備える低速データ入力回路と、低速データ出力回路とについて説明する。
図１６は、第７の実施の形態の低速データ入力回路を示す図である。

低速データ入力回路１５１ａは、外部メモリ制御回路１１ａ、１１ｂが扱うデータ幅６４ビットに対して、低速データ入力に使用する端子が１６本の場合の例を示している。
ＬＳＩテスタ２００は、低速データ入力回路１５１ａにリードデータをｂ６３〜ｂ４８→ｂ４７〜ｂ３２→ｂ３１〜ｂ１６→ｂ１５〜ｂ００の順で入力する。例えば画像データ等は、同じデータが続くことが多々あるので、１６ビット毎に区切ったリードデータｂ６３〜ｂ４８、ｂ４７〜ｂ３２、ｂ３１〜ｂ１６、ｂ１５〜ｂ００に同じデータを１クロックで入力可能とするようＤフリップフロップＤ０ｂ〜Ｄ１５ｂ、ＤフリップフロップＤ１６ｂ〜Ｄ３１ｂおよびＤフリップフロップＤ３２ｂ〜Ｄ４７ｂの前段にはそれぞれセレクタが設けられている。但し、リードデータｂ６３〜ｂ４８は端子から入力可能なので、ＤフリップフロップＤ４８ｂ〜Ｄ６３ｂの前段にはセレクタを挿入していない。また、メモリの内容をゼロクリアしたデータをリードする場合を考えて、セレクタに‘０’を入力している。

図１７は、第７の実施の形態の低速データ出力回路を示す図である。
低速データ出力回路１５２ａでは、バッファを２段（２列）にすることで試験用ＲＡＭ１３ａ、１３ｃからのライトデータの入力と、Ｉ／Ｏ１９ｂへのライトデータの出力を同時に行うことができる。

図１８は、第７の実施の形態の集積回路の動作波形を示す図である。
図１８において、Ａ側ＷＡＩＴは、外部メモリ制御回路１１ａに入力するＷＡＩＴ、Ａ側リードは、試験用ＲＡＭ１３ｂが外部メモリ制御回路１１ａに読み出すリード、Ａ側ライトは、外部メモリ制御回路１１ａが試験用ＲＡＭ１３ａに書き込むライト、Ｂ側ＷＡＩＴは、外部メモリ制御回路１１ｂに入力するＷＡＩＴ、Ｂ側リードは、試験用ＲＡＭ１３ｄが外部メモリ制御回路１１ａに読み出すリード、Ｂ側ライトは、外部メモリ制御回路１１ａが試験用ＲＡＭ１３ｃに書き込むライト、ライトイネーブルＡは、ＬＳＩテスタ２００が試験回路１５ｃに書き込むリードデータＡの書き込み許可信号、リードデータＡは、試験用ＲＡＭ１３ａに格納されるリードデータ、リードデータ量Ａは、試験用ＲＡＭ１３ａに格納されるリードデータ量、ライトイネーブルＢは、ＬＳＩテスタ２００が試験回路１５ｃに書き込むリードデータＢの書き込み許可信号、リードデータＢは、試験用ＲＡＭ１３ｃに格納されるリードデータ、リードデータ量Ｂは、試験用ＲＡＭ１３ｃに格納されるリードデータ量、ライトデータ量Ａは、試験用ＲＡＭ１３ｂに格納されるライトデータ量、ライトデータ量Ｂは、試験用ＲＡＭ１３ｄに格納されるライトデータ量をいう。

また、外部メモリ制御回路１１ａへのリードデータをＲＡｎ＝｛ＲＡｎｄ、ＲＡｎｃ、ＲＡｎｂ、ＲＡｎａ｝とし、外部メモリ制御回路１１ｂへのリードデータをＲＢｎ＝｛ＲＢｎｄ、ＲＢｎｃ、ＲＢｎｂ、ＲＢｎａ｝とし、外部メモリ制御回路１１ａへのライトデータをＷＡｎ＝｛ＷＡｎｄ、ＷＡｎｃ、ＷＡｎｂ、ＷＡｎａ｝とし、外部メモリ制御回路１１ｂへのライトデータをＷＢｎ＝｛ＷＢｎｄ、ＷＢｎｃ、ＷＢｎｂ、ＷＢｎａ｝とする。

図１８において、ライトイネーブルの幅はライトする同じデータの数に比例する。例えばＲＡ１は３回、ＲＢ４は４回ライトする。
なお、回路動作については第５（第６）の実施の形態の集積回路１００ｄと略同様であるので説明を省略する。

この第７の実施の形態のシステムによれば、第５の実施の形態のシステムと同様の効果が得られる。
次に、第８の実施の形態のシステムについて説明する。

以下、第８の実施の形態のシステムについて、前述した第７の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。
図１９は、第８の実施の形態のシステムを示す図である。

第８の実施の形態の集積回路１００ｆは、使用する外部メモリがＤＤＲＳＤ（Double Data Rate Synchronous Dynamic）ＲＡＭの場合に適用することができる回路である。
集積回路１００ｆは、Ｉ／Ｏ１６ａの入力バッファとセレクタ１７３ａとの間に設けられたデータ入力回路２２ａと、Ｉ／Ｏ１６ｂの入力バッファとセレクタ１７３ｂとの間に設けられたデータ入力回路２２ｂと、外部メモリ制御回路１１ａとＩ／Ｏ１６ａの出力バッファとの間に設けられたデータ出力回路２３ａと、外部メモリ制御回路１１ｂとＩ／Ｏ１６ｂの出力バッファとの間に設けられたデータ出力回路２３ｂとを有している。なお、図示していないが、データ入力回路２２ａ、２２ｂとデータ出力回路２３ａ、２３ｂとにはそれぞれＩ／Ｏクロックおよび制御信号が入力されている。

図２０は、第８の実施の形態の集積回路のデータ入力回路を示す図である。なお、図２０では代表的にデータ入力回路２２ａについて説明する。
データ入力回路２２ａは、ｎ個のＤフリップフロップＤ０ｅ〜Ｄ（ｎ−１）ｅおよびｎ個のＤフリップフロップＤ（ｎ）ｅ〜Ｄ（２（ｎ−１））ｅの計２ｎ個のＤフリップフロップをそれぞれ備えるフリップフロップ群ＦＦ１〜ＦＦ３を有している。

データ入力回路２２ａは、Ｉ／Ｏクロックの立ち上がりに同期するデータと、反転Ｉ／Ｏクロックの立ち上がりに同期するデータとを転送する。
まず、Ｉ／Ｏ１６ａを介してＬＳＩテスタ２００から入力されるリードデータは、フリップフロップ群ＦＦ１でラッチする。Ｉ／Ｏクロックの立ち上がりでＤフリップフロップＤ０ｅ〜Ｄ（ｎ−１）ｅがリードデータをラッチし、反転Ｉ／Ｏクロックの立ち上がりでＤフリップフロップＤ（ｎ）ｅ〜Ｄ（２（ｎ−１））ｅがリードデータをラッチする。

Ｉ／Ｏクロックの次の立ち上がりで、フリップフロップ群ＦＦ２がフリップフロップ群ＦＦ１の出力をラッチする。
次に、フリップフロップ群ＦＦ３が内部クロックでフリップフロップ群ＦＦ２の出力をラッチし、セレクタ１７３ａにリードデータを出力する。

図２１は、第８の実施の形態の集積回路のデータ出力回路を示す図である。なお、図２１では代表的にデータ出力回路２３ａについて説明する。
データ出力回路２３ａは、ｎ個のＤフリップフロップＤ０ｆ〜Ｄ（ｎ−１）ｆおよびｎ個のＤフリップフロップＤ（ｎ）ｆ〜Ｄ（２（ｎ−１））ｆの計２ｎ個のＤフリップフロップ群ＦＦ４とＤフリップフロップ群ＦＦ４の出力側に設けられたセレクタ２２１ａ、２２２ａを有している。

外部メモリ制御回路１１ａから入力されたライトデータは、クロックの立ち上がりでＤフリップフロップ群ＦＦ４にラッチされる。そして次のクロックの立ち上がりで、選択信号によって選択されたライトデータが、セレクタ２２１ａ、２２２ａからそれぞれＩ／Ｏ１６ａに出力される。

この第８の実施の形態のシステムによれば、第７の実施の形態のシステムと同様の効果が得られる。そして、第８の実施の形態のシステムでは前述したように、外部メモリがＤＤＲＳＤＲＡＭの場合においても適用することができる。

次に、第９の実施の形態のシステムについて説明する。
以下、第９の実施の形態のシステムについて、前述した第７の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第９の実施の形態の集積回路は、第７の実施の形態に対して、低速データ入出力制御に使用可能な端子が少なく、低速データの低速入力と低速出力を同時にできない場合においても対応することができる回路である。回路構成は第７の実施の形態の集積回路１００ｅと同様である。

図２２は、第９の実施の形態の集積回路の動作波形を示す図である。
図２２において、制御信号は試験回路１５ｃに入力する制御信号である。以下に制御信号の意味を示す。

ＩＮ１：試験用ＲＡＭ１３ａまたは試験用ＲＡＭ１３ｂにリードデータを低速で１６ビットずつ順次入力する。
ＩＮ０：ライトデータｃ６３〜ｃ４８を低速でＩ／Ｏ１９ｂから入力し、低速データ入力回路１５１ａの各セレクタにそれぞれ‘０’を入力する。

ＷＡ１：試験用ＲＡＭ１３ａに１ワードライトする。
ＷＡ３：試験用ＲＡＭ１３ａに３ワードライトする。
ＩＮ１ＲＡ：リードデータを低速で１６ビットずつ順次入力し、試験用ＲＡＭ１３ｂから１ワードリードする。

ＯＵＴ１：低速データ出力回路において、試験用ＲＡＭ１３ａから読み込んだ低速のライトデータ中、ライトデータｃ４７〜ｃ３２を出力する。
ＯＵＴ２：低速データ出力回路において、試験用ＲＡＭ１３ａから読み込んだ低速のライトデータ中、ライトデータｃ３１〜ｃ１６を出力する。

ＯＵＴ３：低速データ出力回路において、試験用ＲＡＭ１３ａから読み込んだ低速のライトデータ中、ライトデータｃ１５〜ｃ０を出力する。
ここで、ＯＵＴ１〜ＯＵＴ３以外の期間は常にライトデータｃ６３〜ｃ４８を出力する。

以下、第９の実施の形態の集積回路の動作について説明するが、第５（第６）の実施の形態の集積回路１００ｄの動作と同様の点については説明を省略する。
まず、制御信号ＩＮ１を入力し、試験用ＲＡＭ１３ａにリードデータＲＡ０ａ〜ＲＡ０ｄを１６ビットずつ低速で順次入力する（時刻Ａ２）。

次に、制御信号ＷＡ１を入力し、試験用ＲＡＭ１３ａに１ワード分のリードデータＲＡ０、すなわちリードデータＲＡ０ａ〜ＲＡ０ｄを低速でライトする（時刻Ｂ２）。
次に、制御信号ＩＮ１を入力し、試験用ＲＡＭ１３ａに低速でリードデータＲＡ１ａ〜ＲＡ１ｄを１６ビットずつ順次入力する（時刻Ｃ２）。

次に、制御信号ＷＡ３を入力し、試験用ＲＡＭ１３ａに３ワード分のリードデータＲＡ１、すなわち３ワード分のリードデータＲＡ１ａ〜ＲＡ１ｄを低速でライトする（時刻Ｄ２）。

次に、制御信号ＷＢ１を入力し、試験用ＲＡＭ１３ｃに１ワード分のリードデータＲＢ０、すなわちリードデータＲＢ０ａ〜ＲＢ０ｄを低速でライトする（時刻Ｅ２）。
その後、順次処理を行い、制御信号ＩＮ１ＲＡを入力し（時刻Ｆ２）、リードデータを１６ビットずつ低速で順次入力し、試験用ＲＡＭ１３ｂから１ワードリードする。

その後、制御信号ＯＵＴ１を入力し（時刻Ｇ２）、低速データ出力回路１５２ａからライトデータｂ４７〜ｂ３２を出力する。
その後、制御信号ＩＮ０を入力し（時刻Ｈ２）、低速データ入力回路１５１ａの各セレクタにそれぞれ‘０’を入力し、低速のライトデータｂ６３〜ｂ４８をＩ／Ｏ１６ａから入力する。

以後同様に動作を行う。
この第９の実施の形態のシステムによれば、第７の実施の形態のシステムと同様の効果が得られる。

そして、第９の実施の形態のシステムによれば、低速データ入出力制御に使用可能な端子が少なく、データの低速入力と低速出力を同時にできない場合であっても、制御信号の入力パターンを変更することで対応することができる。

次に、第１０の実施の形態のシステムについて説明する。
以下、第１０の実施の形態のシステムについて、前述した第５の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第１０の実施の形態の集積回路１００ｇは、デフォルトで外部メモリ制御回路１１にＷＡＩＴをかける点が異なっている。
図２３は、第１０の実施の形態のシステムを示すブロック図である。

第１０の実施の形態の集積回路１００ｇは、内部回路１０の試験用ＲＡＭ１３への複数のアクセス要求（図２３ではＲＥＱ＿ＡおよびＲＥＱ＿Ｂ）の管理を行う調整回路１１１を有している。

また、ＬＳＩテスタ２００は、試験回路１５ｂを介して外部メモリ制御回路１１にデフォルトでＷＡＩＴをかける。
図２４は、第１０の実施の形態の集積回路の動作波形を示す図である。なお、図２４において、ＲＥＱ＿Ａ（リード）およびＲＥＱ＿Ｂ（リード）は、内部回路１０のリードアクセス要求を示しており、リード開始、リード終了およびリード時データ転送は、外部メモリ制御回路１１の動作を示しており、ＲＥＱ＿Ａ（ライト）およびＲＥＱ＿Ｂ（ライト）は、内部回路１０のリードアクセス要求を示しており、ライト開始、ライト終了およびライト時データ転送は、外部メモリ制御回路１１の動作を示している。

図２４では外部メモリ制御回路１１がリードデータをリードしようとするときは試験用ＲＡＭ１３のライトデータ領域に必要なデータが書かれ、外部メモリ制御回路１１がライトデータをライトしようとするときは試験用ＲＡＭ１３のライトデータ領域に充分な空きができた後に、外部メモリ制御回路１１のＷＡＩＴを解除し、低速クロック１パルス後に外部メモリ制御回路１１にＷＡＩＴをかける。低速クロック１パルス分のＷＡＩＴ解除に対して、外部メモリアクセスが２回発生する場合がある。

この第１０の実施の形態のシステムによれば、第５の実施の形態のシステムと同様の効果が得られる。
そして、第１０の実施の形態のシステムによれば、先行するメモリアクセスが終了する前に次のアクセスを開始しているので、外部メモリアクセスを効率化することができる。

また、外部メモリ制御回路１１の構成や外部メモリの種類によっては、メモリアクセス動作をオーバーラップさせることができる。例えば外部メモリがＳＤＲＡＭの場合、アクセスするバンクが異なる時はリード／ライト中に次のメモリアクセスのバンクアクティブを行うことができる。

次に、第１１の実施の形態のシステムについて説明する。
以下、第１１の実施の形態のシステムについて、前述した第１０の実施の形態との相違点を中心に説明し、同様の事項については、その説明を省略する。

第１０の実施の形態の集積回路１００ｇでは、外部メモリアクセスがオーバーラップしないように常にＷＡＩＴをかけ低速クロック１パルスだけＷＡＩＴを解除したが、内部クロックが速く、２つのメモリアクセスが発生する場合がある。第１１の実施の形態の集積回路は、２つのメモリアクセスの発生を防止する点が異なっている。

図２５は、第１１の実施の形態のシステムを示すブロック図である。
第１１の実施の形態の集積回路１００ｈは、２つのメモリアクセスの発生を防止するために、ＷＡＩＴ信号の立ち下がりエッジを検出するエッジ検出回路２４を有している。

エッジ検出回路２４は、立ち下がりエッジを検出すると、Ｉ／Ｏクロック１パルス分のＷＡＩＴ解除（エッジパルス）を外部メモリ制御回路１１に出力する。ここで、外部メモリ制御回路１１内の調整回路１１１のクロックがＩ／Ｏクロックと異なる場合は、調整回路１１１のクロック１パルス分のＷＡＩＴ解除とする。

図２６は、第１１の実施の形態の集積回路の動作波形を示す図である。
エッジ検出回路２４が出力するＷＡＩＴ解除１回につき、外部メモリ制御回路１１のクロック１パルス分だけＷＡＩＴを解除するので、外部メモリアクセスは１回しか発生しない。従って、試験回路１５ｂに入力する制御信号で、外部メモリアクセスのタイミングを確実に制御することができる。特に、外部メモリアクセスの最長バーストで扱うデータ量と、試験用ＲＡＭ１３の容量が略同じ場合に有効となる。先行するライト（またはリード）のあとに最長バーストのライト（またはリード）がオーバーラップするとき、第１０の実施の形態では、ライトデータが試験用ＲＡＭ１３から溢れ（または試験用ＲＡＭ１３の不足が生じ）るが、本実施の形態ではデータの溢れ（または不足）が起きない。また、試験回路のデバッグや、テスト信号作成シミュレーションのデバッグを容易にすることができる。

以上、本発明の集積回路を、図示の実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、各部の構成は、同様の機能を有する任意の構成のものに置換することができる。また、本発明に、他の任意の構成物や工程が付加されていてもよい。

また、本発明は、前述した各実施の形態のうちの、任意の２以上の構成（特徴）を組み合わせたものであってもよい。
（付記１）回路の動作速度を検証することができる集積回路において、
試験対象となる内部回路と、
前記内部回路と外部装置との間に設けられ、前記外部装置との間でリードコマンドおよびライトコマンドを用いて前記内部回路のリードデータの入力およびライトデータの出力を行う制御回路と、
低速で入力される前記リードデータを記憶するリードデータ記憶部と、前記制御回路から出力される前記ライトデータを記憶するライトデータ記憶部とを有する試験用記憶部と、
前記制御回路から発行される前記コマンドを解釈し、前記制御回路に前記リードデータの入力が必要であると判断したとき、前記試験用記憶部から前記リードデータを前記制御回路に高速に供給し、前記制御回路から前記ライトデータが出力されると判断したとき、前記制御回路から出力された前記ライトデータを前記試験用記憶部に高速に供給するコマンド解釈回路と、
前記外部装置から入力される前記リードデータを低速で前記試験用記憶部に入力する入力回路と、
前記試験用記憶部に供給された前記ライトデータを低速で前記外部装置に出力する出力回路と、
を有することを特徴とする集積回路。

（付記２）前記コマンド解釈回路が前記試験用記憶部との間で前記リードデータの入力および前記ライトデータの出力を行うとともに前記入力回路が前記リードデータを前記試験用記憶部に入力し、前記出力回路が前記ライトデータを前記外部装置に出力することを特徴とする付記１記載の集積回路。

（付記３）前記入力回路と前記出力回路とは一体的に設けられていることを特徴とする付記１記載の集積回路。
（付記４）前記外部装置は、前記入力回路および前記出力回路に動作用の低速クロックを入力し、前記コマンド解釈回路に前記低速クロックより高速な動作用のクロックを入力することを特徴とする付記１記載の集積回路。

（付記５）前記制御回路が外部との間で直接データの入出力を行うために設けられたデータ入出力部と、前記試験用記憶部を介してデータの入出力を行うために設けられた低速データ入出力部とを別個に有することを特徴とする付記１記載の集積回路。

（付記６）前記低速データ入出力部のデータ入出力用のビット幅と、前記試験用記憶部のデータ入出力用のビット幅とを変換する変換回路を有することを特徴とする付記５記載の集積回路。

（付記７）前記変換回路は、前記試験用記憶部と前記外部装置との間に設けられており、前記試験用記憶部から出力される複数の前記ライトデータが同一か否かを比較する比較回路を有し、前記ライトデータが同一のライトデータである場合、同一の前記ライトデータのいずれか１つの前記ライトデータと前記比較回路の比較結果とを前記低速データ入出力部に出力することを特徴とする付記６記載の集積回路。

（付記８）前記外部装置は、前記制御回路にデフォルトでＷＡＩＴを出力し、
前記試験用記憶部に前記リードデータが揃っていないとき、または前記試験用記憶部に前記ライトデータを記憶する十分な空きが無いとき、前記ＷＡＩＴを解除することを特徴とする付記１記載の集積回路。

（付記９）前記ＷＡＩＴのエッジを検出して前記制御回路のクロック１パルス分に等しいエッジパルスを発生する検出回路を有し、前記制御回路は前記エッジパルスの入力により前記ＷＡＩＴを解除することを特徴とする付記８記載の集積回路。

（付記１０）前記外部装置は、当該集積回路の動作速度を検証するテスト装置であることを特徴とする付記１記載の集積回路。
（付記１１）前記外部装置から前記制御回路に直接入力される前記リードデータと前記試験用記憶部を介して入力される前記リードデータとを切り替えるセレクタを有することを特徴とする付記１記載の集積回路。

（付記１２）前記制御回路から前記外部装置に直接出力される前記ライトデータと前記試験用記憶部を介して出力される前記ライトデータとを切り替えるセレクタを有することを特徴とする付記１記載の集積回路。

（付記１３）前記外部装置は、前記コマンド解釈回路が前記リードコマンドを出力するタイミングに応じて前記試験用記憶部に前記リードデータを低速で入力するよう前記入力回路を動作させることを特徴とする付記１記載の集積回路。

（付記１４）前記外部装置は、前記コマンド解釈回路が前記ライトコマンドを出力するタイミングに応じて前記試験用記憶部から前記ライトデータを低速で出力するよう前記出力回路を動作させることを特徴とする付記１記載の集積回路。

第１の実施の形態のシステムを示すブロック図である。第１の実施の形態の集積回路の動作波形を示す図である。第１の実施の形態の他の動作例を示す図である。第２の実施の形態のシステムを示すブロック図である。第３の実施の形態のシステムを示すブロック図である。第４の実施の形態の集積回路を示すブロック図である。低速データ入力回路を示す図である。低速データ出力回路を示す図である。第４の実施の形態の集積回路の動作波形を示す図である。第４の実施の形態の集積回路の動作波形を示す図である。第５の実施の形態のシステムを示すブロック図である。第５の実施の形態の低速データ出力回路を示す回路図である。第６の実施の形態の集積回路の動作波形を示す図である。第６の実施の形態の集積回路の動作波形を示す図である。第７の実施の形態のシステムを示すブロック図である。第７の実施の形態の低速データ入力回路を示す図である。第７の実施の形態の低速データ出力回路を示す図である。第７の実施の形態の集積回路の動作波形を示す図である。第８の実施の形態のシステムを示す図である。第８の実施の形態の集積回路のデータ入力回路を示す図である。第８の実施の形態の集積回路のデータ出力回路を示す図である。第９の実施の形態の集積回路の動作波形を示す図である。第１０の実施の形態のシステムを示すブロック図である。第１０の実施の形態の集積回路の動作波形を示す図である。第１１の実施の形態のシステムを示すブロック図である。第１１の実施の形態の集積回路の動作波形を示す図である。従来の半導体集積回路のテストシステムを示すブロック図である。従来例の動作波形を示す図である。

符号の説明

１０内部回路
１１、１１ａ、１１ｂ外部メモリ制御回路
１２発振回路
１３、１３ａ、１３ｂ、１３ｃ、１３ｄ試験用ＲＡＭ
１４、１４ａ、１５、１５ａ、１５ｂ、１５ｃ試験回路
１６、１９、１９ａ、１９ｂＩ／Ｏ
１７、１７ａ試験用セレクタ
１８テスト信号入力部
２０入力部
２１出力部
２２ａ、２２ｂデータ入力回路
２３ａ、２３ｂデータ出力回路
２４エッジ検出回路
１００〜１００ｈ集積回路
１１１調整回路
１５１低速データ入力回路
１５２、１５１ａ、１５２ａ低速データ出力回路
２００ＬＳＩテスタ

Claims

試験対象となる内部回路と、
前記内部回路と外部装置との間に設けられ、前記外部装置との間でリードコマンドおよびライトコマンドを用いて前記内部回路のリードデータの入力およびライトデータの出力を行う制御回路と、
低速で入力される前記リードデータを記憶するリードデータ記憶部と、前記制御回路から出力される前記ライトデータを記憶するライトデータ記憶部とを有する試験用記憶部と、
前記制御回路から発行される前記コマンドを解釈し、前記制御回路に前記リードデータの入力が必要であると判断したとき、前記試験用記憶部から前記リードデータを前記制御回路に高速に供給し、前記制御回路から前記ライトデータが出力されると判断したとき、前記制御回路から出力された前記ライトデータを前記試験用記憶部に高速に供給するコマンド解釈回路と、
前記外部装置から入力される前記リードデータを低速で前記試験用記憶部に入力する入力回路と、
前記試験用記憶部に供給された前記ライトデータを低速で前記外部装置に出力する出力回路と、
を有し、
前記入力回路は、前記外部装置から前記リードデータと個数を示す情報とが入力されると、入力された前記リードデータと同一のデータを前記個数分だけ連続して前記試験用記憶部の前記リードデータ記憶部に入力することを特徴とする集積回路。
前記コマンド解釈回路が前記試験用記憶部との間で前記リードデータの入力および前記ライトデータの出力を行うとともに前記入力回路が前記リードデータを前記試験用記憶部に入力し、前記出力回路が前記ライトデータを前記外部装置に出力することを特徴とする請求項１記載の集積回路。
前記入力回路と前記出力回路とは一体的に設けられていることを特徴とする請求項１記載の集積回路。
前記外部装置は、前記入力回路および前記出力回路に動作用の低速クロックを入力し、前記コマンド解釈回路に前記低速クロックより高速な動作用のクロックを入力することを特徴とする請求項１記載の集積回路。
前記制御回路が外部との間で直接データの入出力を行うために設けられたデータ入出力部と、前記試験用記憶部を介してデータの入出力を行うために設けられた、前記入力回路および前記出力回路を含む低速データ入出力部とを別個に有することを特徴とする請求項１記載の集積回路。
前記低速データ入出力部のデータ入出力用のビット幅と、前記試験用記憶部のデータ入出力用のビット幅とを変換する変換回路を有することを特徴とする請求項５記載の集積回路。
前記変換回路は、前記試験用記憶部と前記外部装置との間に設けられており、前記試験用記憶部から出力される複数の前記ライトデータが同一か否かを比較する比較回路を有し、前記ライトデータが同一のライトデータである場合、同一の前記ライトデータのいずれか１つの前記ライトデータと前記比較回路の比較結果とを前記低速データ入出力部に出力することを特徴とする請求項６記載の集積回路。
前記外部装置は、前記制御回路にデフォルトでＷＡＩＴを出力し、
前記試験用記憶部に前記リードデータが揃ったとき、または前記試験用記憶部に前記ライトデータを記憶する十分な空きができたとき、前記ＷＡＩＴを解除することを特徴とする請求項１記載の集積回路。
前記ＷＡＩＴのエッジを検出して前記制御回路のクロック１パルス分に等しいエッジパルスを発生する検出回路を有し、前記制御回路は前記エッジパルスの入力により前記ＷＡＩＴを解除することを特徴とする請求項８記載の集積回路。
前記外部装置は、当該集積回路にテスト信号を入力するテスト装置であることを特徴とする請求項１記載の集積回路。