JP2004246979A - 半導体試験回路、半導体記憶装置および半導体試験方法 - Google Patents
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Abstract
【解決手段】複数のカウンタ1−1〜1−nが設けられ、各カウンタ1−1〜1−nにより、半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分が指定される。また、各カウンタ1−1〜1−nのカウント動作は、スイッチ回路2から出力されるカウンタ制御信号S1〜Snに基づいて制御される。スイッチ回路2は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Sinのいずれかを、カウンタ制御信号S1〜Snとしてカウンタ1−1〜1−nごとに選択的に出力する。これにより、各カウンタ1−1〜1−nのカウント値に対する書き込み/読み出しアドレスの割り付けを変更することができる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、半導体記憶装置の書き込み/読み出し動作の試験を行う半導体試験回路および半導体試験方法と、このような半導体試験回路を具備する半導体記憶装置に関する。
【0002】
【従来の技術】
近年、電子機器の小型化に伴い、半導体デバイスの専有面積をより縮小することが求められている。このため、MCP(Multi Chip Package)あるいはSIP(System In Package)等のように、複数の半導体チップを1つのパッケージ上に搭載することが多くなっている。
【0003】
例えばDRAM(Dynamic Random Access Memory)等の半導体記憶装置についても、同様に、MCPやSIPへ搭載されることが多くなっている。半導体記憶装置では特に、出荷前の試験工程においてメモリセル内部の不良ビットを検出することが重要であるが、MCPやSIPに搭載された場合、半導体記憶装置に対する配線がパッケージ内の他のチップとの間で閉じた状態となることが多い。この場合は、半導体記憶装置の制御端子が、パッケージの外部端子として設けられないため、パッケージに実装されて封止された後の時点での試験を行うことが不可能になる。
【0004】
そこで、試験対象の半導体回路と同じチップ内、あるいは同じパッケージに組み込まれた他の半導体チップ内に試験回路を設け、この試験回路の動作により一部の試験工程を置き換えることが考えられている。このような同じパッケージ内の半導体回路に対する自己試験機能は、BIST(Built In Self Test)と呼ばれている。
【0005】
BISTを実現する回路(以下、BIST回路と呼称する)を搭載した従来の一般的な半導体記憶装置としては、例えば、複数のバンクあるいはセルアレイ単位に分割されたメモリセルアレイと、これらのバンクあるいはセルアレイ単位に設けられて、それぞれ独立に制御可能な自己テスト機能回路(BIST回路に対応する)とを具備し、各自己テスト機能回路が、それぞれ対応するメモリセルアレイに対するアドレス発生回路、テストパターンデータ発生回路および制御信号発生回路と、これらを制御するBIST制御回路と、対応するバンクあるいはセルアレイ単位のテスト出力データと期待値とを比較する、バンクあるいはセルアレイ単位の出力ビット数に応じた数の比較器とを具備するものがあった。
【0006】
この半導体記憶装置では、BIST制御回路へのシステムクロックの入力に応じてBIST制御回路が動作し、この制御の下で、アドレス発生回路、テストパターンデータ発生回路および制御信号発生回路がそれぞれテストに必要なアドレス、テストパターンおよび書き込み/読み出し等の制御信号を発生し、これらを受けたメモリセルアレイの書き込み/読み出し動作が実行される。そして、読み出し動作時にメモリセルアレイから読み出されたデータが、比較器において期待値と比較され、Pass/Failの判定が行われる(例えば、特許文献1参照)。
【0007】
ところで、BIST回路では通常、あらかじめ用意された1種類以上の試験パターンを実行することが可能となっている。各試験パターンでは、例えばメモリセルアレイ内でデータが記憶される領域が幾何学模様状となる等、書き込み/読み出しのアドレス指定の進み方や書き込むデータの組み合わせが随時変更される。
【0008】
ここで、図18は、メモリセルアレイに対する論理アドレスの割り付けの例を示す図である。
図18の例では、22ビットの数値によりメモリセルアレイに対する論理アドレス指定を行うことが可能となっており、下位から6ビット分、14ビット分、2ビット分に対して、それぞれコラムアドレス、ローアドレス、バンクアドレスが割り付けられている。BIST回路では通常、このような書き込み/読み出しアドレスを自己発生するためのカウンタ回路を具備している。
【0009】
図19は、BIST回路が具備する従来のアドレスカウンタの構成例を示す図である。
図19に示すアドレスカウンタは、図18のアドレス割り付けに対応して設けられるものであり、アドレス数に対応する22桁分のカウンタセルCNT0〜CNT21が設けられて、最下位のカウンタセルCNT0の出力から順にコラムアドレスCA0〜CA5、ローアドレスRA0〜RA13、バンクアドレスBA0〜BA1が割り付けられている。そしてこれらの出力値が例えばアドレスデコーダによりデコードされることにより、メモリセルアレイ内のビット線、ワード線、バンクがそれぞれ1つずつ選択される。
【0010】
このアドレスカウンタにおいて、2桁目のカウンタセルCNT1以上では各カウンタセルのカウントアップは下位のカウンタセルの出力に応じて行われ、最下位のカウンタセルCNT0にカウントアップ制御信号(例えばクロック信号CLK)が入力されることにより、カウントアップ動作が開始される。
【0011】
BIST回路による自己試験動作(以下、BIST動作と呼称する)で、すべてのメモリセルにデータの書き込みを行う場合は、通常、次のような動作が行われる。BIST動作が開始された時点では、一般的に各カウンタセルはリセットされており、すべてのアドレスが“0”となっている。このアドレスより1回目の書き込み動作が行われ、“0”番地のメモリセルにデータが書き込まれる。次にカウンタ回路がカウントアップされ、出力値の最下位ビットが“1”となる。そして、このアドレスにより2回目の書き込み動作が行われ、“1”番地のメモリセルにデータが書き込まれる。このように、書き込み動作が行われるごとにカウンタ回路を順次カウントアップすることにより、すべてのメモリセルに対してデータの書き込みを行うことが可能となる。
【0012】
なお、集積回路内にシェイプの異なるRAMが配置されている場合に、これらのRAMに対してテストを行う自己試験用回路として、テストを行うすべてのRAMのXアドレスおよびYアドレスをそれぞれ生成して出力するアップカウンタ付きのレジスタで構成されたXアドレスレジスタおよびYアドレスレジスタと、これらの各レジスタから出力されるXアドレスおよびYアドレスから、テスト対象となるRAMに対してイネーブル信号を生成して出力するチップイネーブル制御回路部とを具備するものがあった。この自己試験用回路では、チップイネーブル制御回路部が、各レジスタからのXアドレスおよびYアドレスのビット数から、テスト対象のRAMのシェイプを特定することにより、ダイアゴナルパターンを生成するデータ生成回路を共有して、被テスト回路を並列にテストすることが可能となっている(例えば、特許文献2参照)。
【0013】
【特許文献1】
特開2002−163899号公報(段落番号〔0009〕〜〔0023〕、第1図)
【特許文献2】
特開2001−222900号公報(段落番号〔0010〕〜〔0030〕、第1図)
【0014】
【発明が解決しようとする課題】
ところで、従来のBIST回路では、アドレスカウンタの各出力ビットに対してアドレスが固定的に割り付けられていた。このため、実行可能な試験パターンに制限があった。
【0015】
例えば、上記の図19で示したアドレスカウンタにおいて、図18のようなアドレス割り付けが行われた場合、アドレスカウンタのカウント動作によりコラムアドレスが優先的に変化される。すなわち、初期動作ではまず、ローアドレスおおよびバンクアドレスとしてそれぞれ“0x0000”番地、バンク“0”が指定された状態で、カウント動作によりコラムアドレスとして“0x00”番地から“0x3F”番地まで順に指定される。この後、ローアドレスの指定が“0x0001”番地から“0x3FFF”番地に順次変更されて、その変更のたびにすべてのコラムアドレスが順次指定される。さらに、バンクアドレスの指定がバンク“1”からバンク“3”に順次変更され、同様のアドレス指定動作が行われる。
【0016】
このような動作により、コラム方向(すなわちビット線)の選択を高速に変化させる試験パターンの実行が可能となる。しかし、ローアドレスやバンクアドレスを優先的に高速に変化させる試験パターンを実行することはできない。特に最近では、複数のバンクを有して、各バンクからの入出力をグローバルデータバスにより共通化したメモリセルアレイ構成を有する半導体記憶装置が多く、このような半導体記憶装置では、各バンクのローカルデータバスを視点とした、仕様上の上限速度での試験(AT−SPEED試験)とともに、グローバルデータバスを視点としたAT−SPEED試験やバンク間のデータバス干渉試験を行うことが、不良検出率を高めるために重要となっている。しかし、これらの試験パターンをすべて実行可能とするためには、アドレスの割り付け方の異なる複数のアドレスカウンタを設ける必要があり、BIST回路の実装面積が増大化してしまう。
【0017】
本発明はこのような課題に鑑みてなされたものであり、簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験回路を提供することを目的とする。
【0018】
また、本発明の他の目的は、簡易な装置構成でありながら、自己試験回路において実行可能な試験パターン数を増加させることが可能な半導体記憶装置を提供することである。
【0019】
さらに、本発明の他の目的は、簡易な装置構成でありながら、実行可能な試験パターン数を増加させることが可能な半導体記憶装置に対する半導体試験方法を提供することである。
【0020】
【課題を解決するための手段】
本発明では上記課題を解決するために、図1に示すような半導体試験回路が提供される。この半導体試験回路は、半導体記憶装置の書き込み/読み出し動作の試験を行うものであり、それぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタ1−1〜1−n(ただし、nは1以上の整数)と、前記各カウンタ1−1〜1−nのカウント動作を制御するカウンタ制御信号S1〜Snとして、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタ1−1〜1−nに対して共通に使用される共通カウンタ制御信号Sinを、前記カウンタ1−1〜1−nごとに選択的に出力するスイッチ回路2とを有することを特徴とする。
【0021】
このような半導体試験回路では、複数のカウンタ1−1〜1−nが設けられ、各カウンタ1−1〜1−nにより、半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分が指定される。また、各カウンタ1−1〜1−nのカウント動作は、スイッチ回路2から出力されるカウンタ制御信号S1〜Snに基づいて制御される。スイッチ回路2は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号Sinのいずれかを、カウンタ制御信号S1〜Snとしてカウンタ1−1〜1−nごとに選択的に出力する。これにより、各カウンタ1−1〜1−nのカウント値に対する書き込み/読み出しアドレスの割り付けを変更することができる。
【0022】
また、本発明では、メモリセルへの書き込み/読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、前記自己試験回路は、それぞれのカウント値によって、前記メモリセルへの書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタと、前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる前記最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路とを有することを特徴とする半導体記憶装置が提供される。
【0023】
このような半導体記憶装置では、自己試験回路に複数のカウンタが設けられ、各カウンタにより、半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分が指定される。また、各カウンタのカウント動作は、スイッチ回路から出力されるカウンタ制御信号に基づいて制御される。スイッチ回路は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号のいずれかを、カウンタ制御信号としてカウンタごとに選択的に出力する。これにより、各カウンタのカウント値に対する書き込み/読み出しアドレスの割り付けを変更することができる。
【0024】
さらに、本発明では、半導体記憶装置に対する書き込み/読み出し動作に対する半導体試験方法において、複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定することを特徴とする半導体試験方法が提供される。
【0025】
このような半導体試験方法では、複数のカウンタのそれぞれにより、半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分が指定される。また、各カウンタのカウント動作は、出力先以外のいずれかのカウンタによる最上位ビットの出力値、または、すべてのカウンタに対して共通に使用される共通カウンタ制御信号のいずれかが選択的に入力されることにより制御される。これにより、各カウンタのカウント値に対する書き込み/読み出しアドレスの割り付けを変更することができる。
【0026】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の半導体試験回路の原理を説明するための原理図である。
【0027】
本発明の半導体試験回路は、DRAM等の半導体記憶装置に対する出荷前試験を実行するためのもので、主に、試験対象の半導体記憶装置と同一のチップ上または同一のパッケージ上において、自己試験回路として設けられる。この半導体試験回路は、複数のカウンタ1−1〜1−n(ただし、nは1以上の整数)と、スイッチ回路2とを具備する。
【0028】
カウンタ1−1〜1−nは、試験対象の半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分をそれぞれ指定する。すなわち、書き込み/読み出しアドレスとして出力すべきアドレス群のうち、1ビット分または連続する複数ビット分が、各カウンタ1−1〜1−nのカウント値に対して割り付けられて、これらのカウント値が半導体記憶装置に出力される。また、各カウンタ1−1〜1−nのカウント動作は、スイッチ回路2から出力されるカウンタ制御信号S1〜Snによって制御される。例えば、カウンタ制御信号S1〜Snは、各カウンタ1−1〜1−nのカウントアップまたはカウントダウンのタイミングを与える。さらに、各カウンタ1−1〜1−nからの最上位ビットのカウント値C1〜Cnは、試験対象の半導体記憶装置とともに、スイッチ回路2に出力される。
【0029】
スイッチ回路2は、各カウンタ1−1〜1−nに対するカウンタ制御信号S1〜Snとして、入力された信号を個別に切り換えて出力する。このスイッチ回路2には、各カウンタ1−1〜1−nからの最上位ビットのカウント値C1〜Cnと、各カウンタ1−1〜1−nに対して共通のカウンタ制御信号として使用される共通カウンタ制御信号Sinが入力される。そして、スイッチ回路2は、カウンタ制御信号S1〜Snとして、共通カウンタ制御信号Sin、または、出力先以外のいずれかのカウンタによる最上位ビットの出力値のいずれかを選択的に出力する。例えば、カウンタ1−1に対するカウンタ制御信号S1として、共通カウンタ制御信号Sinと、他の1−2〜1−nのいずれかからのカウント値C2〜Cnとを切り換えて出力する。スイッチ回路2は、このような出力信号の切り換え動作を、例えば外部から入力されるモード指定信号MODEに応じて行う。
【0030】
このような構成により、書き込み/読み出しアドレスの各ビットに対する各カウンタ1−1〜1−nの割り付けを、スイッチ回路2における切り換え動作によって変更することができる。例えば、N=2とした場合、スイッチ回路2において、カウンタ1−1へのカウンタ制御信号S1として共通カウンタ制御信号Sinを選択し、カウンタ1−2へのカウンタ制御信号S2として、カウンタ1−1の最上位ビットC1を選択すると、各カウンタ1−1および1−2は、書き込み/読み出しアドレスの各ビットに対して下位側ビット、上位側ビットを指定するようにそれぞれに割り付けられた一体のアドレスカウンタとして動作する。ここで、例えばカウンタ1−1および1−2のカウント値でそれぞれコラムアドレス、ローアドレスを指定するものとすると、共通カウンタ制御信号Sinの入力に応じて、カウンタ1−1のカウンタ値、すなわちコラムアドレスを優先的に変化させることができる。
【0031】
一方、スイッチ回路2において、カウンタ制御信号S1およびS2として、カウンタ1−2の最上位ビットC1、共通カウンタ制御信号Sinをそれぞれ選択すると、各カウンタ1−1および1−2のカウント値には、書き込み/読み出しアドレスの各ビットに対して上位側ビット、下位側ビットが割り付けられる。従って、共通カウンタ制御信号Sinの入力に応じて、カウンタ1−2のカウンタ値、すなわち上記構成の場合はローアドレスを優先的に変化させることができる。
【0032】
さらに、3つ以上のカウンタを使用する場合は、例えば、スイッチ回路2において、いずれか1つのカウンタに対して共通カウンタ制御信号Sinを選択し、他のカウンタに対してはそれぞれ異なるカウンタからの最上位ビットを選択することで、これらのカウンタを一体のアドレスカウンタとして使用することができる。例えば、複数のバンクを具備する半導体記憶装置の場合に、コラムアドレス、ローアドレスおよびバンクアドレスをそれぞれカウンタ1−1、1−2および1−3が指定するようにし、スイッチ回路2において、カウンタ制御信号S1、S2およびS3として、共通カウンタ制御信号Sin、カウンタ1−1の最上位ビットC1、カウンタ1−2の最上位ビットC2をそれぞれ選択する。これにより、書き込み/読み出しアドレスとして下位側からコラムアドレス、ローアドレス、バンクアドレスが割り付けられ、コラムアドレスを優先的に変化させた試験を行うことができる。
【0033】
同様に、カウンタ制御信号S1、S2およびS3として、カウンタ1−3の最上位ビットC3、カウンタ1−1の最上位ビットC1、共通カウンタ制御信号Sinをそれぞれ選択すると、書き込み/読み出しアドレスとして下位側からバンクアドレス、コラムアドレス、ローアドレスが割り付けられ、バンクアドレスを優先的に変化させた試験を行うことができる。ここで、前者の場合はページ動作について、後者の場合はバンクインタリーブ動作について、例えば仕様上の最高速度での書き込み/読み出しを行った場合の試験を行うことが可能となる。
【0034】
このように、本発明の半導体試験回路では、スイッチ回路2での切り替え動作により、書き込み/読み出しアドレス内のアドレス群に対する各カウンタ1−1〜1−nのカウント値の割り付けを、任意に変更して試験を行うことが可能となる。これにより、実行可能な試験パターンが増加し、試験対象の半導体記憶装置の構造に応じた適切な試験を実行することが可能となる。
【0035】
また、本発明では、カウンタ1−1〜1−nのカウントする合計ビット数として、書き込み/読み出しアドレスの指定に必要なビット数以上が必要とされないため、カウンタの回路規模を大きくする必要がない。さらに、スイッチ回路2では入力信号の切り換え動作のみが行われ、複雑な制御や回路が必要とならない。従って、装置コストや回路面積を大きく増大させることなく、試験パターン数を容易に増加させ、不良品の検出精度を高めることが可能となる。
【0036】
次に、本発明の半導体試験回路を、SDRAM(Synchronous−DRAM)に対する自己試験回路(BIST回路)に適用した場合を想定して、本発明の実施の形態例を具体的に説明する。なお、以下では例として、記憶容量64Mbitで、メモリセルアレイ上に4つのバンクを具備するSDRAMに本発明を適用した場合について説明する。
【0037】
図2は、本発明の第1の実施の形態に係るSDRAMの要部構成例を示す図である。
本実施の形態に係るSDRAMは、図2に示すように、BIST回路100とメモリセルアレイ200とを具備する。ここで、BIST回路100は、メモリセルアレイ200と同一チップ上あるいは同一パッケージ上に、メモリセルアレイ200に対する自己試験回路として形成される。また、BIST回路100は、BIST制御回路110、アドレス発生回路120、パターンデータ発生回路130、および比較器140を具備する。
【0038】
BIST制御回路110は、外部から入力されるコマンドコード信号CODEに基づいて、BIST回路100内の動作と、試験時のメモリセルアレイ200における書き込み/読み出し動作とを制御する。このBIST制御回路110は、外部からのクロック信号CLKに同期して動作する。
【0039】
BIST制御回路110は、コマンドコード信号CODEに応じて自己試験の実行を開始するとともに、コマンドコード信号CODEで指定される試験パターンを認識する。そして、この試験パターンに応じて、メモリセルアレイ200に対して、データの書き込みおよび読み出し動作、アクティブ動作、プリチャージ動作等を実行させる制御信号を出力する。また、アドレス発生回路120に対して、クロック信号を供給するとともに、認識した試験パターンに応じたモード信号を出力する。さらに、パターンデータ発生回路130に対して、クロック信号を供給するとともに、認識した試験パターンに応じて発生すべきパターンデータを指定する制御信号を出力する。
【0040】
アドレス発生回路120は、BIST制御回路110から指定されるモード信号に応じて、メモリセルアレイ200上でのデータの書き込みおよび読み出しのアドレスを発生し、メモリセルアレイ200に出力する。
【0041】
パターンデータ発生回路130は、BIST制御回路110からの制御信号に応じて、試験用のデータをメモリセルアレイ200に出力する。また、データの読み出し時には、メモリセルアレイ200からの読み出しデータに対する期待値データを、比較器140に対して出力する。
【0042】
比較器140は、メモリセルアレイ200からの読み出しデータと、パターンデータ発生回路130からの期待値データとを比較してPass/Failの判定を行い、判定結果を出力端子(DQC−PAD)を通じて外部に出力する。
【0043】
メモリセルアレイ200は、自己試験時において、BIST制御回路110からの制御信号に基づいて、パターンデータ発生回路130からのデータの書き込みを行い、読み出したデータを比較器140に出力する。このとき、アドレス発生回路120からのアドレスをデコードして、ビット線、ワード線およびバンクを1つずつ選択して、データの書き込みおよび読み出しを行うメモリセルを特定する。なお、メモリセルアレイ200は、4つのバンクを具備し、各バンクへのデータの入出力は、共通に設けられたグローバルデータバスを通じて行われる。
【0044】
次に、図3は、アドレス発生回路120の内部構成例を示す図である。
アドレス発生回路120は、図3に示すように、コラムアドレスカウンタ121a、ローアドレスカウンタ121b、バンクアドレスカウンタ121c、およびMUX(Multiplexer)122a〜122cを具備する。
【0045】
コラムアドレスカウンタ121a、ローアドレスカウンタ121bおよびバンクアドレスカウンタ121cは、それぞれMUX122a〜122cから出力されるクロック信号CLK_C、CLK_RおよびCLK_Bの立ち上がりまたは立ち下がりタイミングで、出力値をカウントアップする。コラムアドレスカウンタ121aは、6ビットのカウント値CA0(最下位)〜CA5(最上位)を出力して、メモリセルアレイ200上のコラムアドレスを指定する。ローアドレスカウンタ121bは、14ビットのカウント値RA0(最下位)〜RA13(最上位)を出力して、ローアドレスを指定する。バンクアドレスカウンタ121cは、2ビットのカウント値BA0(最下位)およびBA1(最上位)を出力して、バンクアドレスを指定する。また、各アドレスカウンタは、カウント値の最上位ビットCA5、RA13およびBA1を、それぞれMUX122b、122c、122aに対しても出力する。
【0046】
MUX122a〜122cでは、BIST制御回路110からの共通のクロック信号CLK_Aが、一方の入力端子に入力される。また、MUX122a〜122cのそれぞれの他方の入力端子には、バンクアドレスカウンタ121c、コラムアドレスカウンタ121aおよびローアドレスカウンタ121bのそれぞれによるカウント値の最上位ビットBA1、CA5およびRA13が入力される。
【0047】
そして、MUX122a〜122cは、BIST制御回路110から出力されるモード信号MODE1〜MODE3に応じて、これらの入力信号のいずれかを選択して、クロック信号CLK_C、CLK_RおよびCLK_Bとして出力する。具体的には、各MUX122a〜122cは、モード信号MODE1〜MODE3がLレベルのときにクロック信号CLK_Aを選択し、Hレベルのときに他方の入力信号を選択する。
【0048】
ここで、BIST制御回路110からのモード信号MODE1〜MODE3は、いずれか1つのみがLレベルとなるように出力される。すなわち、MUX122a〜122cのうち1つだけが、BIST制御回路110からのクロック信号CLK_Aを選択して出力する。このような動作により、モード信号MODE1がLレベルのとき、アドレスの全ビットのうち、コラムアドレスが最下位に割り付けられ、それより上位にはローアドレス、バンクアドレスが順に割り付けられる。同様に、モード信号MODE2がLレベルのとき、アドレスの全ビットに対して下位からローアドレス、バンクアドレス、コラムアドレスが順に割り付けられる。また、モード信号MODE3がLレベルのとき、下位からバンクアドレス、コラムアドレス、ローアドレスが順に割り付けられる。
【0049】
従って、各モード信号MODE1〜MODE3の出力停止時に、コラムアドレスを優先して変化させるページ動作、ローアドレスを優先して変化させる動作、およびバンクアドレスを優先して変化させるバンクインタリーブ動作をそれぞれ行う試験パターンを実行することが可能となる。
【0050】
次に、MUX122a〜122cの具体的な回路構成例について説明する。なお、MUX122a〜122cのそれぞれの回路構成は同じとしてよいため、以下の図4および図5ではMUX122aについてのみ説明する。
【0051】
図4は、MUX122aの第1の回路構成例を示す図である。
図4に示す回路構成では、NANDゲートG1に、バンクアドレスカウンタ121cからのカウント値BA1と、BIST制御回路110からのモード信号MODE1とが入力される。また、NANDゲートG2の一方の入力端子には、BIST制御回路110からのクロック信号CLK_Aが入力され、他方には、インバータINV1からモード信号MODE1の反転信号が入力される。そして、各NANDゲートG1およびG2の出力信号がNANDゲートG3に入力され、その出力信号がクロック信号CLK_Cとしてコラムアドレスカウンタ121aに供給される。
【0052】
このような回路では、モード信号MODE1がLレベルのとき、NANDゲートG1の出力がHレベルとなり、NANDゲートG2からはクロック信号CLK_Aの反転信号が出力される。逆に、モード信号MODE1がHレベルのとき、NANDゲートG2の出力がHレベルとなり、NANDゲートG1からカウント値BA1の反転信号が出力される。従って、モード信号MODE1がLレベル、Hレベルのとき、NANDゲートG3からはそれぞれ、クロック信号CLK_A、カウント値BA1がクロック信号CLK_Cとして出力される。
【0053】
図5は、MUX122aの第2の回路構成例を示す図である。
図5に示す回路構成において、NチャネルMOS(Metal Oxide Semiconductor)トランジスタ(以下、NMOSトランジスタと略称する)NM1およびPチャネルMOSトランジスタ(以下、PMOSトランジスタと略称する)PM1は、それぞれのゲートにモード信号MODE1、インバータINV2からのモード信号MODE1の反転信号が入力されることで、カウント値BA1に対するスイッチ回路を構成する。また、PMOSトランジスタPM2およびNMOSトランジスタNM2は、それぞれのゲートにモード信号MODE1、インバータINV2からのモード信号MODE1の反転信号が入力されることで、クロック信号CLK_Aに対するスイッチ回路を構成する。
【0054】
従って、モード信号MODE1がHレベルのとき、NMOSトランジスタNM1およびPMOSトランジスタPM1がON状態となり、カウント値BA1がクロック信号CLK_Cとして出力される。また、モード信号MODE1がLレベルのとき、PMOSトランジスタPM2およびNMOSトランジスタNM2がON状態となり、クロック信号CLK_Aが出力される。
【0055】
なお、MUX122bおよび122cについては、上記の図4および図5の回路構成において、ともに、入力信号としてカウント値BA1の代わりにそれぞれカウント値CA5、RA13が入力されればよい。
【0056】
次に、本実施の形態のSDRAMにおいて実行可能な試験パターンの例を示し、試験時の動作について説明する。まず、コラムアドレスを優先して変化させて、ページ動作を行う場合の試験パターンの例を挙げる。
【0057】
図6は、コラムアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
コラムアドレスを優先して変化させる場合、アドレス発生回路120では、モード信号MODE1がLレベル、モード信号MODE2およびMODE3がHレベルとされる。これにより、アドレス発生回路120では、図6に示すように、最下位側から最上位側にコラムアドレス、ローアドレス、バンクアドレスが順次割り付けられた22ビットのアドレスカウンタが構成される。
【0058】
図7は、コラムアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図7において、“WR”“RD”はそれぞれメモリセルアレイ200における書き込み、読み出し動作が実行されることを示し、“ACT”“PRE”はそれぞれメモリセルアレイ200におけるアクティブ動作、プリチャージ動作が実行されることを示す。また、“RC”は、選択されたワード線に接続されるすべてのビット線を順次選択したときの期間を表すラスサイクルを示している。そして、図7の上段では、1RC中に実行される書き込みや読み出し等の動作を、指定されるアドレス(ここではコラムアドレス)の変化とともに示しており、下段では、すべてのアドレスが指定された場合のアドレスの変化(ここではローアドレスおよびバンクアドレス)を示している。なお、クロック信号CLK_Aは、クロック信号CLKと同期している。
【0059】
図7に示す試験パターンでは、書き込み時、読み出し時に、コマンドコード信号CODEとしてそれぞれ“BIST48”“BIST49”が外部から指定されている。この指定を受けたBIST制御回路110は、モード信号MODE1をLレベルとし、モード信号MODE2およびMODE3の双方をHレベルとする。
【0060】
この試験パターンでは、まず“BIST48”が指定されてメモリセルアレイ200のすべてのメモリセルに対して、パターンデータ発生回路130からのデータの書き込みが行われる。アドレス発生回路120では、クロック信号CLK_Aに従って、コラムアドレスが優先して変化される。従って、1RC中において、コラムアドレスが“0x00”〜“0x3F”まで順次変化される。すなわち、バンクアドレス“0”のバンクにおいてローアドレス“0x0000”で選択されるワード線上で、ビット線がクロック信号CLK_Aに同期して順次選択され、データの書き込みが行われる。なお、1RCにおける書き込み動作前および動作後には、それぞれメモリセルアレイ200に対するアクティブ動作およびプリチャージ動作がそれぞれ行われる。
【0061】
この後、2回目のRCでは、カウント値CA5の出力に応じて、ローアドレスが“0x0001”に変更され、再び全ビット線の選択が行われる。このように、ローアドレスの変更によりワード線が順次選択された後、さらにバンクアドレスが変更されて、4つのバンクに対して同様の書き込み動作が行われる。
【0062】
次に、“BIST49”が指定されて、メモリセルアレイ200に書き込まれたすべてのデータが読み出される。このとき、書き込み時と同様に、コラムアドレス、ローアドレス、バンクアドレスの順に優先してアドレス指定が変化される。読み出されたデータは、比較器140において比較され、Pass/Failの判定結果が外部に出力されて、デバイスの不良が検出される。
【0063】
このような試験パターンにより、各バンク内のローカルデータバス(ワード線)上において、仕様上最速の書き込み/読み出しサイクルでのデータ反転試験を行うことが可能となる。
【0064】
次に、ローアドレスを優先して変化させた場合の試験パターンについて説明する。ここでは例として、マーチング試験を挙げる。
図8は、ローアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【0065】
ローアドレスを優先して変化させる場合、アドレス発生回路120では、モード信号MODE1がHレベル、モード信号MODE2がLレベル、MODE3がHレベルとされる。これにより、アドレス発生回路120では、図8に示すように、最下位側から最上位側にローアドレス、バンクアドレス、コラムアドレスが順次割り付けられた22ビットのアドレスカウンタが構成される。
【0066】
図9は、ローアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図9において、“BIST52”では1RC中において1回のデータの書き込みが行われ、“BIST55”では1RC中に1回のデータの読み出しが行われる。また、“BIST53”“BIST54”では、1RC中において、データの読み出しを行った後、これに連続して、読み出したデータの反転データが書き込まれる。これらのコマンドコード信号CODEが指定されると、BIST制御回路110は、モード信号MODE1〜MODE3のそれぞれをHレベル、Lレベル、Hレベルとする。
【0067】
この試験パターンでは、まず“BIST52”が指定されて、メモリセルアレイ200のすべてのメモリセルに対してデータの書き込みが行われる。“BIST52”では、1RC中において1つのメモリセルに対するデータの書き込みが行われる。また、アドレス発生回路120では、クロック信号CLK_Aに従ってローアドレスが優先して変化され、1RCごとにワード線が順次選択されていく。すべてのワード線が選択された後、バンクの選択が順次変更されて同様の書き込み動作が行われる。さらに、ここまでの書き込み動作が、ビット線を順次変更して繰り返される。
【0068】
この後、“BIST53”“BIST54”“BIST55”が順次指定され、ローアドレス、バンクアドレス、コラムアドレスの順に優先して変化させるアドレス指定により、各試験パターンについてすべてのメモリセルを指定した動作が行われる。このような試験パターンにより、ローアドレスを優先的に変化させた場合のデータ反転試験を行うことが可能となる。
【0069】
なお、例えば上記の“BIST52”や“BIST55”のように1RC中で1回の読み出し、書き込みを行う場合に、アクティブ動作後に読み出しや書き込みを行うまでのクロック数や、読み出しや書き込み後にプリチャージ動作を行うまでのクロック数を変化させるインターナルチェッカ試験等を行うことも可能である。
【0070】
次に、バンクアドレスを優先して変化させた場合の試験パターンについて説明する。
図10は、バンクアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【0071】
バンクアドレスを優先して変化させる場合、アドレス発生回路120では、モード信号MODE1およびMODE2がともにHレベル、MODE3がLレベルとされる。これにより、アドレス発生回路120では、図10に示すように、最下位側から最上位側にバンクアドレス、コラムアドレス、ローアドレスが順次割り付けられた22ビットのアドレスカウンタが構成される。
【0072】
図11は、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図11において、“BIST50”では、コラムアドレスおよびローアドレスが固定された状態で、バンクアドレスが順次変更されるバンクインタリーブ動作が行われて、各バンクにデータの書き込みが行われる。また、全バンクへの書き込み後にコラムアドレスが変更され、その都度同様にバンクを変更した書き込みが行われる。以上の動作が1RC内で行われ、さらにローアドレスを変更して同様の動作が繰り返され、全メモリセルへのデータの書き込みが行われる。この後さらに、“BIST51”により、同様なバンクインタリーブ動作によるデータの読み出しが行われ、デバイスの不良が検出される。
【0073】
このような試験パターンでは、各バンクに共通に設けられたグローバルデータバス上において、仕様上の最速の書き込み/読み出しサイクルでのデータ反転試験やデータバス干渉試験等を行うことが可能となる。
【0074】
以上のように、BIST回路100では、必要最小限のビット数に対応するカウンタのみ設けられた構成でありながら、コラムアドレス、ローアドレス、バンクアドレスの割り付けを容易に変更して、優先して変化させるアドレスの異なる各種の試験パターンを実行することが可能となる。従って、装置コストの上昇や実装面積の拡大を最小限に留めながら、不良品の検出精度を向上させることが可能となる。特に、本実施の形態の場合、各バンクのローカルデータバスを視点としたAT−SPEED試験と、グローバルデータバスを視点としたAT−SPEED試験の双方を実行することが可能であり、近年の半導体メモリデバイスの構造に見合った適切な試験を容易に行うことが可能となる。
【0075】
次に、各アドレスカウンタの具体的な回路構成例について説明する。アドレスカウンタとしては、非同期式カウンタ、あるいは同期式カウンタを用いることが可能である。なお、以下の説明では、例として、コラムアドレスカウンタ121aの構成について説明する。
【0076】
図12は、非同期式カウンタを用いた場合のコラムアドレスカウンタ121aの概略構成を示す図である。
非同期式カウンタを用いた場合には、コラムアドレスカウンタ121aは、図12に示すように、ビット数に応じた数のフリップフロップ回路FF1〜FF6を直列に接続することにより構成される。すなわち、初段のフリップフロップ回路FF1には、クロック信号CLK_Cが入力され、その出力が最下位のカウント値CA0となるとともに、出力を反転した信号が次のフリップフロップ回路FF2の入力とされる。以下同様に、カウント値CA1〜CA5がそれぞれフリップフロップ回路FF2〜FF6から出力され、最終段のフリップフロップ回路FF6からの出力信号は、MUX122bにも出力される。
【0077】
図13は、フリップフロップ回路FF1の回路構成例を示す図である。なお、他のフリップフロップ回路FF2〜FF6も同様の回路構成を有している。
図13に示すフリップフロップ回路FF1には、その出力段において、PMOSトランジスタPM11およびNMOSトランジスタNM11からなるCMOS(Complementary−MOS)インバータ回路と、インバータINV11とによって、ラッチ回路が形成されている。また、中間部においても同様に、PMOSトランジスタPM12およびNMOSトランジスタNM12からなるCMOSインバータ回路と、インバータINV12とによって、ラッチ回路が形成されている。
【0078】
出力段のラッチ回路は、入力されるクロック信号CLK_CがLレベルのとき、PMOSトランジスタPM13がON状態となるとともに、クロック信号CLK_CがインバータINV13によって反転された信号を受けたNMOSトランジスタNM13がON状態となることにより、ラッチ動作を行う。また、クロック信号CLK_CがHレベルのときは、その前段のPMOSトランジスタPM13およびNMOSトランジスタNM13がともにON状態となって、PMOSトランジスタPM14およびNMOSトランジスタNM14からなるCMOSインバータ回路の出力値が、インバータINV11に入力される。インバータINV11の出力信号は、カウント値CA0となる。
【0079】
一方、中間部のラッチ回路は、クロック信号CLK_CがHレベルのとき、PMOSトランジスタPM15およびNMOSトランジスタNM15がともにON状態となることにより、ラッチ動作を行う。また、クロック信号CLK_CがLレベルのときは、その前段のPMOSトランジスタPM16およびNMOSトランジスタNM16がともにON状態となって、PMOSトランジスタPM17およびNMOSトランジスタNM17からなるCMOSインバータ回路の出力値が、インバータINV12に入力される。また、このCMOSインバータ回路には、インバータINV11に対する入力信号がフィードバックされて入力される。また、インバータINV12の出力信号は、PMOSトランジスタPM14およびNMOSトランジスタNM14からなるCMOSインバータ回路の入力信号となる。
【0080】
このようなフリップフロップ回路FF1は、以下のように動作する。クロック信号CLK_CがHレベルのとき、中間部のラッチ回路が機能する。このときインバータINV12の出力がHレベルであったとすると、その反転信号がインバータINV11に入力されて、カウント値CA0がHレベルとなる。
【0081】
次に、クロック信号CLK_CがLレベルに変化すると、出力段のラッチ回路が機能して、出力するカウント値CA0をHレベルに保持する。また、その反転信号が、PMOSトランジスタPM17およびNMOSトランジスタNM17からなるインバータ回路の入力としてフィードバックされ、インバータINV2に対する入力信号がHレベルとなる。
【0082】
次に、クロック信号CLK_Cが再びHレベルに変化すると、中間部のラッチ回路が機能して、インバータINV12の出力信号がLレベルに保持される。この出力信号は、PMOSトランジスタPM14およびNMOSトランジスタNM14からなるCMOSインバータ回路を介してインバータINV11に入力され、出力されるカウント値CA0がLレベルに変化する。
【0083】
次に、クロック信号CLK_Cが再びLレベルに変化すると、出力段のラッチ回路が機能して、出力するカウント値CA0がLレベルに保持される。以後、クロック信号CLK_Cの立ち上がりタイミングで、カウント値CA0がHレベルおよびLレベルに交互に変化する。
【0084】
なお、以上のコラムアドレスカウンタ121aの回路構成はあくまで一例であり、他の非同期式カウンタを用いた回路構成を適用することも可能である。
次に、図14は、同期式カウンタを用いた場合のコラムアドレスカウンタ121aの概略構成を示す図である。
【0085】
同期式カウンタを用いた場合には、コラムアドレスカウンタ121aは、図14に示すように、ビット数に応じた数のフリップフロップ回路FF11〜FF16を具備している。各フリップフロップ回路FF11〜FF16には、クロック信号CLK_Cが入力されるとともに、それより下位のすべてのカウント値が入力される。各フリップフロップ回路FF11〜FF16は、下位のすべてのカウント値がHレベルとなったときに、クロック信号CLK_Cの立ち下がりタイミングで、出力するカウント値CA0〜CA5をそれぞれ反転させる。
【0086】
また、図14では、例としてFF15の回路構成例を示している。このFF15では、NANDゲートG21およびG22において、下位のカウント値CA0〜CA3の入力を受ける。各NANDゲートG21およびG22の出力信号は、NORゲートG23に入力され、これにより、下位のカウント値CA0〜CA3のすべてがHレベルとなったとき、NORゲートG23の出力信号がHレベルとなる。
【0087】
また、NORゲートG23の出力信号と、入力されるクロック信号CLK_Cとは、NANDゲートG24に入力され、その出力信号が、インバータINV21を介して、フリップフロップ回路FF20のクロック入力端子Cに入力される。これにより、下位のカウント値CA0〜CA3のすべてがHレベルで、かつ、クロック信号CLK_CがHレベルのときに、フリップフロップ回路FF20のクロック入力がHレベルとなる。また、フリップフロップ回路FF20では、出力端子Qがカウント値CA4とされるとともに、その反転信号が反転端子QBからデータ入力端子Dにフィードバックされる。
【0088】
なお、他のFF11〜FF14およびFF16についても、基本的な構成を同じとなる。すなわち、各種のゲート回路を接続して、下位のカウント値がすべてHレベルとなったときに、NANDゲートG24の一方の入力端子がHレベルとなるように構成する。
【0089】
ここで、図15は、フリップフロップ回路FF20の回路構成例を示す図である。
図15に示すフリップフロップ回路FF20には、インバータINV22およびINV23によってなる出力側のラッチ回路と、NANDゲートG25およびインバータINV24によってなる前段のラッチ回路とが設けられている。また、インバータINV22の出力信号は、さらにインバータINV25およびINV26を介して、出力端子Qから出力される。
【0090】
一方、インバータINV25の出力は、反転端子QBを介してデータ入力端子Dにフィードバックされる。データ入力端子Dは、NMOSトランジスタNM21およびPMOSトランジスタPM21によってなるスイッチ回路を介して、NANDゲートG25の一方の入力端子に接続されている。なお、NANDゲートG25の他方の入力端子には、クリア信号CLRが入力される。さらに、NANDゲートG25の出力信号は、PMOSトランジスタPM22およびNMOSトランジスタNM22によってなるスイッチ回路を介して、インバータINV22に入力される。
【0091】
このようなフリップフロップ回路FF20において、クロック入力端子Cへの入力信号がLレベルであるとき、PMOSトランジスタPM22がON状態となるとともに、入力信号がインバータINV27によって反転された信号によりNMOSトランジスタNM22もON状態となる。これにより、NANDゲートG25の出力信号が、出力側のラッチ回路の出力を更新する。このとき、例えば出力端子Qからの出力信号がHレベルであったとする。
【0092】
次に、クロック入力端子CがHレベルに変化すると、PMOSトランジスタPM22およびNMOSトランジスタNM22がともにOFF状態となる。このとき、出力側のラッチ回路の動作により、出力端子Qからの出力信号がHレベルに保持される。また、NMOSトランジスタNM21およびPMOSトランジスタPM21がともにON状態となり、出力信号の反転信号の入力をNANDゲートG25が受けて、NANDゲートG25の出力信号がHレベルに更新される。
【0093】
次に、再びクロック入力端子CがLレベルに変化すると、NANDゲートG25の出力信号により、出力端子Qからの出力信号がLレベルに変化する。さらに、クロック入力端子CがHレベルに変化すると、出力端子Qからの出力信号がLレベルに保持されるとともに、NANDゲートG25の出力信号がLレベルに更新される。以後、クロック入力端子Cに対する入力信号の立ち下がりタイミングにおいて、出力端子Qからの出力信号がHレベルおよびLレベルに交互に変化する。
【0094】
ところで、一般に、同期式カウンタは、非同期式カウンタと比較してカウントアップ速度が高いことが特徴といえる。しかし、同期式カウンタは、非同期式カウンタよりも回路の実装面積が大きくなってしまう。従って、同期式カウンタと非同期式カウンタについては、各アドレスカウンタに対して必要に応じて、そのいずれかを選択して設けることが望ましい。例えば、ページ動作やバンクインタリーブ動作は、高速なアドレス変化が必要とされる場合が比較的多いことから、コラムアドレスカウンタ121aおよびバンクアドレスカウンタ121cとして同期式カウンタを使用し、ローアドレスカウンタ121bとして非同期式カウンタを使用する等の方法が考えられる。これにより、回路の実装面積の拡大を最小限に留めながら、アドレス変化を高速化することが可能となる。
【0095】
また、各アドレスカウンタについて、同期式カウンタと非同期式カウンタの双方を設けて、試験動作中にスイッチ回路によって必要に応じて選択して使用するようにしてもよい。以下、このような場合について、第2の実施の形態例として説明する。
【0096】
図16は、本発明の第2の実施の形態に係るDRAMの要部構成例を示す図である。
本実施の形態におけるDRAMのBIST回路の基本的な構成は、上記の第1の実施の形態の場合と同様である。すなわち、アドレス発生回路内において、コラムアドレスカウンタ、ローアドレスカウンタと、バンクアドレスカウンタと、各アドレスカウンタのカウントアップ動作を実行させるためのクロック信号CLK_C、CLK_RおよびCLK_Bの出力を切り換えるMUXとが設けられる。また、本実施の形態では、バンクアドレスカウンタについて、非同期式カウンタと同期式カウンタの双方を設けて、スイッチ回路により選択可能としたことを特徴とする。
【0097】
図16に示すように、本実施の形態に係るバンクアドレスカウンタは、それぞれ同じ出力ビット数を有する非同期式カウンタ211および同期式カウンタ212と、これらへの信号入出力を切り換えるセレクタ213および214を具備する。各カウンタに対するクロック信号CLK_Bは、セレクタ213により切り換えられて入力される。また、各カウンタからの出力信号は、セレクタ214によって切り換えられて、カウント値BA_0〜BA_i(ただし、iは1以上の整数)として出力される。さらに、最上位のカウント値BA_iは同期式カウンタ212の出力から取り出され、第1の実施の形態の場合と同様に、MUX122aに対して供給される。
【0098】
ここで、セレクタ213および214における切り換え動作は、タイミング信号Tに応じて切り換えられる。このタイミング信号Tは、BIST制御回路から出力され、メモリセルアレイに対する書き込みおよび読み出し動作時にHレベルとされる。セレクタ213および214は、タイミング信号TがHレベルのとき、同期式カウンタ212に対して入出力端子を接続し、Lレベルのとき非同期式カウンタ211に対して入出力端子を接続する。すなわち、メモリセルアレイに対する書き込みおよび読み出し動作時には同期式カウンタ212が使用され、その他の例えばアクティブ動作時やプリチャージ動作時等には非同期式カウンタ211が使用される。
【0099】
図17は、本実施の形態において、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
図17では、バンク数が“2”の場合のDRAMに対するバンクインタリーブ動作時の試験パターン例について示している。この例では、データの書き込みおよび読み出し動作中におけるバンク切り換えは比較的高速に行う必要があるが、これらの動作と比較して、アクティブ動作時やプリチャージ動作時のバンク指定の変更は高速で行う必要はない。このような場合、書き込みおよび読み出し動作中のみタイミング信号TをHレベルとし、同期式カウンタ212を使用してバンクの切り換えを行うことが好ましい。また、同期式カウンタ212による最上位のカウント値が、コラムアドレスカウンタ121aのカウントアップ動作を制御する構成により、コラムアドレスの変更は書き込みおよび読み出し動作時にのみ行われる。
【0100】
従って、本実施の形態では、メモリセルアレイへの書き込みおよび読み出し動作時にのみ、バンク切り換え速度を容易に高速化することができ、回路の実装面積の拡大を最小限に留めながら、必要に応じた高い速度での試験を容易に実行することができる。このような構成は、例えば、バンク数がさらに多いメモリデバイスで、全バンクのうちの一部のバンクのみ対象として試験を行う場合に適用することも可能である。この場合、試験時の書き込みおよび読み出し時のために、試験対象とするバンク数に対応したカウンタ値を出力する同期式のカウンタを設ければよい。
【0101】
(付記1) 半導体記憶装置の書き込み/読み出し動作の試験を行う半導体試験回路において、
それぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体試験回路。
【0102】
(付記2) 前記スイッチ回路は、いずれか1つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする付記1記載の半導体試験回路。
【0103】
(付記3) 前記スイッチ回路は、前記カウンタごとに前記カウンタ制御信号を個別に出力する個別スイッチ回路を有し、
前記各個別スイッチ回路は、前記カウンタ制御信号の出力先以外で、かつ前記個別スイッチ回路ごとに異なるいずれかの前記各カウンタによる前記最上位ビットの出力値、または前記共通カウンタ制御信号を選択的に出力することを特徴とする付記1記載の半導体試験回路。
【0104】
(付記4) 前記カウンタのうちの1つは、前記半導体記憶装置のコラムアドレスを指定し、他の前記カウンタのうちの1つはローアドレスを指定することを特徴とする付記1記載の半導体試験回路。
【0105】
(付記5) 前記コラムアドレスを指定するカウンタは、同期式カウンタによって構成され、前記ローアドレスを指定するカウンタは、非同期式カウンタによって構成されることを特徴とする付記4記載の半導体試験回路。
【0106】
(付記6) さらに他の前記カウンタのうちの1つは前記半導体記憶装置のバンクアドレスを指定することを特徴とする付記4記載の半導体試験回路。
(付記7) 前記カウンタのうちの1つは、
非同期式カウンタと、
最上位ビットの出力値が前記スイッチ回路に入力される同期式カウンタと、
入力される前記カウンタ制御信号を前記非同期式カウンタまたは前記同期式カウンタに選択的に出力するとともに、前記非同期式カウンタまたは前記同期式カウンタのカウント値を前記書き込み/読み出しアドレスとして選択的に出力するカウンタ選択回路と、
を有することを特徴とする付記1記載の半導体試験回路。
【0107】
(付記8) 前記カウンタ選択回路は、前記半導体記憶装置における読み出し動作および書き込み動作の実行時に、前記同期式カウンタに対して入出力を切り換えることを特徴とする付記7記載の半導体試験回路。
【0108】
(付記9) 前記非同期式カウンタ、前記同期式カウンタおよび前記カウンタ選択回路を有する前記カウンタのカウント値により、前記半導体記憶装置のバンクアドレスが指定されることを特徴とする付記7記載の半導体試験回路。
【0109】
(付記10) 前記半導体記憶装置と同一チップ内または同一パッケージ内に設けられたことを特徴とする付記1記載の半導体試験回路。
(付記11) メモリセルへの書き込み/読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、
前記自己試験回路は、
それぞれのカウント値によって、前記メモリセルへの書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体記憶装置。
【0110】
(付記12) 前記スイッチ回路は、いずれか1つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする付記11記載の半導体記憶装置。
【0111】
(付記13) 前記書き込み/読み出しアドレスによって指定され、書き込み/読み出しデータを入出力するデータバスを共有する複数のバンクを有することを特徴とする付記11記載の半導体記憶装置。
【0112】
(付記14) 半導体記憶装置に対する書き込み/読み出し動作に対する半導体試験方法において、
複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、
前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する、
ことを特徴とする半導体試験方法。
【0113】
(付記15) いずれか1つの前記カウンタに対して前記共通カウンタ制御信号を入力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を入力することを特徴とする付記14記載の半導体試験方法。
【0114】
(付記16) 前記共通カウンタ制御信号の入力を受けた前記カウンタのカウント値で、前記半導体記憶装置のコラムアドレスを指定することにより、ページ動作を実行することを特徴とする付記14記載の半導体試験方法。
【0115】
(付記17) 前記共通カウンタ制御信号の入力を受けた前記カウンタのカウント値で、前記半導体記憶装置のバンクアドレスを指定することにより、バンクインタリーブ動作を実行することを特徴とする付記14記載の半導体試験方法。
【0116】
【発明の効果】
以上説明したように、本発明の半導体試験回路では、半導体記憶装置の書き込み/読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、スイッチ回路による出力信号の切り換えにより、各カウンタのカウント値に対する書き込み/読み出しアドレスの割り付けを容易に変更することができる。従って、実行可能な試験パターンが増加し、試験精度が高められる。
【0117】
また、本発明の半導体記憶装置では、自己試験回路において、半導体記憶装置の書き込み/読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、スイッチ回路による出力信号の切り換えにより、各カウンタのカウント値に対する書き込み/読み出しアドレスの割り付けを容易に変更することができる。従って、自己試験回路によって実行可能な試験パターンが増加し、試験精度が高められる。
【0118】
さらに、本発明の半導体試験方法では、半導体記憶装置の書き込み/読み出しアドレスを指定するためのカウンタの回路規模を大きくすることなく、各カウンタへの制御信号の切り換えにより、各カウンタのカウント値に対する書き込み/読み出しアドレスの割り付けを容易に変更することができる。従って、実行可能な試験パターンが増加し、試験精度が高められる。
【図面の簡単な説明】
【図1】本発明の半導体試験回路の原理を説明するための原理図である。
【図2】本発明の第1の実施の形態に係るSDRAMの要部構成例を示す図である。
【図3】本発明の第1の実施の形態に係るアドレス発生回路の内部構成例を示す図である。
【図4】MUXの第1の回路構成例を示す図である。
【図5】MUXの第2の回路構成例を示す図である。
【図6】コラムアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図7】コラムアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図8】ローアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図9】ローアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図10】バンクアドレスを優先して変化させる場合の各アドレスカウンタに対するアドレス割り付けを示す図である。
【図11】バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図12】非同期式カウンタを用いた場合のコラムアドレスカウンタの概略構成を示す図である。
【図13】非同期式カウンタを用いた場合のコラムアドレスカウンタが具備するフリップフロップ回路の回路構成例を示す図である。
【図14】同期式カウンタを用いた場合のコラムアドレスカウンタの概略構成を示す図である。
【図15】同期式カウンタを用いた場合のコラムアドレスカウンタの内部に設けられるフリップフロップ回路の回路構成例を示す図である。
【図16】本発明の第2の実施の形態に係るDRAMの要部構成例を示す図である。
【図17】本発明の第2の実施の形態において、バンクアドレスを優先して変化させる場合の試験パターン例を説明するためのタイムチャートである。
【図18】メモリセルアレイに対する論理アドレスの割り付けの例を示す図である。
【図19】BIST回路が具備する従来のアドレスカウンタの構成例を示す図である。
【符号の説明】
1−1〜1−n カウンタ
2 スイッチ回路
100 BIST回路
110 BIST制御回路
120 アドレス発生回路
121a コラムアドレスカウンタ
121b ローアドレスカウンタ
121c バンクアドレスカウンタ
122a〜122c MUX
130 パターンデータ発生回路
140 比較器
200 メモリセルアレイ
Claims (10)
- 半導体記憶装置の書き込み/読み出し動作の試験を行う半導体試験回路において、
それぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体試験回路。 - 前記スイッチ回路は、いずれか1つの前記カウンタに対して前記共通カウンタ制御信号を出力し、他の前記カウンタに対してはそれぞれ異なる前記カウンタによる最上位ビットの出力値を出力することを特徴とする請求項1記載の半導体試験回路。
- 前記スイッチ回路は、前記カウンタごとに前記カウンタ制御信号を個別に出力する個別スイッチ回路を有し、
前記各個別スイッチ回路は、前記カウンタ制御信号の出力先以外で、かつ前記個別スイッチ回路ごとに異なるいずれかの前記各カウンタによる前記最上位ビットの出力値、または前記共通カウンタ制御信号を選択的に出力することを特徴とする請求項1記載の半導体試験回路。 - 前記カウンタのうちの1つは、前記半導体記憶装置のコラムアドレスを指定し、他の前記カウンタのうちの1つはローアドレスを指定することを特徴とする請求項1記載の半導体試験回路。
- 前記コラムアドレスを指定するカウンタは、同期式カウンタによって構成され、前記ローアドレスを指定するカウンタは、非同期式カウンタによって構成されることを特徴とする請求項4記載の半導体試験回路。
- さらに他の前記カウンタのうちの1つは前記半導体記憶装置のバンクアドレスを指定することを特徴とする請求項4記載の半導体試験回路。
- 前記カウンタのうちの1つは、
非同期式カウンタと、
最上位ビットの出力値が前記スイッチ回路に入力される同期式カウンタと、
入力される前記カウンタ制御信号を前記非同期式カウンタまたは前記同期式カウンタに選択的に出力するとともに、前記非同期式カウンタまたは前記同期式カウンタのカウント値を前記書き込み/読み出しアドレスとして選択的に出力するカウンタ選択回路と、
を有することを特徴とする請求項1記載の半導体試験回路。 - 前記半導体記憶装置と同一チップ内または同一パッケージ内に設けられたことを特徴とする請求項1記載の半導体試験回路。
- メモリセルへの書き込み/読み出しの試験を実行する自己試験回路を具備する半導体記憶装置において、
前記自己試験回路は、
それぞれのカウント値によって、前記メモリセルへの書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する複数のカウンタと、
前記各カウンタのカウント動作を制御するカウンタ制御信号として、出力先以外のいずれかの前記カウンタによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、前記カウンタごとに選択的に出力するスイッチ回路と、
を有することを特徴とする半導体記憶装置。 - 半導体記憶装置に対する書き込み/読み出し動作に対する半導体試験方法において、
複数のカウンタのうち出力先以外のいずれかによる最上位ビットの出力値、または、すべての前記カウンタに対して共通に使用される共通カウンタ制御信号を、選択的に前記各カウンタに入力してそれぞれのカウント動作を個別に制御し、
前記カウンタのそれぞれのカウント値によって、前記半導体記憶装置の書き込み/読み出しアドレスのうちの1ビット分または連続する複数ビット分を指定する、
ことを特徴とする半導体試験方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036125A JP2004246979A (ja) | 2003-02-14 | 2003-02-14 | 半導体試験回路、半導体記憶装置および半導体試験方法 |
US10/763,334 US7228470B2 (en) | 2003-02-14 | 2004-01-26 | Semiconductor testing circuit, semiconductor storage device, and semiconductor testing method |
KR1020040008849A KR100959609B1 (ko) | 2003-02-14 | 2004-02-11 | 반도체 시험 회로, 반도체 기억 장치 및 반도체 시험 방법 |
CNB2004100043484A CN100344983C (zh) | 2003-02-14 | 2004-02-13 | 半导体测试电路、半导体存储器件和半导体测试方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003036125A JP2004246979A (ja) | 2003-02-14 | 2003-02-14 | 半導体試験回路、半導体記憶装置および半導体試験方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004246979A true JP2004246979A (ja) | 2004-09-02 |
Family
ID=32923231
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003036125A Pending JP2004246979A (ja) | 2003-02-14 | 2003-02-14 | 半導体試験回路、半導体記憶装置および半導体試験方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US7228470B2 (ja) |
JP (1) | JP2004246979A (ja) |
KR (1) | KR100959609B1 (ja) |
CN (1) | CN100344983C (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007331120A (ja) * | 2006-06-12 | 2007-12-27 | Seiko Epson Corp | キャリッジ及び液体噴射装置 |
JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
US7895484B2 (en) | 2007-09-26 | 2011-02-22 | Fujitsu Semiconductor Limited | Semiconductor device, memory system and control method of the semiconductor device |
CN102495357A (zh) * | 2011-11-25 | 2012-06-13 | 哈尔滨工业大学 | 一种基于比较器响应分析器的输入向量监测并发内建自测试电路 |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20050144525A1 (en) * | 2003-12-05 | 2005-06-30 | Keerthinarayan Heragu | Method to test memories that operate at twice their nominal bandwidth |
US7394272B2 (en) * | 2006-01-11 | 2008-07-01 | Faraday Technology Corp. | Built-in self test for system in package |
JP5125028B2 (ja) * | 2006-08-18 | 2013-01-23 | 富士通セミコンダクター株式会社 | 集積回路 |
KR100782495B1 (ko) * | 2006-10-20 | 2007-12-05 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 데이터 라이트 및 리드방법 |
KR100914236B1 (ko) * | 2007-06-28 | 2009-08-26 | 삼성전자주식회사 | 테스트 어드레스 생성회로를 가지는 반도체 메모리 장치 및테스트 방법. |
US8234540B2 (en) | 2008-07-01 | 2012-07-31 | International Business Machines Corporation | Error correcting code protected quasi-static bit communication on a high-speed bus |
US20100096629A1 (en) * | 2008-10-20 | 2010-04-22 | Mediatek Inc. | Multi-chip module for automatic failure analysis |
US20100180154A1 (en) * | 2009-01-13 | 2010-07-15 | International Business Machines Corporation | Built In Self-Test of Memory Stressor |
US9390049B2 (en) * | 2011-06-03 | 2016-07-12 | Micron Technology, Inc. | Logical unit address assignment |
JP6420139B2 (ja) * | 2014-12-26 | 2018-11-07 | シナプティクス・ジャパン合同会社 | 半導体デバイス |
GB201711055D0 (en) * | 2017-07-10 | 2017-08-23 | Accelercomm Ltd | Electronic device with bit pattern generation, integrated circuit and method for polar coding |
US10672496B2 (en) | 2017-10-24 | 2020-06-02 | Micron Technology, Inc. | Devices and methods to write background data patterns in memory devices |
CN111354412B (zh) * | 2018-12-20 | 2022-04-19 | 中国科学院微电子研究所 | 一种内建自测试电路及存储器 |
CN110853696B (zh) * | 2019-10-31 | 2022-06-14 | 上海华力集成电路制造有限公司 | 用于静态存储器功能检测的晶圆允收测试模块和方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6024963B2 (ja) * | 1978-03-16 | 1985-06-15 | 豊田工機株式会社 | シ−ケンスコントロ−ラ |
DE3732937A1 (de) * | 1987-09-30 | 1989-04-20 | Philips Patentverwaltung | Schaltungsanordnung zur vermeidung von ueberlast in einem breitband-vermittlungssystem |
CA1286421C (en) * | 1987-10-14 | 1991-07-16 | Martin Claude Lefebvre | Message fifo buffer controller |
JPH07113904B2 (ja) * | 1990-04-11 | 1995-12-06 | 株式会社東芝 | メモリ・アクセス装置 |
JP3552184B2 (ja) | 1996-10-18 | 2004-08-11 | 株式会社アドバンテスト | 半導体メモリ試験装置 |
JPH10162600A (ja) * | 1996-11-26 | 1998-06-19 | Mitsubishi Electric Corp | テスト機能内蔵半導体記憶装置 |
KR100258978B1 (ko) * | 1997-07-02 | 2000-06-15 | 윤종용 | 동적 메모리 테스트 회로의 어드레스 발생 장치 및방법 |
JPH11185497A (ja) * | 1997-12-24 | 1999-07-09 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3955708B2 (ja) | 2000-02-04 | 2007-08-08 | 株式会社リコー | 組込み自己試験用回路 |
JP2002163899A (ja) | 2000-11-27 | 2002-06-07 | Toshiba Microelectronics Corp | 半導体記憶装置 |
-
2003
- 2003-02-14 JP JP2003036125A patent/JP2004246979A/ja active Pending
-
2004
- 2004-01-26 US US10/763,334 patent/US7228470B2/en not_active Expired - Fee Related
- 2004-02-11 KR KR1020040008849A patent/KR100959609B1/ko not_active IP Right Cessation
- 2004-02-13 CN CNB2004100043484A patent/CN100344983C/zh not_active Expired - Fee Related
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008537999A (ja) * | 2005-03-18 | 2008-10-02 | イナパック テクノロジー インコーポレイテッド | 集積回路装置における試験のためのパターンの内部発生法 |
JP2007331120A (ja) * | 2006-06-12 | 2007-12-27 | Seiko Epson Corp | キャリッジ及び液体噴射装置 |
US7895484B2 (en) | 2007-09-26 | 2011-02-22 | Fujitsu Semiconductor Limited | Semiconductor device, memory system and control method of the semiconductor device |
CN102495357A (zh) * | 2011-11-25 | 2012-06-13 | 哈尔滨工业大学 | 一种基于比较器响应分析器的输入向量监测并发内建自测试电路 |
Also Published As
Publication number | Publication date |
---|---|
CN100344983C (zh) | 2007-10-24 |
US7228470B2 (en) | 2007-06-05 |
US20040177296A1 (en) | 2004-09-09 |
KR20040073976A (ko) | 2004-08-21 |
CN1534304A (zh) | 2004-10-06 |
KR100959609B1 (ko) | 2010-05-27 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051121 |
|
A977 | Report on retrieval |
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|
A131 | Notification of reasons for refusal |
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|
A711 | Notification of change in applicant |
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|
A521 | Request for written amendment filed |
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|
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