JP2002163899A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002163899A JP2002163899A JP2000359760A JP2000359760A JP2002163899A JP 2002163899 A JP2002163899 A JP 2002163899A JP 2000359760 A JP2000359760 A JP 2000359760A JP 2000359760 A JP2000359760 A JP 2000359760A JP 2002163899 A JP2002163899 A JP 2002163899A
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- Japan
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- circuit
- test
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】出荷テスト時間を大幅に短縮して製品コストの
低減を実現でき、大容量化する汎用のメモリ製品に適用
して効果的な半導体記憶装置を提供する。 【解決手段】メモリセルアレイ10が複数のバンクあるい
は複数のセルアレイ単位に分割されており、バンク毎あ
るいは複数のセルアレイ単位に自己テスト機能回路20を
有し、各自己テスト機能回路は独立に制御可能であり、
各自己テスト機能回路においてテスト出力データと期待
値データを比較するための比較器25は、バンクあるいは
複数のセルアレイ単位の出力ビット数に応じて設けられ
ている。
低減を実現でき、大容量化する汎用のメモリ製品に適用
して効果的な半導体記憶装置を提供する。 【解決手段】メモリセルアレイ10が複数のバンクあるい
は複数のセルアレイ単位に分割されており、バンク毎あ
るいは複数のセルアレイ単位に自己テスト機能回路20を
有し、各自己テスト機能回路は独立に制御可能であり、
各自己テスト機能回路においてテスト出力データと期待
値データを比較するための比較器25は、バンクあるいは
複数のセルアレイ単位の出力ビット数に応じて設けられ
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
係り、特に自己テスト機能（Built in Self Test;BIST
）回路を搭載した半導体記憶装置に関するもので、例
えば汎用の同期式DRAM、同期式SRAMなどの半導体メモリ
製品に使用されるものである。
係り、特に自己テスト機能（Built in Self Test;BIST
）回路を搭載した半導体記憶装置に関するもので、例
えば汎用の同期式DRAM、同期式SRAMなどの半導体メモリ
製品に使用されるものである。
【０００２】
【従来の技術】従来の汎用の同期式DRAM、同期式SRAMな
どの半導体メモリ製品は、自分自身の機能をテストして
良・不良の判別機能を持ったBISTがチップ上に搭載され
ていない。また、最近の微細化技術の急速な向上に伴っ
て大容量化していく半導体メモリ製品は、同時にチップ
面積の増大を抑制する必要から、BISTの搭載は見送られ
ている。
どの半導体メモリ製品は、自分自身の機能をテストして
良・不良の判別機能を持ったBISTがチップ上に搭載され
ていない。また、最近の微細化技術の急速な向上に伴っ
て大容量化していく半導体メモリ製品は、同時にチップ
面積の増大を抑制する必要から、BISTの搭載は見送られ
ている。
【０００３】このため、半導体メモリ製品の従来の出荷
テストで良・不良の判別を行う際のテスト時間が長くな
りがちであり、大容量化の半導体メモリ製品は、出荷テ
ストの時間が大幅に長くなり、製品単価コストが大幅に
上がってしまう。
テストで良・不良の判別を行う際のテスト時間が長くな
りがちであり、大容量化の半導体メモリ製品は、出荷テ
ストの時間が大幅に長くなり、製品単価コストが大幅に
上がってしまう。
【０００４】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、大容量化に伴い、出荷テストで良・
不良の判別を行う際のテスト時間が大幅に長くなり、製
品単価コストが大幅に上がってしまうという問題があっ
た。
半導体記憶装置は、大容量化に伴い、出荷テストで良・
不良の判別を行う際のテスト時間が大幅に長くなり、製
品単価コストが大幅に上がってしまうという問題があっ
た。
【０００５】本発明は上記の問題点を解決すべくなされ
たもので、出荷テスト時間を大幅に短縮して製品コスト
の低減を実現でき、大容量化する汎用のメモリ製品に適
用して効果的な半導体記憶装置を提供することを目的と
する。
たもので、出荷テスト時間を大幅に短縮して製品コスト
の低減を実現でき、大容量化する汎用のメモリ製品に適
用して効果的な半導体記憶装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段】本発明の第１の半導体記
憶装置は、複数のバンクあるいは複数のセルアレイ単位
に分割されたメモリセルアレイと、前記バンク毎あるい
はセルアレイ単位毎に設けられ、互いに独立に制御可能
であり、前記各バンクあるいは各セルアレイ単位に対し
て同時に同じ内容あるいは異なる内容の自己テストが可
能な複数の自己テスト機能回路とを具備し、前記各自己
テスト機能回路は、アドレス発生回路、テストパターン
データ発生回路、制御信号発生回路、これらを制御する
BIST制御回路および対応するバンクあるいはセルアレイ
単位のテスト出力データと期待値データを比較するため
に前記バンクあるいはセルアレイ単位の出力ビット数に
応じた数の比較器を備えたことを特徴とする。
憶装置は、複数のバンクあるいは複数のセルアレイ単位
に分割されたメモリセルアレイと、前記バンク毎あるい
はセルアレイ単位毎に設けられ、互いに独立に制御可能
であり、前記各バンクあるいは各セルアレイ単位に対し
て同時に同じ内容あるいは異なる内容の自己テストが可
能な複数の自己テスト機能回路とを具備し、前記各自己
テスト機能回路は、アドレス発生回路、テストパターン
データ発生回路、制御信号発生回路、これらを制御する
BIST制御回路および対応するバンクあるいはセルアレイ
単位のテスト出力データと期待値データを比較するため
に前記バンクあるいはセルアレイ単位の出力ビット数に
応じた数の比較器を備えたことを特徴とする。
【０００７】本発明の第２の半導体記憶装置は、複数の
バンクあるいは複数のセルアレイ単位に分割されたメモ
リセルアレイと、前記各バンクあるいは各セルアレイ単
位に対して同時に同じ内容の自己テストが可能な自己テ
スト機能回路とを具備し、自己テスト機能回路は、前記
各バンクあるいは各セルアレイ単位に共通に設けられた
アドレス発生回路、テストパターンデータ発生回路、制
御信号発生回路およびこれらを制御する自己テスト機能
制御回路と、前記バンク毎あるいはセルアレイ単位毎に
設けられ、対応するバンクあるいはセルアレイ単位のテ
スト出力データと期待値データを比較するために前記バ
ンクあるいはセルアレイ単位の出力ビット数に応じた数
の比較器を備えたことを特徴とする。
バンクあるいは複数のセルアレイ単位に分割されたメモ
リセルアレイと、前記各バンクあるいは各セルアレイ単
位に対して同時に同じ内容の自己テストが可能な自己テ
スト機能回路とを具備し、自己テスト機能回路は、前記
各バンクあるいは各セルアレイ単位に共通に設けられた
アドレス発生回路、テストパターンデータ発生回路、制
御信号発生回路およびこれらを制御する自己テスト機能
制御回路と、前記バンク毎あるいはセルアレイ単位毎に
設けられ、対応するバンクあるいはセルアレイ単位のテ
スト出力データと期待値データを比較するために前記バ
ンクあるいはセルアレイ単位の出力ビット数に応じた数
の比較器を備えたことを特徴とする。
【０００８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。
施の形態を詳細に説明する。
【０００９】＜第１の実施形態＞図１は、本発明の第１
の実施形態に係る同期式の半導体メモリの一部（メモリ
コアとBIST回路との接続関係）を示すブロック図であ
る。
の実施形態に係る同期式の半導体メモリの一部（メモリ
コアとBIST回路との接続関係）を示すブロック図であ
る。
【００１０】図１において、メモリセルアレイ(Cell Ar
ray)10は、複数のバンクあるいは複数のセルアレイ単位
に分割されており、バンク毎あるいはセルアレイ単位毎
にBIST回路20が設けられている。
ray)10は、複数のバンクあるいは複数のセルアレイ単位
に分割されており、バンク毎あるいはセルアレイ単位毎
にBIST回路20が設けられている。
【００１１】各BIST回路20は、独立に制御可能であり、
対応するバンクあるいはセルアレイ単位の出力ビット数
に応じてテスト出力データと期待値データを比較するた
めの比較器25が設けられている。各比較器25の比較出力
は、半導体メモリのデータ出力端子数以内にビット数が
変換されて出力するように構成されている。
対応するバンクあるいはセルアレイ単位の出力ビット数
に応じてテスト出力データと期待値データを比較するた
めの比較器25が設けられている。各比較器25の比較出力
は、半導体メモリのデータ出力端子数以内にビット数が
変換されて出力するように構成されている。
【００１２】前記BIST回路20は、アドレス(Address) 発
生回路21、テストパターンデータ(Data)発生回路22、制
御信号(Control signal)発生回路23、これらを制御する
BIST制御回路24、前記比較器25などを有する。
生回路21、テストパターンデータ(Data)発生回路22、制
御信号(Control signal)発生回路23、これらを制御する
BIST制御回路24、前記比較器25などを有する。
【００１３】上記アドレス発生回路21、テストパターン
データ発生回路22および制御信号発生回路23は、半導体
メモリのテストに必要なアドレス、テストパターンデー
タおよび書き込み／読み出しなどの制御信号を発生する
ためのものである。
データ発生回路22および制御信号発生回路23は、半導体
メモリのテストに必要なアドレス、テストパターンデー
タおよび書き込み／読み出しなどの制御信号を発生する
ためのものである。
【００１４】前記比較器25は、メモリセルアレイ10から
の読み出しデータと期待値データ（書き込みデータ）と
を比較してPass/Fail を判定する判定機能と、判定結果
をフラグ(BIST FLG)として出力するフラグ出力機能を有
する。
の読み出しデータと期待値データ（書き込みデータ）と
を比較してPass/Fail を判定する判定機能と、判定結果
をフラグ(BIST FLG)として出力するフラグ出力機能を有
する。
【００１５】そして、BIST回路20は、半導体メモリの動
作を制御するために外部から入力するマスタークロック
(Master Clock)が分岐して選択的にシステムクロックと
して供給されることによって動作する。つまり、メモリ
セルアレイ10とBIST回路20は、クロックを共用する。
作を制御するために外部から入力するマスタークロック
(Master Clock)が分岐して選択的にシステムクロックと
して供給されることによって動作する。つまり、メモリ
セルアレイ10とBIST回路20は、クロックを共用する。
【００１６】さらに、BIST回路20へのシステムクロック
入力を選択するためのクロック入力スイッチ回路11、ア
ドレス入力選択回路12、データ入力選択回路13、制御信
号入力選択回路14および出力選択回路15が付加されてお
り、これらは半導体メモリの自己テストモード／通常動
作モードに応じてBIST Enable 選択信号により制御さ
れ、BIST回路は自己テストモード時に選択的に使用され
る。
入力を選択するためのクロック入力スイッチ回路11、ア
ドレス入力選択回路12、データ入力選択回路13、制御信
号入力選択回路14および出力選択回路15が付加されてお
り、これらは半導体メモリの自己テストモード／通常動
作モードに応じてBIST Enable 選択信号により制御さ
れ、BIST回路は自己テストモード時に選択的に使用され
る。
【００１７】この場合、上記BIST ENABLE 選択信号の状
態は、例えば半導体メモリの所定の入力端子からのキー
コマンド（Key Command ）とコード（Code）入力の組み
合わせを用いて制御される。
態は、例えば半導体メモリの所定の入力端子からのキー
コマンド（Key Command ）とコード（Code）入力の組み
合わせを用いて制御される。
【００１８】前記アドレス入力選択回路12は、メモリセ
ルアレイ10へのアドレス入力としてBIST回路20からのア
ドレス／外部入力アドレスを選択するためのものであ
る。前記データ入力選択回路13は、メモリセルアレイ10
へのデータ入力としてBIST回路20からのテストパターン
データ／外部入力データを選択するためのものである。
ルアレイ10へのアドレス入力としてBIST回路20からのア
ドレス／外部入力アドレスを選択するためのものであ
る。前記データ入力選択回路13は、メモリセルアレイ10
へのデータ入力としてBIST回路20からのテストパターン
データ／外部入力データを選択するためのものである。
【００１９】前記制御信号入力選択回路14は、メモリセ
ルアレイ10への制御信号入力としてBIST回路20からの制
御信号／外部入力制御信号を選択するためのものであ
る。前記出力選択回路15は、半導体メモリ出力端子（DQ
Output pin ）への出力としてBIST回路20からのフラグ
出力／メモリセルアレイ10の出力データを選択するため
のものである。
ルアレイ10への制御信号入力としてBIST回路20からの制
御信号／外部入力制御信号を選択するためのものであ
る。前記出力選択回路15は、半導体メモリ出力端子（DQ
Output pin ）への出力としてBIST回路20からのフラグ
出力／メモリセルアレイ10の出力データを選択するため
のものである。
【００２０】このような構成において、通常動作モード
には、BIST ENABLE 選択信号が非活性状態（Disable ）
に制御され、クロック入力スイッチ回路11はBIST回路20
へのシステムクロック入力を選択しない状態になる。ま
た、アドレス入力選択回路12はメモリセルアレイ10への
アドレス入力として外部入力アドレスを選択し、データ
入力選択回路13はメモリセルアレイ10へのデータ入力と
して外部入力データを選択し、制御信号入力選択回路14
はメモリセルアレイ10への制御信号入力として外部入力
制御信号を選択する状態になる。そして、出力選択回路
15は半導体メモリ出力端子への出力としてメモリセルア
レイの出力データを選択する状態になる。これにより、
従来の半導体メモリと同様の動作を行う。
には、BIST ENABLE 選択信号が非活性状態（Disable ）
に制御され、クロック入力スイッチ回路11はBIST回路20
へのシステムクロック入力を選択しない状態になる。ま
た、アドレス入力選択回路12はメモリセルアレイ10への
アドレス入力として外部入力アドレスを選択し、データ
入力選択回路13はメモリセルアレイ10へのデータ入力と
して外部入力データを選択し、制御信号入力選択回路14
はメモリセルアレイ10への制御信号入力として外部入力
制御信号を選択する状態になる。そして、出力選択回路
15は半導体メモリ出力端子への出力としてメモリセルア
レイの出力データを選択する状態になる。これにより、
従来の半導体メモリと同様の動作を行う。
【００２１】これに対して、出荷テスト時の自己テスト
に際して、BIST ENABLE 選択信号が活性状態（Enable）
に制御されると、クロック入力スイッチ回路11はBIST回
路20へのシステムクロック入力を選択状態になる。ま
た、アドレス入力選択回路12はメモリセルアレイ10への
アドレス入力としてBIST回路20からのアドレスを選択
し、データ入力選択回路13はメモリセルアレイ10へのデ
ータ入力としてBIST回路20からのテストパターンデータ
を選択し、制御信号入力選択回路14はメモリセルアレイ
10への制御信号入力としてBIST回路20からの制御信号を
選択する状態になる。そして、出力選択回路15は半導体
メモリ出力端子への出力としてBIST回路20からのフラグ
出力を選択する状態になる。
に際して、BIST ENABLE 選択信号が活性状態（Enable）
に制御されると、クロック入力スイッチ回路11はBIST回
路20へのシステムクロック入力を選択状態になる。ま
た、アドレス入力選択回路12はメモリセルアレイ10への
アドレス入力としてBIST回路20からのアドレスを選択
し、データ入力選択回路13はメモリセルアレイ10へのデ
ータ入力としてBIST回路20からのテストパターンデータ
を選択し、制御信号入力選択回路14はメモリセルアレイ
10への制御信号入力としてBIST回路20からの制御信号を
選択する状態になる。そして、出力選択回路15は半導体
メモリ出力端子への出力としてBIST回路20からのフラグ
出力を選択する状態になる。
【００２２】この場合、各BIST回路20は、独立に制御さ
れ、バンク毎あるいはセルアレイ単位毎に異なるテスト
パターンデータを入力することが可能であるが、各バン
クあるいは各セルアレイ単位に同じテストパターンデー
タを入力することも可能である。
れ、バンク毎あるいはセルアレイ単位毎に異なるテスト
パターンデータを入力することが可能であるが、各バン
クあるいは各セルアレイ単位に同じテストパターンデー
タを入力することも可能である。
【００２３】各BIST回路20からのフラグ出力は、バンク
あるいはセルアレイ単位の出力ビット数に応じて設けら
れている比較器25と１対１のフラグで表わされている。
そして、フェイル（Fail）時の判定出力＝"High"のフラ
グ出力数が半導体メモリ製品の出力ビット構成に応じて
オア回路（図示せず）により纏められて半導体メモリ製
品のデータ出力端子数以内にビット数が変換された後、
出力選択回路15を経由してデータ出力端子から出力され
る。
あるいはセルアレイ単位の出力ビット数に応じて設けら
れている比較器25と１対１のフラグで表わされている。
そして、フェイル（Fail）時の判定出力＝"High"のフラ
グ出力数が半導体メモリ製品の出力ビット構成に応じて
オア回路（図示せず）により纏められて半導体メモリ製
品のデータ出力端子数以内にビット数が変換された後、
出力選択回路15を経由してデータ出力端子から出力され
る。
【００２４】次に、半導体メモリ製品の出力ビット構成
とBIST回路からのフラグ出力のビット数変換の仕方との
関係は、さまざまなバリエーションがあるが、代表的な
例として、４バンク・16ビット構成で１バンク当り16期
待値の比較を行う方式と、２バンク・４ビット構成で１
バンク当り８期待値の比較を行う方式の２例を説明す
る。
とBIST回路からのフラグ出力のビット数変換の仕方との
関係は、さまざまなバリエーションがあるが、代表的な
例として、４バンク・16ビット構成で１バンク当り16期
待値の比較を行う方式と、２バンク・４ビット構成で１
バンク当り８期待値の比較を行う方式の２例を説明す
る。
【００２５】図２（ａ）、（ｂ）および図３（ａ）、
（ｂ）は、４バンク・16ビット構成の半導体メモリ製品
における一部（バンク、比較器、オア回路、出力選択回
路の接続関係）を示している。
（ｂ）は、４バンク・16ビット構成の半導体メモリ製品
における一部（バンク、比較器、オア回路、出力選択回
路の接続関係）を示している。
【００２６】各バンクBank0 〜Bank3 における16ビット
の読み出しデータが16個の比較器（コンパレーター）25
で16個の期待値データと比較されることによって生成さ
れる16ビットのフラグ出力は、バンク毎に４個のオア回
路26により４ビットづづ纏められて４ビットのフラグに
変換される。
の読み出しデータが16個の比較器（コンパレーター）25
で16個の期待値データと比較されることによって生成さ
れる16ビットのフラグ出力は、バンク毎に４個のオア回
路26により４ビットづづ纏められて４ビットのフラグに
変換される。
【００２７】このような各バンクBank0 〜Bank3 に対応
する４ビットのフラグからなる計16ビットのフラグBIST
FLGは、出力選択回路（図１中15）の16個の選択ゲート
15aを経由し、16個のデータ出力端子DQ0 〜DQ15から出
力される。
する４ビットのフラグからなる計16ビットのフラグBIST
FLGは、出力選択回路（図１中15）の16個の選択ゲート
15aを経由し、16個のデータ出力端子DQ0 〜DQ15から出
力される。
【００２８】図４（ａ）、（ｂ）は、２バンク・４ビッ
ト構成の半導体メモリ製品における一部（バンク、比較
器、オア回路、出力選択回路の接続関係）を示してい
る。
ト構成の半導体メモリ製品における一部（バンク、比較
器、オア回路、出力選択回路の接続関係）を示してい
る。
【００２９】各バンクBank0 、Bank1 における８ビット
の読み出しデータが８個の比較器25で８個の期待値デー
タと比較されることによって生成される８ビットのフラ
グ出力は、バンク毎に２個のオア回路26により４ビット
づづ纏められて２ビットのフラグに変換される。このよ
うな各バンクBank0 、Bank1 に対応する２ビットのフラ
グからなる計４ビットのフラグBIST FLGは、出力選択回
路（図１中15）の４個の選択ゲート15a を経由し、４個
のデータ出力端子DQ0 〜DQ3 から出力される。
の読み出しデータが８個の比較器25で８個の期待値デー
タと比較されることによって生成される８ビットのフラ
グ出力は、バンク毎に２個のオア回路26により４ビット
づづ纏められて２ビットのフラグに変換される。このよ
うな各バンクBank0 、Bank1 に対応する２ビットのフラ
グからなる計４ビットのフラグBIST FLGは、出力選択回
路（図１中15）の４個の選択ゲート15a を経由し、４個
のデータ出力端子DQ0 〜DQ3 から出力される。
【００３０】上記した半導体メモリによれば、所定の入
力端子からのキーコマンド（Key Command ）とコード
（Code）入力の組み合わせを用いてBIST ENABLE 選択信
号により自己テストモード／通常動作モードを選択制御
し、各バンクあるいは複数のセルアレイ単位の出力ビッ
ト数に応じて設けられている比較器25のフラグ出力数を
データ出力端子数以内に変換した後、出力選択回路15を
経由してデータ出力端子から出力することにより、出荷
テストの良・不良品の区別を容易に実行することが可能
になる。
力端子からのキーコマンド（Key Command ）とコード
（Code）入力の組み合わせを用いてBIST ENABLE 選択信
号により自己テストモード／通常動作モードを選択制御
し、各バンクあるいは複数のセルアレイ単位の出力ビッ
ト数に応じて設けられている比較器25のフラグ出力数を
データ出力端子数以内に変換した後、出力選択回路15を
経由してデータ出力端子から出力することにより、出荷
テストの良・不良品の区別を容易に実行することが可能
になる。
【００３１】したがって、従来の半導体メモリ製品に対
してBIST回路20を追加する際に、特別に外部端子の増加
を必要とすることなく適用することが可能になる。
してBIST回路20を追加する際に、特別に外部端子の増加
を必要とすることなく適用することが可能になる。
【００３２】また、各バンクあるいは複数のセルアレイ
単位で独立した自己テストの実施が可能であるので、テ
スト時間は従来のテスト時間に対して少なくとも１／テ
スト対称であるメモリセルアレイの分割数（つまり、１
／バンク数あるいは１／セルアレイ単位数）に短縮する
ことが可能であり、特に大容量の半導体メモリ製品にお
いてはテスト時間の短縮効果が大きい。
単位で独立した自己テストの実施が可能であるので、テ
スト時間は従来のテスト時間に対して少なくとも１／テ
スト対称であるメモリセルアレイの分割数（つまり、１
／バンク数あるいは１／セルアレイ単位数）に短縮する
ことが可能であり、特に大容量の半導体メモリ製品にお
いてはテスト時間の短縮効果が大きい。
【００３３】この場合、バンク毎あるいはセルアレイ単
位毎に同時に異なるテストパターンデータを入力するこ
とも可能であるが、各バンクあるいは各セルアレイ単位
に同時に同じテストパターンデータを入力することも可
能である。
位毎に同時に異なるテストパターンデータを入力するこ
とも可能であるが、各バンクあるいは各セルアレイ単位
に同時に同じテストパターンデータを入力することも可
能である。
【００３４】さらに、フラグ出力数を半導体メモリ製品
のデータ出力端子数より少なくなるようにビット数の変
換を行うように設計することが可能であり、半導体メモ
リ製品のユーザーサイドの要望とか、メーカサイドの様
々なテスター設備、ソフト、環境条件などに容易に対応
することができる。フラグ出力数を極く少数（例えば
１）にした場合、テスター設備で同時に多数の半導体メ
モリ製品をテストすることが可能になる。
のデータ出力端子数より少なくなるようにビット数の変
換を行うように設計することが可能であり、半導体メモ
リ製品のユーザーサイドの要望とか、メーカサイドの様
々なテスター設備、ソフト、環境条件などに容易に対応
することができる。フラグ出力数を極く少数（例えば
１）にした場合、テスター設備で同時に多数の半導体メ
モリ製品をテストすることが可能になる。
【００３５】なお、上記した実施形態では、メモリセル
アレイのバンク毎あるいは複数のセルアレイ単位にBIST
回路20が設けられ、各BIST回路は独立に制御されたが、
各バンクあるいは各セルアレイ単位に同じテストパター
ンデータを入力するのであれば、BIST回路の一部を各バ
ンクあるいは複数のセルアレイ単位に共通に設けること
も可能である。
アレイのバンク毎あるいは複数のセルアレイ単位にBIST
回路20が設けられ、各BIST回路は独立に制御されたが、
各バンクあるいは各セルアレイ単位に同じテストパター
ンデータを入力するのであれば、BIST回路の一部を各バ
ンクあるいは複数のセルアレイ単位に共通に設けること
も可能である。
【００３６】即ち、アドレス発生回路、テストパターン
データ発生回路、制御信号発生回路、BIST制御回路を各
バンクあるいは複数のセルアレイ単位に共通に設け、比
較器をバンク毎あるいは複数のセルアレイ単位に設ける
ようにしてもよい。
データ発生回路、制御信号発生回路、BIST制御回路を各
バンクあるいは複数のセルアレイ単位に共通に設け、比
較器をバンク毎あるいは複数のセルアレイ単位に設ける
ようにしてもよい。
【００３７】また、上記した実施形態は、自己テスト機
能回路が同期式メモリに搭載されており、自己テスト機
能回路は同期式メモリの外部入力クロックがシステムク
ロックとして入力されることにより動作する例を説明し
たが、本発明は同期式メモリに限らず、非同期式メモリ
にも適用可能である。例えば非同期式DRAMに適用する場
合には、例えばRAS ピンのような外部制御端子からシス
テムクロックを自己テスト機能回路に入力することによ
り自己テスト機能回路を動作させればよい。
能回路が同期式メモリに搭載されており、自己テスト機
能回路は同期式メモリの外部入力クロックがシステムク
ロックとして入力されることにより動作する例を説明し
たが、本発明は同期式メモリに限らず、非同期式メモリ
にも適用可能である。例えば非同期式DRAMに適用する場
合には、例えばRAS ピンのような外部制御端子からシス
テムクロックを自己テスト機能回路に入力することによ
り自己テスト機能回路を動作させればよい。
【００３８】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、出荷テスト時間を大幅に短縮して製品コスト
の低減を実現でき、大容量化する汎用のメモリ製品に適
用して効果がある。
によれば、出荷テスト時間を大幅に短縮して製品コスト
の低減を実現でき、大容量化する汎用のメモリ製品に適
用して効果がある。
【図１】本発明の第１の実施形態に係る同期式の半導体
メモリの一部を示すブロック図。
メモリの一部を示すブロック図。
【図２】図１の半導体メモリの出力ビット構成とBIST回
路からのフラグ出力のビット数変換の仕方との関係の一
例として４バンク・16ビット構成で１バンク当り16期待
値の比較を行う方式の半導体メモリにおけるバンク、比
較器、オア回路、出力選択回路の接続関係の一部を示す
回路図。
路からのフラグ出力のビット数変換の仕方との関係の一
例として４バンク・16ビット構成で１バンク当り16期待
値の比較を行う方式の半導体メモリにおけるバンク、比
較器、オア回路、出力選択回路の接続関係の一部を示す
回路図。
【図３】図２の方式の半導体メモリにおけるバンク、比
較器、オア回路、出力選択回路の接続関係の残りの部分
を示す回路図。
較器、オア回路、出力選択回路の接続関係の残りの部分
を示す回路図。
【図４】図１の半導体メモリの出力ビット構成とBIST回
路からのフラグ出力のビット数変換の仕方との関係の他
の例として２バンク・４ビット構成で１バンク当り８期
待値の比較を行う方式の半導体メモリにおけるバンク、
比較器、オア回路、出力選択回路の接続関係を示す回路
図。
路からのフラグ出力のビット数変換の仕方との関係の他
の例として２バンク・４ビット構成で１バンク当り８期
待値の比較を行う方式の半導体メモリにおけるバンク、
比較器、オア回路、出力選択回路の接続関係を示す回路
図。
10…メモリセルアレイ(Cell Array)、 20…BIST回路、 21…アドレス(Address) 発生回路、 22…テストパターンデータ(Data)発生回路、 23…制御信号(Control signal)発生回路、 24…BIST制御回路、 25…比較器。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３４１Ｄ ３７１Ａ Ｆターム(参考） 2G032 AA07 AK11 AK19 AL11 5B015 KB47 MM07 NN03 PP01 RR03 RR05 5B018 GA03 JA12 JA21 NA02 NA03 QA13 5B024 AA15 BA21 BA29 CA07 CA15 CA16 EA02 5L106 AA01 AA02 AA15 DD03 DD22 DD23
Claims (5)
- 【請求項１】 複数のバンクあるいは複数のセルアレイ
単位に分割されたメモリセルアレイと、 前記バンク毎あるいはセルアレイ単位毎に設けられ、互
いに独立に制御可能であり、前記各バンクあるいは各セ
ルアレイ単位に対して同時に同じ内容あるいは異なる内
容の自己テストが可能な複数の自己テスト機能回路とを
具備し、 前記各自己テスト機能回路は、アドレス発生回路、テス
トパターンデータ発生回路、制御信号発生回路、これら
を制御するBIST制御回路および対応するバンクあるいは
セルアレイ単位のテスト出力データと期待値データを比
較するために前記バンクあるいはセルアレイ単位の出力
ビット数に応じた数の比較器を備えたことを特徴とする
半導体記憶装置。 - 【請求項２】 複数のバンクあるいは複数のセルアレイ
単位に分割されたメモリセルアレイと、 前記各バンクあるいは各セルアレイ単位に対して同時に
同じ内容の自己テストが可能な自己テスト機能回路とを
具備し、 自己テスト機能回路は、前記各バンクあるいは各セルア
レイ単位に共通に設けられたアドレス発生回路、テスト
パターンデータ発生回路、制御信号発生回路およびこれ
らを制御する自己テスト機能制御回路と、 前記バンク毎あるいはセルアレイ単位毎に設けられ、対
応するバンクあるいはセルアレイ単位のテスト出力デー
タと期待値データを比較するために前記バンクあるいは
セルアレイ単位の出力ビット数に応じた数の比較器とを
備えたことを特徴とする半導体記憶装置。 - 【請求項３】 前記各比較器の比較出力は、半導体記憶
装置のデータ出力端子数以内にビット数が変換されて出
力することを特徴とする請求項１または２記載の半導体
記憶装置。 - 【請求項４】 前記各比較器の比較出力を複数のオア回
路に入力することにより前記ビット数の変換を行うこと
を特徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記メモリセルアレイは、同期式メモリ
に搭載されており、前記自己テスト機能回路は、同期式
メモリの外部入力クロックがシステムクロックとして入
力されることにより動作することを特徴とする請求項１
乃至４のいずれか１項に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000359760A JP2002163899A (ja) | 2000-11-27 | 2000-11-27 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000359760A JP2002163899A (ja) | 2000-11-27 | 2000-11-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002163899A true JP2002163899A (ja) | 2002-06-07 |
Family
ID=18831477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000359760A Abandoned JP2002163899A (ja) | 2000-11-27 | 2000-11-27 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002163899A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006012234A (ja) * | 2004-06-23 | 2006-01-12 | Toshiba Corp | メモリテスト回路およびメモリテスト方法 |
| US7228470B2 (en) | 2003-02-14 | 2007-06-05 | Fujitsu Limited | Semiconductor testing circuit, semiconductor storage device, and semiconductor testing method |
| US8010853B2 (en) | 2005-09-30 | 2011-08-30 | Fujitsu Semiconductor Ltd. | Semiconductor storage device and memory test circuit |
| JP2014533356A (ja) * | 2011-11-07 | 2014-12-11 | アレグロ・マイクロシステムズ・エルエルシー | 故障テストのための回路および方法 |
-
2000
- 2000-11-27 JP JP2000359760A patent/JP2002163899A/ja not_active Abandoned
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7228470B2 (en) | 2003-02-14 | 2007-06-05 | Fujitsu Limited | Semiconductor testing circuit, semiconductor storage device, and semiconductor testing method |
| JP2006012234A (ja) * | 2004-06-23 | 2006-01-12 | Toshiba Corp | メモリテスト回路およびメモリテスト方法 |
| US8010853B2 (en) | 2005-09-30 | 2011-08-30 | Fujitsu Semiconductor Ltd. | Semiconductor storage device and memory test circuit |
| JP2014533356A (ja) * | 2011-11-07 | 2014-12-11 | アレグロ・マイクロシステムズ・エルエルシー | 故障テストのための回路および方法 |
| US9513337B2 (en) | 2011-11-07 | 2016-12-06 | Allegro Microsystems, Llc | Circuits and methods for fault testing |
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| A977 | Report on retrieval |
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| A131 | Notification of reasons for refusal |
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|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20051221 |