KR100890413B1 - 자기 진단 기능을 내장한 반도체 기억 장치 - Google Patents

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KR100890413B1
KR100890413B1 KR1020030024992A KR20030024992A KR100890413B1 KR 100890413 B1 KR100890413 B1 KR 100890413B1 KR 1020030024992 A KR1020030024992 A KR 1020030024992A KR 20030024992 A KR20030024992 A KR 20030024992A KR 100890413 B1 KR100890413 B1 KR 100890413B1
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후지쯔 마이크로일렉트로닉스 가부시키가이샤
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Abstract

본 발명은 복잡하고 규모가 큰 회로 구성을 갖추고 복잡한 제어를 행할 필요가 없고, 테스트 사양의 변경이나 추가에 대해서도 유연하게 대응할 수 있는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치를 제공하는 것을 목적으로 한다.
메모리 동작 사양 정보로서 용량 정보 R1, 버스폭 정보 R2, 버스트 길이 정보 R3이 외부로부터 입력되어, 용량 정보 저장 회로(1), 버스폭 정보 저장 회로(2), 버스트 길이 정보 저장 회로(3)에 저장된다. 저장되어 있는 각 R1 내지 R3은 최대 최소 발생 회로(11)에 입력되어, 최대 어드레스 AMAX1, 최소 어드레스 AMIN1이 최대 최소 발생 회로(11)에서 생성된다. 정보 R1 내지 R3이라는 메모리 동작 사양 정보가 외부로부터 재기록됨으로써 어드레스 공간에 있어서의 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1을 사양에 따라 설정할 수 있다.

Description

자기 진단 기능을 내장한 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE WITH BUILT-IN SELF-DIAGNOSTIC FUNCTION AND SEMICONDUCTOR DEVICE HAVING THE SEMICONDUCTOR MEMORY DEVICE}
도 1은 제1 실시예의 회로 블록도.
도 2는 최대 최소값 발생 회로에 있어서의 설정 테이블.
도 3은 어드레스 카운터 회로의 동작 흐름을 도시하는 흐름도.
도 4는 어드레스 분배 회로에 있어서의 어드레스 할당표.
도 5는 메모리 셀 어레이 영역에 있어서의 어드레스 할당을 도시하는 레이아웃 개념도.
도 6은 제2 실시예의 회로 블록도.
도 7은 기록 데이터 선택 회로의 진리값표.
도 8은 판독 데이터 선택 회로의 진리값표.
도 9는 제3 실시예의 회로 블록도.
도 10은 제4 실시예의 주요부를 도시하는 회로 블록도.
도 11은 제5 실시예의 회로 블록도.
도 12는 제6 실시예의 회로 블록도.
도 13은 제7 실시예의 회로 블록도.
도 14는 제8 실시예의 회로 블록도.
도 15는 제9 실시예의 주요부를 도시하는 회로 블록도.
도 16은 종래 기술에 있어서의 BIST 회로 내장시의 과제 (1)을 도시하는 개념도.
도 17은 종래 기술에 있어서의 BIST 회로 내장시의 과제 (2)를 도시하는 개념도.
도 18은 종래 기술에 있어서의 BIST 회로 내장의 반도체 기억 장치를 도시하는 회로 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 용량 정보 저장 회로
2 : 버스폭 정보 저장 회로
3 : 버스트 길이 정보 저장 회로
4 : 카운트 방향 정보 저장 회로
5 : 어드레스 우선 순위 정보 저장 회로
6 : 판독 사양 정보 저장 회로
7 : 기록 사양 정보 저장 회로
8 : 데이터 패턴 정보 저장 회로
9 : 커맨드 사양 정보 저장 회로
1A : 어드레스 스크램블러 정보 저장 회로
10, 20, 30, 50, 60, 70, 80, 90 : BIST 회로
11 : 최대 최소값 발생 회로
12 : 어드레스 카운터 회로
13 : 어드레스 분배 회로
21 : 데이터 발생 회로
22 : 기록 데이터 선택 회로
23 : 판독 데이터 선택 회로
24 : 판독 데이터 판정 회로
31 : 카운트 방향 전환 회로 1
32 : 카운트 방향 전환 회로 2
41 : 우선 순위 전환 회로
51 : 데이터 발생 회로 1
52 : 데이터 발생 회로 2
54 : 어드레스 발생 회로
53 : 데이터 전환 회로
65 : 커맨드 발행 회로
61, 63 : ROM
62 : NOP 횟수 레지스터
64 : 커맨드 레지스터
71 : 어드레스 스크램블러 회로
81 : 데이터 스크램블러 회로
91 : 저장 회로
100 : 메모리 주회로
본 발명은 자기 진단 테스트 기능을 갖춘 반도체 기억 장치에 관한 것으로, 특히 테스트 사양의 변경에 유연하게 대응할 수 있는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치에 관한 것이다.
최근의 대용량화 ·고속화된 반도체 기억 장치의 테스트를 행하기 위해서는 테스터도 고속으로 동작할 필요가 있다. 특히 고속인 동기형 반도체 기억 장치의 테스트에 필요로 되는 테스터에 대해서는 매우 고속인 동작이 요구되어 오고 있고 테스터 자체가 고가의 것으로 되어 있다. 더욱이, 반도체 기억 장치의 동작 주파수의 고속화에 따라서는 테스터를 추종할 수 없는 경우도 고려되고 있다.
또한, 시스템의 고도화 ·복잡화의 진전에 따라 소위 시스템 LSI라 불리는 고기능의 반도체 장치에 있어서, 대용량의 반도체 기억 장치가 메모리 모듈로서 내장되어 있다. 이러한 내장 모듈로서의 반도체 기억 장치에 대해서는, 어드레스 ·데이터 ·커맨드 등을 입출력하는 단자군이 반도체 장치의 단자군으로서 구비되어 있지 않은 경우가 있고, 외부로부터의 반도체 기억 장치의 테스트를 행할 수 없다고 하는 경우도 있었다.
그래서, 메모리의 자기 진단을 행하는 내장식 자기 진단 테스트(Built-In Self Test)(이하, BIST라 약칭함) 회로를 반도체 기억 장치나 반도체 기억 장치를 메모리 모듈로서 구비한 반도체 장치에 내장해 두면, 대용량이고 고속인 반도체 기억 장치에 대해서는 고가의 테스터를 사용하는 일이 없고, 또한 반도체 장치에 내장된 메모리 모듈에 대해서는 테스트용 단자의 유무에 상관없이 테스트를 행할 수 있다.
이러한 BIST 회로를 내장한 반도체 기억 장치의 예로서, 일본 특허 공개 공보 제2001-148199호에는 도 18에 도시한 바와 같이, 명령 RAM(50)에 미리 로드되어 있는 자기 테스트를 행하기 위한 프로그램이 ALPG(54)로부터 출력되는 프로그램 카운터값에 따라 순차적으로 판독되어 메모리 셀 어레이(30)의 테스트가 행해지고, 입출력 및 BIST 기록/판정 회로(32)를 통해 테스트 결과가 출력되는 반도체 기억 장치가 기재되어 있다. 명령 RAM(50)으로의 프로그램 로드는 BIST 컨트롤러(62)가 프로그램 로드 시퀀스로서 기능함으로써 행해진다. 테스트를 위한 프로그램을 외부에서 명령 RAM(5O)으로 로드함으로써 데이터나 커맨드의 패턴을 변경하여 테스트를 행하는 반도체 기억 장치이다.
그러나, 설계시에 확정된 메모리 사양으로 구성되는 반도체 기억 장치나 반도체 장치의 메모리 모듈에 대해서, 내장된 BIST 회로에 의한 테스트를 행하는 경우, 도 16에 도시한 바와 같이, BIST에 의해 행해지는 각 메모리 셀로의 기록용 데이터 패턴의 종류가 많아지면, BIST 회로의 회로 규모가 커지게 되고, 칩 다이에서 반도체 기억 장치로서 기능하는 메모리 주회로 영역에 대한 BIST 회로 영역의 비율 이 커지게 되며, BIST 회로의 칩 점유 면적에 의한 오버헤드의 증가에 따라 칩 사이즈 ·칩 비용의 증대가 커지게 되는 문제가 있다.
또한, 반도체 기억 장치를 반도체 장치내의 메모리 모듈로서 내장하는 경우에는 반도체 장치가 사용되는 시스템 사양에 따라 필요로 되는 메모리 용량이 다른 것이 일반적이다. 그래서, 반도체 장치를 품종 전개할 때, 개발 ·제조 시간 ·비용을 압축하기 위해서 품종 전개에 대하여 필요로 되는 최대 메모리 용량에 맞춰서 메모리 모듈을 설계해 두고, 메모리 용량, 어드레스 길이, 버스폭, 버스트 길이 등의 개개의 품종에 필요한 모듈 구성만을 이용하는 방법이 취해지고 있다.
그러나, 이 경우에도, 실제로 사용되는 메모리 모듈마다 BIST 회로의 시험 사양을 맞출 필요가 있게 된다. 최대 허용 메모리 용량을 갖는 메모리 모듈을 구비하고 있고, 메모리 모듈의 재개발 ·재제조 시간 ·비용을 삭감했음에도 불구하고, BIST 회로를 품종마다 재설계할 필요가 있어서 문제이다. 예컨대, 도 17에 도시한 바와 같이, 메모리 주회로로서 8M 비트의 메모리 모듈에 대하여, 2M 비트를 사용하는 경우에는 2M 비트용 BIST 회로(도 17, (A))가, 4M 비트에 대해서는 4M 비트용 BIST 회로(도 17, (B))가, 8M 비트에 대해서는 8M 비트용 BIST 회로(도 17, (C))가 필요하게 된다. 또한 버스폭에 대해서도, ×8 비트에 대해서는 ×8 비트용 BIST 회로(도 17, (D))가, ×16 비트에 대해서는 ×16 비트용 BIST 회로(도 17, (E))가, ×32 비트에 대해서는 ×32 비트용 BIST 회로(도 17, (F))가 필요하게 된다.
또한, 일단 구비된 BIST 회로에 대해서는 동작 사양의 변경은 행할 수 없기 때문에, 기록 데이터 패턴의 변경이나 추가 등의 테스트 사양의 변경을 행할 수 없 어 문제이다.
BIST 회로에 있어서의 테스트 사양의 변경에 대해서는 일본 특허 공개 공보 제2001-148199호에 기재되어 있는 반도체 기억 장치에 의해 가능하다. 그러나, 일본 특허 공개 공보 제2001-148199호의 반도체 기억 장치에서는, 프로그램의 기억이나 동작 제어 등에 따른 SRAM으로 이루어진 명령 RAM(50)이나 ALPG(54) 등을 구비할 필요가 있어, BIST 회로로서 복잡한 제어가 필요하게 되어 버린다. 복잡한 회로 구성에 따른 개발 기간의 증대나 많은 칩 점유 면적을 필요로 하는 것에 따른 칩 다이에서의 오버헤드의 증대가 문제이다.
본 발명은 상기 종래 기술의 문제점을 해소하기 위해서 이루어진 것으로, 자기 진단 테스트시에, 복잡하고 규모가 큰 회로 구성을 갖추고 복잡한 제어를 행할 필요가 없고, 테스트 사양의 변경이나 추가에 대해서도 유연하게 대응할 수 있는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치를 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 청구항 1에 따른 반도체 기억 장치는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서, 외부로부터 재기록 가능한 메모리 동작 사양 정보가 저장되는 메모리 동작 사양 정보 저장부를 구비하며, 메모리 동작 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 파라미터가 설정되는 것을 특징으로 한다.
또한, 청구항 4에 따른 반도체 기억 장치는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서, 외부로부터 재기록 가능한 테스트 사양 정보가 저장되는 테 스트 사양 정보 저장부를 구비하며, 테스트 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 사양이 설정되는 것을 특징으로 한다.
청구항 1 또는 청구항 4의 반도체 기억 장치에서는, 외부로부터 재기록 가능한 메모리 동작 사양 정보 또는 테스트 사양 정보가 저장되는 메모리 동작 사양 정보 저장부 또는 테스트 사양 정보 저장부를 구비하고 있고, 각 저장부에 저장되어 있는 각 정보에 기초하여 자기 진단 테스트에 의한 동작 파라미터나 동작 사양이 설정된다.
이에 따라, 메모리 동작 사양 정보를 반도체 기억 장치의 외부로부터 적절히 재기록할 수 있기 때문에, 반도체 기억 장치의 품종 전개에 대해서도 품종에 따라 메모리 동작 사양 정보를 재기록할 수 있으며, 자기 진단 테스트 기능을 품종마다 재설계할 필요는 없다.
또한, 테스트 사양 정보를 반도체 기억 장치의 외부로부터 적절히 재기록할 수 있기 때문에, 테스트 항목이 증대한 경우에도 테스트마다 테스트 사양 정보를 재기록할 수 있고, 콤팩트한 자기 진단 테스트 구성으로 대응할 수 있다. 테스트 사양의 변경 ·추가의 경우에도 테스트 사양에 맞춰서 테스트 사양 정보를 재기록할 수 있으며, 자기 진단 테스트 기능의 재설계를 행할 필요는 없다.
추가로, 메모리 동작 사양 정보나 테스트 사양 정보를 필요에 따라 재기록함으로써 한 종류의 자기 진단 테스트 구성에 의해 테스트 항목의 증대, 테스트 사양의 변경 ·추가, 품종 전개 등의 변동 요인에 대응할 수 있으므로, 변동 요인마다 프로그램을 로드하는 등의 복잡한 제어는 불필요하게 된다.
자기 진단 테스트 기능을 실현하는 테스트 회로에 있어서, 테스트 항목의 증대에 따른 테스트 회로의 회로 규모의 증대는 없고, 테스트 사양의 변경 ·추가에 따른 또는 반도체 기억 장치의 품종마다 대응하는 테스트용 회로의 재설계도 필요 없으며, 추가로 테스트 항목의 증대, 테스트 사양의 변경 ·추가, 품종 전개 등의 모든 변동 요인에 대응하기 위한 복잡하고 규모가 큰 회로 구성도 필요없다. 자기 진단 테스트 회로의 개발 ·설계 기간의 단축을 도모할 수 있는 동시에, 반도체 기억 장치에 있어서의 테스트 회로의 점유 면적을 콤팩트하게 압축할 수 있어, 칩 사이즈 ·칩 비용의 증대를 억제할 수 있다.
또한, 청구항 2에 따른 반도체 기억 장치는 청구항 1에 기재한 반도체 기억 장치에 있어서, 메모리 동작 사양 정보는 메모리 셀의 용량 정보, 입출력 데이터의 버스폭 정보 및 버스트 동작에 있어서의 버스트 길이 정보 중 적어도 어느 하나이며, 메모리 동작 사양 정보에 기초하여 자기 진단 테스트시의 어드레스 공간에 있어서의 최대 어드레스 및 최소 어드레스 중 적어도 어느 한쪽을 설정하는 최대 최소값 생성부를 구비하는 것을 특징으로 한다.
청구항 2의 반도체 기억 장치에서는 메모리 동작 사양 정보로서 메모리 셀의 용량 정보, 입출력 데이터의 버스폭 정보 및 버스트 동작에 있어서의 버스트 길이 정보 중 적어도 어느 하나가 외부로부터 입력되고, 최대 최소값 생성부에 의해 이들 정보에 기초한 자기 진단 테스트의 어드레스 공간의 최대 어드레스 또는 최소 어드레스가 설정된다. 이에 따라, 외부로부터의 메모리 동작 사양 정보의 재기록을 행함으로써 메모리 용량, 버스폭, 버스트 길이 등에 적합한 어드레스 공간의 설정 이 가능해진다.
또한, 청구항 3에 따른 반도체 기억 장치는 청구항 1에 기재한 반도체 기억 장치에 있어서, 데이터 입출력용으로서 미리 복수의 신호 경로가 배치되어 있으며, 메모리 동작 사양 정보는 입출력 데이터의 버스폭 정보이고, 메모리 동작 사양 정보에 기초하여, 복수의 신호 경로 중에서 기록 데이터의 데이터 경로를 선택하는 기록 데이터 선택 회로와, 복수의 신호 경로 중에서 판독 데이터의 데이터 경로를 선택하는 판독 데이터 선택 회로를 구비하는 것을 특징으로 한다.
청구항 3의 반도체 기억 장치에서는, 메모리 동작 사양 정보로서 입출력 데이터의 버스폭 정보가 외부로부터 입력되고, 기록 데이터 선택 회로에 의해 버스폭 정보에 기초한 기록 데이터의 데이터 경로가 설정되는 동시에, 판독 데이터 선택 회로에 의해 버스폭 정보에 기초한 판독 데이터의 데이터 경로가 설정된다. 이에 따라, 외부로부터의 메모리 동작 사양 정보의 재기록을 행함으로써 반도체 기억 장치에 미리 배치되어 있는 복수의 신호 경로 중에서 입출력 데이터의 버스폭에 적합한 데이터 경로의 선택이 가능해진다.
또한, 청구항 5에 따른 반도체 기억 장치는 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 어드레스 카운트시의 카운트 방향 정보이며, 카운트 방향 정보에 기초한 카운트업 설정에 맞춰서 카운트마다 카운트값을 증가시켜 출력하는 어드레스 카운터와, 카운트 방향 정보에 기초한 카운트다운 설정의 경우, 어드레스 카운터의 최대 카운트값을 어드레스 카운터의 최대 가능 카운트값으로 설정하고, 최소 카운트값을 최대 가능 카운트값에서 자기 진단 테스트시의 어드 레스 공간에 있어서의 최대 어드레스를 뺀 카운트값으로 설정하는 최대 최소값 전환부와, 카운트 방향 정보에 기초한 카운트다운 설정의 경우, 어드레스 공간에 있어서의 어드레스를 최대 가능 카운트값에서 상기 카운트값을 뺀 값으로 하는 카운트 방향 전환부를 구비하는 것을 특징으로 한다.
청구항 5의 반도체 기억 장치에서는, 테스트 사양 정보로서 어드레스 카운트시의 카운트 방향 정보가 외부로부터 입력된다. 카운트다운 설정의 경우에는, 최대 최소값 전환부에 의해 카운트값을 증가시켜 나가는 어드레스 카운터에 대하여, 최대 가능 카운트값에서 최대 어드레스를 뺀 카운트값을 최소 카운트값으로 하고, 최대 가능 카운트값을 최대 카운트값으로서 설정한다. 추가로, 카운트 방향 전환부에 의해 최대 가능 카운트값에서 카운트값을 뺀 값을 어드레스로서 공급한다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 어느 어드레스 카운트 방향에 대해서도 자기 진단 테스트를 행할 수 있다.
또한, 청구항 6에 따른 반도체 기억 장치는, 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 우선하여 천이해야 할 어드레스를 설정하는 어드레스 우선 순위 정보이며, 자기 진단 테스트를 행하는 모든 어드레스를 포함하는 카운트값을 출력하는 어드레스 카운터와, 어드레스 우선 순위 정보에 따라 카운트값에 있어서의 소정 비트수의 하위 비트를 우선하여 천이해야 할 어드레스로 하는 제1 우선 어드레스 전환부를 구비하는 것을 특징으로 한다.
청구항 6의 반도체 기억 장치에서는, 테스트 사양 정보로서 우선하여 천이해야 할 어드레스를 설정하는 어드레스 우선 순위 정보가 외부로부터 입력된다. 어드 레스 우선 순위 정보에 기초하여 제1 우선 어드레스 전환부에 의해 어드레스 카운터로부터 출력되는 카운트값 중 소정 비트수의 하위 비트를 우선하여 천이해야 할 어드레스로 한다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 어드레스 천이의 우선 순위가 적절히 변경된 자기 진단 테스트를 행할 수 있다.
또한, 청구항 7에 따른 반도체 기억 장치는, 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 데이터 패턴을 선택하는 데이터 패턴 정보와, 기록 데이터 및 판독 기대값 중 적어도 어느 한쪽의 논리 레벨을 설정하는 데이터 논리 정보이며, 적어도 하나의 소정 데이터 패턴을 발생시키는 데이터 발생부와, 데이터 패턴 정보에 따라 데이터 발생부를 선택하고, 데이터 논리 정보에 따라 데이터 발생부로부터 출력되는 기록 데이터 또는 판독 기대값의 논리 레벨을 정전 및 반전 제어(forward and inverse control)하는 데이터 전환부를 구비하는 것을 특징으로 한다.
청구항 7의 반도체 기억 장치에서는, 테스트 사양 정보로서 데이터 패턴을 선택하는 데이터 패턴 정보와, 기록 데이터 및 판독 기대값 중 적어도 어느 한쪽 논리 레벨을 설정하는 데이터 논리 정보가 외부로부터 입력된다. 데이터 전환부에 의해 데이터 패턴 정보에 따른 데이터 발생부를 선택하는 동시에, 데이터 논리 정보에 따라 데이터 발생부로부터 출력되는 논리 레벨을 정반전 제어한다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 적절히 변경된 데이터 패턴에 의해 자기 진단 테스트를 행할 수 있다.
또한, 청구항 8에 따른 반도체 기억 장치는 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 커맨드 패턴을 선택하는 커맨드 패턴 정보이 며, 커맨드마다 대응하는 커맨드 제어 신호를 미리 저장하게 되는 커맨드 기억부와, 커맨드 패턴 정보에 따라 커맨드 기억부로부터 선택되는 커맨드 제어 신호를 저장하는 커맨드 패턴 레지스터와, 커맨드 패턴 레지스터에 저장되어 있는 커맨드 제어 신호가 커맨드 시퀀스에 있어서의 소정 타이밍으로 순차적으로 전송되는 커맨드 패턴 발행부를 구비하는 것을 특징으로 한다.
청구항 8의 반도체 기억 장치에서는, 테스트 사양 정보로서 커맨드 패턴을 선택하는 커맨드 패턴 정보가 외부로부터 입력된다. 커맨드 패턴 정보에 따라 커맨드마다 커맨드 기억부에 미리 저장되어 있는 커맨드 제어 신호가 커맨드 패턴 레지스터에 저장된 후, 커맨드 시퀀스에 있어서의 소정 타이밍으로 커맨드 패턴 발행부에 순차적으로 전송된다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 커맨드 패턴의 변경이 가능한 자기 진단 테스트를 행할 수 있다.
또한, 청구항 9에 따른 반도체 기억 장치는 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 어드레스 스크램블러의 유무를 제어하는 어드레스 스크램블러 정보이며, 어드레스 스크램블러 정보에 따라 활성화 제어되는 어드레스 스크램블러부를 구비하는 것을 특징으로 한다.
청구항 9의 반도체 기억 장치에서는, 테스트 사양 정보로서 어드레스 스크램블러의 유무를 제어하는 어드레스 스크램블러 정보가 외부로부터 입력되고, 이 정보에 기초하여 어드레스 스크램블러부가 활성화 제어된다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 어드레스 스크램블러의 유무를 전환하여 자기 진단 테스트를 행할 수 있다.
또한, 청구항 10에 따른 반도체 기억 장치는 청구항 4에 기재한 반도체 기억 장치에 있어서, 테스트 사양 정보는 데이터 스크램블러의 유무를 제어하는 데이터 스크램블러 정보이며, 데이터 스크램블러 정보에 따라 활성화 제어되는 데이터 스크램블러부를 구비하는 것을 특징으로 한다.
청구항 10의 반도체 기억 장치에서는, 테스트 사양 정보로서 데이터 스크램블러의 유무를 제어하는 데이터 스크램블러 정보가 외부로부터 입력되고, 이 정보에 기초하여 데이터 스크램블러부가 활성화 제어된다. 이에 따라, 외부로부터의 테스트 사양 정보의 재기록을 행함으로써 데이터 스크램블러의 유무를 전환하여 자기 진단 테스트를 행할 수 있다.
이하, 본 발명의 반도체 기억 장치에 대해서 구체화한 실시예를 도 1 내지 도 15에 기초하여 도면을 참조하면서 상세히 설명한다.
도 1에 도시하는 제1 실시예는 BIST일 때의 어드레스 공간에 있어서의 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1을 외부로부터 입력된 메모리 동작 사양 정보에 따라 조정하는 기능을 갖는 BIST 회로(10)의 구성예이다.
제1 실시예에서는, BIST에 앞서, 메모리 동작 사양 정보로서 2 비트 구성의 용량 정보 R1, 1 비트 구성의 버스폭 정보 R2 및 2 비트 구성의 버스트 길이 정보 R3이 외부로부터 입력된다. 2 비트의 용량 정보 R1이 지정하는 사양 정보로서는, 예컨대, 4M 비트 용량(R1="00"), 8M 비트 용량(R1="01"), 12M 비트 용량(R1="10"), 16M 비트 용량(R1="11")이다. 1 비트의 버스폭 정보 R2가 지정하는 사양 정보로서는, 예컨대, ×16 버스폭(R2="0"), ×32 버스폭(R2="1")이다. 2 비트의 버스트 길 이 정보 R3이 지정하는 사양 정보로서는, 예컨대, 버스트 길이 1(R3="00"), 버스트 길이 2(R3="01"), 버스트 길이 4(R3="10"), 버스트 길이 8(R3="11")이다. 입력된 각 정보 R1 내지 R3은 각각 2 비트 레지스터의 용량 정보 저장 회로(1), 1 비트 레지스터의 버스폭 정보 저장 회로(2) 및 2 비트 레지스터의 버스트 길이 정보 저장 회로(3)에 저장된다.
각 레지스터 1 내지 3에 저장된 용량 정보 R1, 버스폭 정보 R2, 버스트 길이 정보 R3은 최대 최소값 발생 회로(11)에 입력되어, 각 정보 R1 내지 R3에 따른 최대 어드레스 AMAX1, 최소 어드레스 AMIN1이 최대 최소값 발생 회로(11)에서 생성된다.
BIST 동작의 개시에 따라 어드레스 카운터 회로(12)가 어드레스의 카운트 동작을 시작한다. 어드레스 카운터 회로(12)가 카운트업 동작을 행하는 회로 설정의 경우에는, 입력되는 리셋 신호 RST에 의해 최대 최소값 발생 회로(11)로부터 입력되어 있는 최소 어드레스 AMIN1이 카운트 초기값으로서 설정된 후, 입력되는 어드레스 카운터 신호 AC의 입력에 따라 입력되는 클록 신호 CLK에 동기하여 순차적으로 카운트업 동작이 행해진다. 카운트값이 최대 최소값 발생 회로(11)로부터 입력되어 있는 최대 어드레스 AMAX1에 일치한 시점에서 어드레스 카운트 종료 신호 ACE를 출력하고 카운트 동작은 종료된다.
어드레스 카운터 회로(12)에 의해 카운트되는 어드레스 A[x]는 어드레스 분배 회로(13)에 입력되어 로우 어드레스 ROW[x]와 컬럼 어드레스 COL[x]로 분배된다. 이 때의 분배는 메모리 주회로(100) 중의 메모리 셀 어레이 영역의 구조에 기 초하여 각 정보 R 내지 R3에 따라 액세스되는 어드레스 ROW[x], COL[x]이 설정된다.
도 2에는 최대 최소값 발생 회로(11)에 있어서 용량 정보 R1, 버스폭 정보 R2, 버스트 길이 정보 R3에 따른 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1의 설정 테이블예를 도시한다. 본 설정 테이블에서는 최소 어드레스 AMIN1을 "0"으로서 설정하고 있다. 메모리 셀 어레이의 어드레스 공간은 용량 정보 R1, 버스폭 정보 R2, 버스트 길이 정보 R3에 따라 다르고, 최소 어드레스 AMIN1이 "0"으로서 설정되어 있는 경우에는, 최대 어드레스 AMAX1을 증감시켜 설정해야 한다.
도 1에 있어서 예시한 각 정보 R1 내지 R3의 설정폭(R1: 용량값의 사양 정보로서 4M 내지 16M 비트. R2: 버스폭의 사양 정보로서 ×16 또는 ×32 버스. R3: 버스트 길이의 사양 정보로서 버스트 길이 1 내지 8.)에서, 가장 많은 어드레스 공간이 필요로 되는 조건은 16M 비트 용량, ×16 버스폭 및 버스트 길이 1의 조건이다. 즉, 16M 비트 용량으로는 224, 즉 24 비트분의 어드레스 공간인 데 대하여, ×16 버스폭으로 입출력을 행하기 때문에 24, 즉 4 비트분의 어드레스 공간이 식별 불필요(Don't care)가 된다. 따라서, 20(24-4=20) 비트분의 어드레스 공간이 필요하게 된다. 이 때의 최대 어드레스 AMAX1로서는, 20 비트 전부가 "1"인 경우가 된다(AMAX1=219+218··+ 20).
따라서, 최대의 어드레스 공간으로서 20 비트를 확보한 후에, 각 정보 R1 내지 R3에 의한 기타 설정 조건에 대해서는 설정 조건에 따라 최대 어드레스 AMAX1에 있어서의 상위 비트 중 어느 하나의 비트 위치를 카운트하지 않음으로써 설정할 수 있다.
예컨대, 버스폭 정보 R2의 설정에서는 버스폭이 ×16에서 ×32가 되어 2배가 되고, 버스트 길이 정보 R3의 설정에서는 버스트 길이가 1에서 2, 4, 8이 되어 2의 누승배가 되며, 한 번의 액세스 동작으로 액세스되는 비트수는 2의 누승배의 단위로 증가한다. 즉, 어드레스 공간이 1/(2의 누승)배의 단위로 감소하게 되고, 최대 어드레스 AMAX1에 있어서의 최상위 비트에서 2의 멱수 단위로 비트수를 식별 불필요(Don't care)로 해주면 된다. 이것은 용량 정보 R1의 설정에 의해 용량값이 16M 비트에서 8M 비트, 8M 비트에서 4M 비트, 또는 16M 비트에서 4M 비트가 되어 1/(2의 누승)배로 감소하는 경우에도 마찬가지로 적합하다.
또한, 용량 정보 R1의 설정에 의해 용량값이 16M 비트에서 12M 비트로 감소하는 경우에는, 용량값의 감소분은 4M 비트가 되고, 22 비트분의 용량값 감소가 된다. ×16 버스폭으로 입출력을 행하는 경우에 4 비트분의 어드레스 공간이 식별 불필요(Don't care)로 되기 때문에, 18(22-4=18) 비트분의 어드레스 공간이 식별 불필요(Don't care)가 된다. 따라서, 도 2에 있어서의, 12M 비트, ×16 버스폭, 버스트 길이 1에서의 최대 어드레스 AMAX1에 도시한 바와 같이, 제0 내지 제17 비트 위치의 카운트값을 식별 불필요(Don't care)로 하기 위해서 제18 비트 위치를 "0"으로 설정해주면 된다.
또한, 도 2에 있어서는, 최대 최소값 발생 회로(11)의 구체적인 회로예에 대해서는 도시되어 있지 않지만, 도 2에 있어서의 설정 테이블은 용량 정보 R1, 버스 폭 정보 R2, 버스트 길이 정보 R3으로서 각 레지스터 1 내지 3에 저장되어 있는 각 정보에 대하여, 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1의 비트 정보가 일의적으로 결정되는 것을 나타내고 있다. 따라서, 각 정보 R1 내지 R3을 입력으로 하는 조합 논리 회로의 출력으로서 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1을 얻을 수 있는 것은 물론이다.
도 3에는 어드레스 카운터 회로(12)에 있어서의 어드레스 카운트의 동작 흐름을 도시한다. 어드레스 카운터 신호 AC에 의해 카운트 동작이 지시되면 도 3의 동작 흐름이 시작된다. 우선, 단계(이하, S라 약기함) 11에 있어서 리셋 신호 RST의 유무를 판단한다. 리셋 신호 RST가 입력되어 있으면(S11: 예) 어드레스 카운터 회로(12)내의 어드레스 레지스터에 최소 어드레스 AMIN1을 설정하고(S16), 어드레스 레지스터에 설정되어 있는 어드레스 카운트값이 최대 어드레스 AMAX1인지의 여부를 판단한다(S14). 이 경우에는 최대 어드레스 AMAX1이 아니라고 판단되기 때문에(S14: 아니오), S11의 리셋 신호 RST의 유무의 판단으로 되돌아간다.
리셋 신호 RST는 통상 어드레스 레지스터가 최소 어드레스 AMIN1로 설정된 후에 비활성이 되기 때문에, 이후의 S11에 있어서의 판단은 리셋 신호 RST가 입력되어 있지 않은 것으로서(S11: 아니오) 동작한다. 다음 S12에서는, 클록 신호 CLK의 유무를 판단한다. 클록 신호 CLK의 상태가 천이하는 상승 또는 하강 엣지를 검출하면(S12: 예), 카운트업 동작을 행하여 어드레스 레지스터의 값을 1씩 인크리먼트한다(S13). 인크리먼트된 어드레스 레지스터의 내용이 최대 어드레스 AMAX1에 일치했는지의 여부를 판단하여(S14), 일치하고 있지 않으면(S14: 아니오), S11의 단 계로 되돌아가 카운트업 동작을 반복한다. 일치한 단계에서(S14: 예) 어드레스의 카운트 동작이 종료된다.
도 3의 동작 흐름에는 도시되어 있지 않지만, 어드레스 레지스터는 20 비트폭의 길이를 갖고 있고, 그 내용은 어드레스 A[x]로서 다음 단의 어드레스 분배 회로(13)로 출력된다.
또한, 도 3에 있어서는, 어드레스 카운터 회로(12)의 구체적인 회로예에 대해서는 도시되어 있지 않지만, 리셋 신호 RST에 의해 초기값이 설정되고, 클록 신호 CLK에 동기하여 2진수의 카운트 동작을 행하는 일반적인 동기형 바이너리 카운터로 구성할 수 있는 것은 물론이다.
도 4에는 어드레스 분배 회로(13)에 있어서의 어드레스 할당표를 도시한다. 어드레스 카운터 회로(12)로부터 출력되는 어드레스 A[x]는 20 비트폭의 바이너리 카운트값이다. 그래서, 실제의 메모리 셀 어레이 영역 MA(도 5 참조)의 어드레스 구조에 대응시키기 위해서 어드레스 A[x]를 로우 어드레스 ROW[x]와 컬럼 어드레스 COL[x]로 분배해야 한다. 도 4에서는, 버스폭 정보 R2에 의해 설정되는 ×16, ×32 버스폭의 차이와, 버스트 길이 정보 R3에 의해 설정되는 버스트 길이 1, 2, 4, 8의 차이에 따라 어드레스 분배를 전환하는 경우를 나타내고 있고, 이 할당표에 있어서 실현되는 메모리 셀 어레이 영역 MA의 어드레스 구조를 도 5에 도시한다. 또한, 용량 정보 R1에 대해서는 16M 비트의 용량값으로 하는 설정으로 되어 있다.
이하, 도 4, 도 5를 참조하여 구체적인 어드레스 할당에 대해서 설명한다. 우선, 로우 어드레스 ROW[x]에 대해서 설명한다. 최상위 비트로부터의 하위 2 비트 의 로우 어드레스 ROW[14], [13]은 4분할된 뱅크 A 내지 D를 나타내는 최상위 로우 어드레스(또는 뱅크 어드레스)로서 설정된다. 어드레스 A[x]의 최상위 비트로부터 2 비트가 할당되지만, 어드레스 A[x]의 최상위 비트는 버스폭 정보 R2와 버스트 길이 정보 R3에 따라 도 2의 최대 어드레스 AMAX1에 나타내는 바와 같이 어드레스 공간의 변화에 따라 어드레스 A[x]의 비트 위치가 변화된다.
더욱이 하위 3 비트의 로우 어드레스 ROW[12] 내지 [10]은 버스트 동작을 위한 로우 어드레스이다. 버스트 동작이란 병렬 동작으로서 동시에 액세스되는 워드선에 대하여, 컬럼 방향의 판독 위치를 워드선 사이에서 순차적으로 변화시켜 연속적으로 데이터 액세스를 행하는 동작 모드이다. 뱅크 A 내지 D 안을 세로 방향으로 관통하고 있는 메인 워드선 MWL에 대하여, 예컨대, 8분할로 서브 워드선 SWL을 구비하는 구성으로 하고, 각 서브 워드선 SWL의 선택을 로우 어드레스 ROW[12] 내지 [10]에 의해 행하는 구성으로 하면, 버스트 동작을 행할 수 있다. 즉, 버스트 길이 1에 대해서는 로우 어드레스 ROW[12] 내지 [10]의 전부에서 식별해 주면 1개의 서브 워드선 SWL이 선택된다. 이하, 버스트 길이 2, 4 및 8에 있어서 선택되는 서브 워드선 SWL은 로우 어드레스 ROW[10], 로우 어드레스 ROW[11]과 [10] 및 로우 어드레스 ROW[12] 내지 [10]을 각각 식별 불필요(Don't care)로 하면, 2개, 4개 및 8개가 선택되게 되며, 소정의 버스트 길이 동작을 실현할 수 있다.
로우 어드레스 ROW[9]는 뱅크 A 내지 D 안을 2분할하여 L 영역, R 영역으로 했을 때의 어느 한 영역을 활성 영역으로 하는 선택이다. 예컨대, 감지 증폭기 공유 방식에 있어서, L/R 중 어느 한 영역을 감지 증폭기에 의해 차동 증폭할 것인지 에 대한 선택이 이것에 해당한다.
로우 어드레스 ROW[8] 내지 [0]의 9 비트는 뱅크 A 내지 D 안의 L/R 영역의 각각에 있어서의 워드선군의 선택이다. 이 영역에는 512개의 워드선이 배치되어 있다(29=512). 이상의 어드레스 구성에 의해, 로우 어드레스 ROW[14] 내지 [0]에 의해, 1개의 메인 워드선 MWL이 선택되고, 버스트 길이의 설정에 따라 선택된 메인 워드선 MWL에 접속되는 서브 워드선 SWL의 수가 선택된다. 버스트 길이 1, 2, 4 및 8에 따라 선택되는 서브 워드선 SWL의 수는 1개, 2개, 4개 및 8개가 된다. 로우 어드레스 ROW[14] 내지 [0]에 의해 식별되는 서브 워드선 SWL의 총수는 215이다.
뱅크 선택용 로우 어드레스 ROW[14], [13], 뱅크내의 활성 영역 선택용 로우 어드레스 ROW[9]는 메모리 셀 어레이 영역 MA에 있어서의 활성 영역 선택에 관한 어드레스이고, 또한 버스트 동작 설정용 ROW[12] 내지 [10]도 활성화되는 서브 워드선 SWL의 갯수의 전환에 관한 어드레스이며, 모두 미리 고정적으로 설정되어야 할 어드레스이기 때문에, 어드레스 A[x] 중 최상위 비트로부터의 어드레스가 할당되어 있다.
이것에 대하여, 각 메인 워드선 MWL의 선택은 메모리 셀로의 액세스 동작에 직결되어 있어 순차적으로 전환해 갈 필요가 있기 때문에, 어드레스 A[x] 중 최하위 비트로부터 9 비트의 어드레스 A[8] 내지 [0]이 할당되어 있다.
다음에, 컬럼 어드레스 COL[x]에 대해서 설명한다. 용량값이 16M 비트인 것과, 서브 워드선 SWL의 총수가 215인 것으로부터, 1개의 서브 워드선 SWL에 접속되 어 있는 메모리 셀의 총수는 224(16M 비트)÷215=29가 된다. 즉, 컬럼 어드레스 COL[x]는 29의 메모리 셀로의 액세스를 ×32 또는 ×16의 버스폭으로 액세스 제어를 행하기 위해서 설정된다.
×32 버스폭인 경우에는, 32=25이므로, 최하위 비트로부터 상위 5 비트의 컬럼 어드레스 COL[4] 내지 [0]을 식별 불필요(Don't care)로 하면 되고, 컬럼 어드레스 COL[8] 내지 [5]로 선택된다. ×16 버스폭인 경우에는, 16=24이므로, 최하위 비트로부터 상위 4 비트의 컬럼 어드레스 COL[3] 내지 [0]을 식별 불필요(Don't care)로 하면 되고, 컬럼 어드레스 COL[8] 내지 [4]로 선택된다.
컬럼 어드레스 COL[8] 내지 [5] 또는 COL[8] 내지 [4]에 할당되는 어드레스 A[x]는 각 메인 워드선 MWL의 선택과 마찬가지로 메모리 셀로의 액세스 동작에 직결되어 있어 순차적으로 전환해 나갈 필요가 있기 때문에, 메인 워드선 MWL의 선택에 잇따르는 하위 비트로 해야 한다. 그 때문에, A[12] 내지 [9], 또는 A[13] 내지 [9]가 할당되어 있다.
도 6에 도시하는 제2 실시예는 BIST일 때에, BIST 회로(20)와 메모리 주회로(100) 사이에 설계시에 미리 배치되어 있는 복수의 데이터 신호 경로 중에서, 외부로부터 입력되어 저장되어 있는 메모리 동작 사양 정보에 의해 지정되는 입출력 데이터의 버스폭을 선택하는 기능을 갖는 BIST 회로(20)의 구성예이다.
제2 실시예에서는 BIST에 앞서, 메모리 동작 사양 정보로서 1 비트 구성의 버스폭 정보 R2가 외부로부터 입력된다. 1 비트의 버스폭 정보 R2가 지정하는 사양 정보로서는, 예컨대 제1 실시예의 경우와 마찬가지로 ×16 버스폭(R2="0"), ×32 버스폭(R2="1")이다. 입력된 정보 R2는 1 비트 레지스터의 버스폭 정보 저장 회로(2)에 저장된다. 저장 회로(2)에 저장된 버스폭 정보 R2는 기록 데이터 선택 회로(22)와 판독 데이터 선택 회로(23)에 입력된다.
기록 데이터 선택 회로(22)는 데이터 발생 회로(21)에서 생성되는 32 비트의 기록 데이터 DI[31:0]를 받아 모든 기록 데이터 DI[31:0] 또는 하위 15 비트의 데이터 중 어느 하나를 버스폭 정보 R2에 따라 선택하고, 선택 기록 데이터 SDI[31:0]로서 메모리 주회로(100)로 출력한다.
버스폭 정보 R2에 따라 선택되는 ×16 버스폭 및 ×32 버스폭에 의한 선택 기록 데이터 SDI[31:0]의 진리값표를 도 7에 도시한다. ×32 버스폭의 경우에는, 선택 기록 데이터 SDI[31:0]로서 데이터 발생 회로(21)로부터 출력되는 기록 데이터 DI[31:0]가 그대로 선택된다. ×16 버스폭의 경우에는, 선택 기록 데이터 SDI[31:0]로서 기록 데이터 DI[31:0] 중 하위 16 비트(DI[15:0])가 선택된다. 이 때, 메모리 주회로(100) 사이에 배치되어 있는 비선택의 상위 16 비트의 데이터 신호 경로에 대해서는 "0" 데이터를 부여하도록 설정한다. 비선택의 상위 16 비트의 데이터 신호 경로의 전압 레벨이 부정이 되지 않게 오동작을 방지할 수 있다. 이들의 설정은 클록 신호 CLK에 동기한 메모리 주회로(100)로의 기록 동작에 선행하여 선택될 필요가 있다.
또한, 비선택의 상위 16 비트의 데이터 신호 경로에 대한 전압 고정에 대해 서는 "0" 데이터에 한정되지 않고, 전압 레벨이 고정되면 "1" 데이터나 기타 전압 레벨로 고정하는 것도 가능한 것은 물론이다. 또한, 비선택의 데이터 신호 경로에 대하여 부여되는 전압 레벨 신호에 대해서는 메모리 셀로의 기록은 행하지 않는 구성으로 하는 것이 바람직하다.
판독 데이터 선택 회로(23)는 메모리 주회로(100)로부터 판독된 판독 데이터 DO[31:0]와, 데이터 발생 회로(21)에 의해 생성되는 32 비트의 데이터 중 상위 16 비트의 상위 기대값 DE[31:16]를 받아, 버스폭 정보 R2에 따라 어느 하나를 선택하여 판독 데이터 판정 회로(24)로 선택 판독 데이터 SDO[31:16]를 출력한다.
버스폭 정보 R2에 의한 ×16 버스폭 및 ×32 버스폭의 선택시에 있어서의 선택 판독 데이터 SDO[31:16]의 진리값표를 도 8에 도시한다. ×16 버스폭의 경우에는 선택 판독 데이터 SDO[31:16]로서 데이터 발생 회로(21)로부터 출력되는 상위 기대값 DE[31:16]가 선택된다. 이에 따라, 판독 데이터 판정 회로(24)에서는, 비선택의 상위 16 비트에 있어서 동일 데이터끼리 비교 판정하게 되고, 비선택 부분의 판정 결과는 일치 판정으로서 나타난다. ×32 버스폭의 경우에는, 선택 판독 데이터 SDO[31:16]로서 판독 데이터 DO[31:0] 중 상위 16 비트(DO[31:16])가 선택된다.
또한, 판독 데이터 판정 회로(24)가 버스폭 정보 R2를 받는 구성의 경우에는, ×16 버스폭일 때에, 판독 데이터 선택 회로(23)를 비활성화할 수도 있다. 그 이유는 비활성 상태가 되는 후단의 판독 데이터 판정 회로(24)에 대하여 일치 판정을 시키기 위해서 상위 기대값 DE[31:16]를 출력할 필요가 없기 때문이다. 비활성화된 판독 데이터 선택 회로(23)의 출력 데이터 신호 경로에 대해서는 ×16 버스폭 일 때의 기록 데이터 선택 회로(23)의 상위 16 비트의 데이터 신호 경로와 같이, "0" 데이터 등의 고정 전압 레벨로 고정해 두는 구성으로 하여도 좋다.
판독 데이터 판정 회로(24)는 ×16 버스폭일 때의 데이터로서 메모리 주회로(100)로부터 출력되는 하위 판독 데이터 DO[15:0]를 수신하는 동시에, 그 하위 판독 데이터 DO[15:0]를 선택 판독 데이터 SDO[31:16]와 함께 ×32 버스폭일 때의 데이터로서 수신한다. 또한, 판정일 때의 기대값으로서, ×16 버스폭일 때에는 데이터 발생 회로(21)로부터 하위 기대값 DE[15:0]를 수신하는 동시에, 그 하위 기대값 DE[15:0]를 상위 기대값 DE[31:16]와 함께 ×32 버스폭일 때의 기대값으로서 수신하여, 판정 결과 JG가 출력된다.
또한, 판독 데이터 판정 회로(24)는 버스폭 정보 R2를 받는 구성으로 할 수도 있다. 이 경우에는, 버스폭 정보 R2에 따라 판정을 행해야 할 비트마다의 판정 회로의 활성화 제어를 행한다. 즉, ×32 버스폭에 있어서는 모든 판정 회로를 활성화시켜 두는 한편, ×16 버스폭에 있어서는 상위 16 비트에 대응하는 판정 회로를 비활성화한다. 판독 데이터 판정 회로(24)에 있어서의 소비 전류의 저감을 도모할 수 있다.
도 9에 도시하는 제3 실시예는 BIST일 때에, 순차적으로 변경되어 나가는 어드레스 카운트의 천이 방향을 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 전환하는 기능을 갖는 BIST 회로(30)의 구성예이다.
제3 실시예에서는, 제1 실시예의 BIST 회로(10) 이외에도, 테스트 사양 정보로서 1 비트 구성의 카운트 방향 정보 R4가 외부로부터 입력되는 1 비트 레지스터 의 카운트 방향 정보 저장 회로(4), 최대 최소값 발생 회로(11)에서 설정되는 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1을 받아 어드레스 카운터 회로(12)에 최대 어드레스 AMAX2 및 최소 어드레스 AMIN2를 출력하는 카운트 방향 전환 회로 1(31) 및 어드레스 카운터 회로(12)로부터 출력되는 어드레스 A[x]를 받아 어드레스 분배 회로(13)에 어드레스 A2[x]를 출력하는 카운트 방향 전환 회로 2(32)를 구비하고 있다.
1 비트의 카운트 방향 정보 R4가 지정하는 테스트 사양 정보로서는, 예컨대, 카운트업을 지정하는 인크리먼트 지정(R4="0")과 카운트다운을 지정하는 디크리먼트 지정(R4="1")이다.
카운트 방향 전환 회로 1(31)가 최대 어드레스 AMAX1 및 최소 어드레스 AMINI에 대하여 제어를 행하고, 카운트 방향 전환 회로 2(32)가 어드레스 A[x]에 대하여 제어를 행함으로써, 카운트업 동작을 행하는 어드레스 카운터 회로(12)를 사용하면서, 어드레스 A2[x]로서 카운트업과 카운트다운의 2 방향의 카운트 방향을 가진 어드레스 카운트 동작을 실현하고 있다.
카운트업 동작의 경우에는, 어드레스 카운터 회로(12)의 카운트 동작을 그대로 이용하면 좋고, 최대 최소값 발생 회로(11)로부터 출력되는 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1이 최대 어드레스 AMAX2 및 최소 어드레스 AMIN2로서 출력되는 동시에, 어드레스 A2[x]로서 어드레스 A[x]가 그대로 출력된다.
카운트다운 동작의 경우에는, 카운터 방향 전환 회로 1(31)에 있어서, 최대 어드레스 AMAX2를 어드레스 카운터 회로(12)에 의해 카운트 가능한 최대값(MAX0)으 로 변환하고, 최소 어드레스 AMIN2를 어드레스 카운터 회로(12)에 의해 카운트 가능한 최대값(MAX0)에서 최대 어드레스 AMAX1을 뺀 값으로 변환한다.
AMAX2=MAX0, AMIN2=MAX0-AMAX1
이 된다.
이 조건으로 카운트업된 어드레스 A[x]에 대하여, 카운트 방향 전환 회로 2(32)에 있어서, 어드레스 카운터 회로(12)에 의해 카운트 가능한 최대값(MAX0)에서 어드레스 A[x]를 뺀 값을 어드레스 A2[x]로 변환한다.
A2[x]=MAX0-A[x]
가 된다.
이상의 변환에 의해 최소 어드레스 AMIN2에서 최대 어드레스 AMAX2에 도달할 때까지의 카운트업 동작에 대해서 얻어지는 어드레스 A2[x]는 어드레스 카운터 회로(12)의 최소 어드레스인 A[x]=AMIN2에 대하여,
A2[x]=MAX0-A[x]=MAX0-(MAX0-AMAX1)
=AMAX1
어드레스 카운터 회로(12)의 최대 어드레스인 A[x]=AMAX2에 대하여,
A2[x]=MAX0-A[x]=MAX0-(MAX0)=0
이 된다. 어드레스 카운터 회로(12)에 있어서 카운트업 동작을 행하면서, 메모리 주회로(100)에 공급되는 어드레스 A2[x]의 카운트 방향이 카운트다운 방향으로 반전된다.
도 10에 도시하는 제4 실시예는 BIST일 때에 순차적으로 천이되어 나가는 어 드레스 카운트의 비트 구성을 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 교체하는 기능을 갖는 BIST 회로의 구성예이다. 도 10에서는, BIST 회로 중 주요부에 대해서 도시하고 있다.
제4 실시예에서는, 테스트 사양 정보로서 1 비트 구성의 어드레스 우선 순위 정보 R5가 외부로부터 입력되는 1 비트 레지스터의 어드레스 우선 순위 정보 저장 회로(5)와, 우선 순위 전환 회로(41)를 구비하고 있다. 우선 순위 전환 회로(41)에서는, 입력되는 어드레스 A[x]에 대하여 어드레스 우선 순위 정보 R5에 따라 어드레스 A[x]의 비트 위치의 교체 제어를 행하고, 어드레스 A3[x]로서 출력한다. 어드레스 A3[x]는 어드레스 분배 회로(13)에 의해 로우 어드레스와 컬럼 어드레스 등으로 분배된다. 여기서, 어드레스 분배 회로(13)에서는, 어드레스 A3[x]의 하위 비트를 로우 어드레스에 할당하여 분배가 행해지는 것으로 한다.
1 비트의 어드레스 우선 순위 정보 R5가 지정하는 테스트 사양 정보로서는, 예컨대, 로우 어드레스와 컬럼 어드레스 중 로우 어드레스를 우선하는 지정(R5="0")과 컬럼 어드레스를 우선하는 지정(R5="1")이다.
로우 어드레스를 우선하는 지정의 경우에는, 우선 순위 전환 회로(41)에서는 어드레스 A[x]의 비트 위치의 교체를 행하지 않는다. 어드레스 카운터 회로 등에서 카운트되는 하위 비트가 로우 어드레스로 분배되기 때문에, 로우 어드레스가 우선하여 천이하는 설정으로 할 수 있다.
컬럼 어드레스를 우선하는 지정의 경우에는, 우선 순위 전환 회로(41)에서는 어드레스 A[x]의 비트 위치의 교체를 행한다. 예컨대, 20 비트의 어드레스 A[19:0] 에 대하여,
A3[x]={A[19:12], A[2:0], A[8:3], A[11:9]}(Verilog 표기)라고 하는 비트 위치의 교체를 행한다. 여기서, Verilog란 기능 기술 언어를 사용하는 논리 시뮬레이터의 명칭이며, 상기 Verilog 표기란 이하에 나타내는 비트 위치의 교체를 나타내고 있다.
A3[19]=A[19], A3[18]=A[18], A3[17]=A[17], A3[16]=A[16], A3[15]=A[15], A3[14]=A[14], A3[13]=A[13], A3[12]=A[12], A3[11]=A[2], A3[10]=A[1], A3[9]=A[0], A3[8]=A[8], A3[7]=A[7], A3[6]=A[6], A3[5]=A[5], A3[4]=A[4], A3[3]=A[3], A3[2]=A[11], A3[1]=A[10], A3[0]=A[9]
어드레스 분배 회로(13)에서는, 어드레스 A3[x]의 하위 비트를 로우 어드레스로 할당하기 때문에, 도 4, 도 5의 어드레스 할당에 따르면, 컬럼 어드레스는
×16 버스폭의 경우는, {A[13:12], A[2:0]}의 5 비트가 되고,
×32 버스폭의 경우는, {A[12], A[2:0]}의 4 비트가 된다.
어드레스 카운트에 있어서 최하위 비트를 포함하여 컬럼 어드레스가 구성되게 되고, 컬럼 어드레스가 우선하여 천이하는 설정으로 할 수 있다.
도 11에 도시하는 제5 실시예는 BIST일 때의 데이터 패턴을 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 조정하는 기능을 갖는 BIST 회로(50)의 구성예이다.
제5 실시예에서는, BIST에 앞서, 테스트 사양 정보로서 1 비트 구성의 판독 사양 정보 R6 및 기록 사양 정보 R7과 1 비트 구성의 데이터 패턴 정보 R8이 외부 로부터 1 비트 레지스터의 판독 사양 정보 저장 회로(6) 및 기록 사양 정보 저장 회로(7)와 1 비트 레지스터의 데이터 패턴 정보 저장 회로(8)에 저장된다. 1 비트의 판독 사양 정보 R6 및 기록 사양 정보 R7은 데이터 논리 정보로서 구성되어 있고, 예컨대, 데이터의 논리 레벨의 정규값(R6, R7="0")과 데이터의 논리 레벨의 반전값(R6, R7="1")의 정보를 갖고 있다. 또한, 1 비트의 데이터 패턴 정보 R8은 데이터 패턴의 선택으로서, 예컨대, "0"값 데이터 패턴의 선택(R8="0")과 "01"값 데이터 패턴의 선택(R8="1")의 정보를 갖고 있다.
데이터 패턴 정보 R8에 따라 데이터 발생 회로 1(51) 및 데이터 발생 회로 2(52)가 구비되어 있다. 데이터 발생 회로 1(51)은 어드레스 발생 회로(54)로부터의 로우/컬럼 어드레스 ROW[x]/COL[x]를 받아 "01"값의 데이터 패턴을 발생시킨다. "0"값은 최하위 비트의 로우/컬럼 어드레스 ROW[0]/COL[0] 사이의 배타적 논리합 연산에 의해 생성된다. 즉, 로우 어드레스 ROW[0]과 컬럼 어드레스[0]의 논리 레벨이 일치하는 어드레스를 갖는 메모리 셀에 대해서는 "O"값을, 일치하지 않는 어드레스를 갖는 메모리 셀에 대해서는 "1"값을 할당한다. 인접하는 어드레스마다 "0"값과 "1"값이 전환되는 데이터 패턴이 생성된다. 데이터 발생 회로 2(52)는 "0"값 데이터를 발생시킨다.
또한, 도 11에서는, 데이터 발생 회로 1(51) 및 데이터 발생 회로 2(52)에 대해서만 기재되어 있지만, 이외의 데이터 발생 회로를 자유롭게 추가할 수 있는 것은 물론이다. 이 경우, 데이터 발생 회로의 종류에 따라 데이터 패턴 정보 R8의 구성 비트수를 증가시킬 필요가 있다. 제3 데이터 발생 회로로서는, 예컨대, 데이 터로서 "O011"값을 발생시키는 구성으로 하는 것도 가능하다. 이 때의 회로 구성으로서는, 최하위 비트로부터 1 비트 상위의 로우/컬럼 어드레스 ROW[1]/COL[1] 사이의 배타적 논리합 연산을 행하는 것 등에 의해 생성할 수 있다.
데이터 논리 정보 R6, R7 및 데이터 패턴 정보 R8이 입력되는 데이터 전환 회로(53)는 데이터 패턴 정보 R8에 따라 데이터 발생 회로 1(51) 또는 데이터 발생 회로 2(52) 중 어느 하나를 선택하여 대응하는 데이터 패턴을 선택한다. 선택된 데이터 패턴에 대해서는, 데이터 논리 정보 R6, R7에 따라 논리 반전을 행할지 여부가 전환된다. 도 11에서는, 기록시의 데이터 패턴 DO와 판독시의 기대값 패턴 DE를 독립적으로 선택할 수 있는 구성이다.
데이터 패턴 DO와 기대값 패턴 DE는 동일한 데이터 전환이 행해지므로, 여기서는 데이터 패턴 DO의 전환에 대해서만 설명한다. 데이터 패턴 정보 R8=0의 경우에는, "0"값이 데이터 패턴으로서 선택된다. 이것에 대하여, 기록 사용 정보 R7=0에 의해 정규값이 지정되어 있으면 데이터 패턴으로서 DO="0"이, R7=1에 의해 반전값이 지정되어 있으면 DO=not "0"="1"이 메모리 주회로(100)에 공급된다. R8=1의 경우에는, "01"값이 데이터 패턴으로서 선택된다. 이것에 대하여, R7=0에 의해 정규값이 지정되어 있으면 데이터 패턴으로서 DO="01"이, R7=1에 의해 반전값이 지정되어 있으면 DO=not "01"="10"이 메모리 주회로(100)에 공급된다.
또한, 제4 실시예에 있어서는, BIST 회로(50)에 대해서 1조의 회로 구성을 구비하는 경우를 나타내고 있고, 모든 버스에 공통으로 데이터 전환이 적용되는 경우를 나타내었지만, 도 11의 회로 구성을 소정수의 버스마다 구비하는 구성으로 할 수도 있다. 이에 따라, 소정수의 버스마다 데이터 패턴을 적절히 조합한 BIST를 실행할 수 있다.
도 12에 도시하는 제6 실시예는 BIST일 때의 커맨드 패턴을 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 조정하는 기능을 갖는 BIST 회로(60)의 구성예이다.
제6 실시예에서는, BIST에 앞서, 테스트 사양 정보로서 2 비트 구성의 버스트 길이 정보 R3과 2 비트 구성의 커맨드 사양 정보 R9가 외부로부터 2 비트 레지스터의 버스트 길이 정보 저장 회로(3)와 커맨드 사양 정보 저장 회로(9)에 저장된다. 2 비트의 커맨드 사양 정보 R9는 예컨대, 판독 동작을 행하는 경우(R9="00"), 판독 동작 후에 기록 동작을 행하는 경우(R9="01"), 기록 동작을 행하는 경우(R9="10"), 그리고 기록 동작 후에 판독 동작을 행하는 경우(R9="1")의 정보를 갖고 있다. 또한, 버스트 길이 정보 R3에 대해서는 제1 실시예에 있어서 설명한 구성과 마찬가지이다.
소정의 커맨드 시퀀스가 설정되어 있는 커맨드 발행 회로(65)로부터의 커맨드 패턴이 메모리 주회로(100)에 공급됨으로써 BIST가 행해진다. 커맨드 발행 회로(65)에 설정되어 있는 커맨드 시퀀스의 소정 타이밍에는, 커맨드 사양 정보 R9에 따라 소정 커맨드가 설정되어 있는 커맨드 영역 COM1, COM2가 설치되어 있다. 또한, 커맨드 영역 COM1, COM2에 이어 NOP 커맨드가 소정 횟수 연속하여 발행되도록 설정되어 있다. 이 발행 횟수는 버스트 길이마다 다르기 때문에, 버스트 길이 정보 R8에 따라 소정 NOP 커맨드 횟수가 설정된다.
우선, 커맨드 영역 COM1, COM2에 대한 커맨드의 설정에 대해서 설명한다. ROM(63)에는 제6 실시예에서 사용될 가능성이 있는 각종 커맨드에 대한 정보가 커맨드마다 저장되어 있다. ROM(63)에 저장되어 있는 정보의 형태는 예컨대, 메모리 주회로(100)에 있어서 커맨드에 따른 회로 동작을 행하게 하기 위한 각종 제어 신호의 논리 정보이다. 여기서 제어 신호란 RAS 신호, CS 신호, WE 신호 등을 말한다.
커맨드 레지스터(64)에는 커맨드 사양 정보 R9의 내용에 따라 ROM(63)으로부터 로드된 각종 커맨드가 제어 신호의 논리 정보의 형태로 커맨드 영역 COM1, COM2마다 저장되어 있다. R9="00"에 대해서는 READ 커맨드와 NOP 커맨드가, R9="01"에 대해서는 READ 커맨드와 WRITE 커맨드가, R9="10"에 대해서는 WRITE 커맨드와 NOP 커맨드가, R9="11"에 대해서는 WRITE 커맨드와 READ 커맨드가 각각 커맨드 영역 COM1과 COM2용 커맨드로서 저장되어 있다.
커맨드 영역 COM1, COM2에 잇따르는 NOP 커맨드의 연속 발행 횟수의 설정에 대해서도 마찬가지이다. ROM(61)에는 버스트 길이마다의 NOP 가산 횟수 N1, N2, N4, N8이 저장되어 있다. 여기서, NOP 가산 횟수란 버스트 동작에 있어서의 연속 액세스에 있어서 필요로 되는 NOP 횟수에서 메모리 주회로(100)가 갖는 고유의 특성에 의해 필요로 되는 NOP 횟수를 뺀 횟수이다. 고유의 특성이란 회로적, 디바이스적인 요인에 의해 확정되는 액세스 스피드에 기인하여 삽입해야 할 NOP 횟수 등을 말한다. ROM(61)에 저장되어 있는 정보의 형태는 ROM(63)에서의 경우와 마찬가지로 메모리 주회로(100)에 NOP 동작을 행하게 하기 위한 각종 제어 신호의 논리 정보를 그 횟수만큼 확장한 정보이다.
NOP 횟수 레지스터(62)에는 버스트 길이 정보 R3의 내용에 따라 ROM(61)으로부터 로드되어 저장되어 있다. 도 12에서는, 커맨드 영역 COM1, COM2에 설정되는 커맨드에 상관없이 버스트 길이에 의해 NOP 가산 횟수가 설정되는 것으로서 NOP 횟수 레지스터(62)가 구성되어 있지만, ROM(61)에 저장되는 NOP 가산 횟수의 정보를 커맨드마다 구별하여 구비해 주면, 커맨드마다 버스트 길이에 따라 NOP 횟수를 설정하는 구성으로 할 수도 있다. 이 경우, ROM(61)으부터의 NOP 가산 횟수의 선택은 버스트 길이 정보 R3 이외에도 커맨드 사양 정보 R9에 따라 행해진다.
커맨드 발행 회로의 커맨드 시퀀스는 ACTV 커맨드의 발행으로 시작되어(S61), 메모리 주회로(100)의 동작 특성에 의해 설정되는 NOP 커맨드 루프(S62)를 거쳐 커맨드 영역 COM1에서 커맨드 레지스터(64)로부터 대응하는 커맨드를 받는다(S63). 그 후, NOP 횟수 레지스터(62)로부터 대응하는 횟수의 NOP 커맨드를 받아 NOP 커맨드 루프를 실행한다(S64). 이하, 커맨드 영역 COM2와 NOP 커맨드 루프에서 같은 동작을 반복한 후(S65, S66), PRE 커맨드를 발행하는 동시에, 다음 번의 액세스를 위해 어드레스 카운터 신호를 발행하여 카운트값을 천이해 둔다(S67). NOP 커맨드 루프에 의해 동작 타이밍을 조정한 후(S68), S61로 되돌아간다.
도 13에 도시하는 제7 실시예는 BIST일 때의 어드레스 스크램블러의 유무를 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 조정하는 기능을 갖는 BIST 회로(70)의 구성예이다.
제7 실시예에서는, BIST에 앞서, 테스트 사양 정보로서 1 비트 구성의 어드레스 스크램블러 정보 R1A가 외부로부터 입력되어, 1 비트 레지스터의 어드레스 스크램블러 정보 저장 회로(1A)에 저장된다. 어드레스 스크램블러 정보 R1A로서는, 예컨대, 스크램블러 기능의 오프(R1A="0") 및 스크램블러 기능의 온(R1A="1")의 정보를 갖고 있다.
어드레스 스크램블러 회로(71)는 어드레스 발생 회로(72)로부터 출력되는 로우/컬럼 어드레스 ROW[x]/COL[x]를 받아 어드레스 스크램블러 정보 R1A에 의해 제어되고, 어드레스 스크램블러의 온/오프가 전환될 수 있는 로우/컬럼 어드레스 ROW2[x]/COL2[x]를 메모리 주회로(100)에 공급한다.
스크램블러 기능이 오프인 경우에는, 입력된 로우/컬럼 어드레스 ROW[x]/COL[x]는 그대로 로우/컬럼 어드레스 ROW2[x]/COL2[x]로서 출력된다. 어드레스 스크램블러 회로(71)를 통하지 않고서 로우/컬럼 어드레스 ROW[x]/COL[x]와 로우/컬럼 어드레스 ROW2[x]/COL2[x]를 직결하는 구성을 채용한다.
스크램블러 기능이 온인 경우에는, 입력된 로우/컬럼 어드레스 ROW[x]/COL[x]는 스크램블러 대상의 비트 사이의 배타적 논리합 등의 논리 연산이나 비트 위치의 교체 등을 행하고, 메모리 셀 어레이 영역의 구조에 맞춰서 스크램블이 행해진다. 예컨대, 로우 어드레스 ROW2[x]에 대해서는,
ROW2[x]={ROW[12:2], (ROW[1] xor ROW[2]), (ROW[0] xor ROW[1])}(Verilog 표기)라고 하는 스크램블을 행한다. 하위 3 비트의 어드레스에 따라 하위 2 비트의 어드레스를 스크램블하는 구성이다. 또한 컬럼 어드레스 COL2[x]에 대해서는,
COL2[x]={COL[5:3], COL[O], COL[2], COL[1]}(Verilog 표기)라고 하는 스크램블을 행한다. 하위 3 비트의 어드레스에 대하여 비트 위치를 교체하여 어드레스를 스크램블하는 구성이다.
어드레스의 스크램블러는 메모리 셀 어레이 영역의 배치 구조에 맞춰서 설정할 필요가 있으며, 전술한 변환예에 한정되지 않고 배치 구조에 따른 변환이 행해지는 것은 물론이다.
도 14에 도시하는 제8 실시예는 BIST일 때의 데이터 스크램블러의 유무를 외부로부터 입력되어 저장되어 있는 테스트 사양 정보에 따라 조정하는 기능을 갖는 BIST 회로(80)의 구성예이다.
제8 실시예에서는, BIST에 앞서, 테스트 사양 정보로서 1 비트 구성의 데이터 스크램블러 정보 R1B가 외부로부터 입력되어, 1 비트 레지스터의 데이터 스크램블러 정보 저장 회로(1B)에 저장된다. 데이터 스크램블러 정보 R1B로서는, 예컨대, 데이터 스크램블러 기능의 오프(R1B="0") 및 온(R1B="1")의 정보를 갖고 있다.
데이터 스크램블러 회로(81)는 데이터 DO, 기대값 DE를 수신하는 동시에, 어드레스 발생 회로(82)로부터 출력되는 로우 어드레스 ROW[x]를 받아, 데이터 스크램블러 정보 R1B에 의해 제어되고, 데이터 스크램블러의 온/오프가 전환될 수 있는 데이터 DO2 및 기대값 DE2를 메모리 주회로(100)에 공급한다.
데이터 스크램블러 기능이 오프인 경우에는, 입력된 데이터 DO 및 기대값 DE는 그대로 데이터 DO2 및 기대값 DE2로서 출력된다. 데이터 스크램블러 회로(81)를 통하지 않고서 데이터 DO 및 기대값 DE와 데이터 DO2 및 기대값 DE2를 직결하는 구 성을 채용한다.
데이터 스크램블러 기능이 온인 경우에는, 입력된 데이터 DO 및 기대값 DE는 로우 어드레스 ROW[0], [1]에 의해 변환된다. 예컨대, 데이터 DO2 및 기대값 DE2의 각각에 대하여,
DO2=DO xor (ROW[1] xor ROW[0])
DE2=DE xor (ROW[1] xor ROW[0])라고 하는 스크램블을 행한다. 하위 2 비트의 로우 어드레스 ROW[1], [0]에 따라 데이터 DO 및 기대값 DE를 스크램블하는 구성이다. 하위 2 비트의 로우 어드레스 ROW[1], [0]의 논리 레벨이 불일치인 어드레스에 대하여 데이터 DO 및 기대값 DE를 반전하고 있다.
데이터의 스크램블러는 메모리 셀 어레이 영역의 배치 구조에 맞춰서 설정할 필요가 있으며, 전술한 변환예에 한정되지 않고, 배치 구조에 따른 변환이 행해지는 것은 물론이다.
도 15에 도시하는 제9 실시예는 BIST일 때의 각종 메모리 동작 사양 정보 및 테스트 사양 정보의 각 저장 회로에의 입력을 간단하고 용이한 구성으로 행하는 BIST 회로(90)에 대한 구성예이다.
저장 회로(91)마다 각각의 정보를 입력하는 전용 단자를 설치하는 것 대신에, 정보 저장 신호 SET를 활성화함으로써 저장 회로(91)를 종속 접속하여 시프트 레지스터와 동등한 구성으로 한다. 클록 신호 CLK에 동기시켜 정보 입력 단자 DIN으로부터 순차적으로 정보를 입력함으로써 저장 회로(91)를 통해 정보가 시프트하여 입력되는 구성이다. 정보 저장 신호 SET, 클록 신호 CLK 및 정보 입력 단자 DIN 이라는 3개의 단자를 갖추어 주면, 저장 회로(91)의 수에 관계없이 각종 정보 입력이 가능해진다. 정보의 입력을 콤팩트한 회로 구성으로 행할 수 있다.
이상 상세히 설명한 바와 같이, 제1 실시예에 따른 반도체 기억 장치에서는, 용량 정보 R1, 버스폭 정보 R2, 버스트 길이 정보 R3이라는 메모리 동작 사양 정보가 외부로부터 재기록됨으로써, 메모리 용량, 버스폭, 버스트 길이 등에 적합한 어드레스 공간에 있어서의 최대 어드레스 AMAX1 및 최소 어드레스 AMIN1을 설정할 수 있다. 품종마다 다른 메모리 사양에 대해서도 유연하게 대응할 수 있다.
또한, 제2 실시예에 따른 반도체 기억 장치에서는, 메모리 동작 사양 정보인 버스폭 정보 R2가 외부로부터 재기록됨으로써, BIST 회로(20)와 메모리 주회로(100) 사이에 미리 배치되어 있는 복수의 신호 경로 중에서 입출력 데이터에 필요한 버스폭에 적합한 데이터 경로인 선택 기록 데이터 SDI[31:0]나 선택 판독 데이터 SDO[31:16]를 선택할 수 있다. 품종마다 다른 버스폭에도 유연하게 대응할 수 있다.
또한, 제3 실시예에 따른 반도체 기억 장치에서는, 테스트 사양 정보인 카운트 방향 정보 R4가 외부로부터 재기록됨으로써, 카운트업 또는 카운트다운 중 어느 하나의 카운트 방향에 대해서도 BIST를 행할 수 있다. 어드레스 카운트 방향의 차이에 따른 어드레스 디코더 등의 회로 동작에 기인하는 동작 특성을 시험할 수 있다.
또한, 제4 실시예에 따른 반도체 기억 장치에서는, 테스트 사양 정보인 어드레스 우선 순위 정보 R5가 외부로부터 재기록됨으로써, BIST일 때의 어드레스 천이 의 우선 순위를 적절히 변경할 수 있다. 어드레스 천이의 차이에 따른 회로 동작의 차이에 기인하는 동작 특성을 시험할 수 있다.
또한, 제5 실시예에 따른 반도체 기억 장치에서는, 판독 사양 정보 R6, 기록 사양 정보 R7, 데이터 패턴 정보 R8이라는 테스트 사양 정보가 외부로부터 재기록됨으로써, 적절히 데이터 패턴을 선택하여 BIST를 행할 수 있다. 품종의 차이, 시험 사양의 차이 등에 유연하게 대응할 수 있다.
또한, 제6 실시예에 따른 반도체 기억 장치에서는, 메모리 동작 사양 정보로서 어드레스 우선 순위 정보인 버스트 길이 정보 R3이나 테스트 사양 정보인 커맨드 사양 정보 R9가 외부로부터 재기록됨으로써, 커맨드 패턴을 변경하여 BIST를 행할 수 있다.
또한, 제7 실시예에 따른 반도체 기억 장치에서는, 테스트 사양 정보인 어드레스 스크램블러 정보 R1A가 외부로부터 재기록됨으로써, 어드레스 스크램블러의 유무를 전환하여 BIST를 행할 수 있다.
또한, 제8 실시예에 따른 반도체 기억 장치에서는, 테스트 사양 정보인 데이터 스크램블러 정보 R1B가 외부로부터 재기록됨으로써, 데이터 스크램블러의 유무를 전환하여 BIST를 행할 수 있다.
또한, 제9 실시예에 따른 반도체 기억 장치에서는, 적은 단자수로 다수의 저장 회로(91)에 대하여 각종 정보의 재기록을 행할 수 있다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 취지를 일탈하지 않는 범위 내에서 여러 가지 개량, 변형이 가능한 것은 물론이다.
예컨대, 제1 실시예에 있어서는, 어드레스 카운터 회로(12)의 카운트 방향을 인크리먼트로 고정하여 설명하였지만, 본 발명은 이것에 한정되지 않고 카운트 방향을 인크리먼트 방향과 디크리먼트 방향 사이에서 전환하는 구성의 어드레스 카운터 회로를 구비하여 구성할 수도 있다.
또한, 최대 최소값 발생 회로(11)에 있어서의 최소 어드레스 AMIN1을 "0"으로서 설명하였지만, "O"이 아닌 어드레스를 최소 어드레스로서 설정할 수도 있다.
또한, 제2 실시예에 있어서는, 데이터 발생 회로(21)는 32 비트의 기록 데이터 DI[31:0]를 생성하는 것으로서 설명하였지만, 버스폭 정보에 따라 32 비트의 버스폭을 갖는 데이터와 16 비트의 버스폭을 갖는 데이터 사이에서 전환하는 구성으로 할 수도 있다. 이에 따라, 버스폭에 적합한 데이터를 생성할 수 있고, 데이터 발생 회로의 동작 전류를 저감할 수 있다.
또한, 제3 실시예에 있어서는, 어드레스 카운터 회로(12) 대신에, 양방향으로 카운트 동작이 가능한 카운터 회로를 구비하여 구성하는 것도 가능하다.
또한, 제6 실시예에 있어서는, 커맨드 발행 회로를 복수 종류 구비해 두고, 커맨드 사양 정보 R9에 의해 전환하여 사용하는 구성으로 할 수도 있다. 이 경우, 커맨드 사양 정보 R9를 커맨드 패턴에 따라 커맨드의 조합이 가능해지는 비트폭으로 구성할 필요가 있으며, 이것에 따라 커맨드 사양 정보 저장 회로(9)나 커맨드 레지스터의 레지스터 구성도 대응한 비트 구성으로 할 필요가 있다.
또한, NOP 횟수를 커맨드마다 전환하는 구성으로 할 수도 있다. 이 경우에는, NOP 횟수 레지스터를 커맨드마다 구별하여 설정하는 구성으로 하면 좋다.
또한, 각 실시예에서는, 설명의 편의상, 실현하는 기능마다 개별로 설명하였지만, 각 기능을 적절히 조합하여 구성할 수 있는 것은 물론이다.
또한, 각 정보 R1 내지 R1B에 대해서는 정보마다의 조건을 더 세밀하게 설정하는 것도 반대로 적게 설정으로 하는 것도 가능하고, 조건 수에 따라 구성 비트수를 증감시켜 대응할 수 있다.
또한, 각 저장 회로(1 내지 1B)는 레지스터나 RAM 등의 데이터 유지 기능을 갖는 회로에 의해 실현하는 것도, 퓨즈나 1타임 ROM 등의 한 번의 설정만을 허용하는 고정 데이터의 설정 회로로 구성하는 것도 가능하다.
또한, 본 실시예에 있어서는, 동기형의 반도체 기억 장치를 예로 채용하여 설명하였지만 본 발명은 이것에 한정되지 않고 비동기형의 반도체 기억 장치에 대해서도 내장 타이머 등을 갖추면, 마찬가지로 BIST 기능을 실현할 수 있어 본 발명을 적용할 수 있다.
또한, 본 발명은 반도체 메모리 LSI에 적용할 수 있는 동시에, 반도체 메모리를 메모리 모듈로서 기능 매크로 회로 블록으로서 내장하는 시스템 LSI에 대해서 적용할 수 있다. 반도체 메모리 LSI에 대해서는 고속 동작의 LSI에 적용하기 적합하며, 메모리 시험에 있어서 고속동작 사양의 고가의 메모리 테스터를 갖추는 일없이 시험을 행할 수 있다. 또한, 시스템 LSI 등에 내장된 메모리 모듈에 적용하기 적합하며, 시험에 필요로 되는 단자가 외부로 추출되지 않는 등, 메모리 모듈에 대하여 LSI 테스터로부터 직접 시험을 행할 수 없는 경우에도 시험을 행할 수 있다.
(부기 1) 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서, 외부로부터 재기록 가능한 메모리 동작 사양 정보가 저장되는 메모리 동작 사양 정보 저장부를 구비하며, 상기 메모리 동작 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 파라미터가 설정되는 것을 특징으로 하는 반도체 기억 장치.
(부기 2) 상기 메모리 동작 사양 정보는 메모리 셀의 용량 정보, 입출력 데이터의 버스폭 정보 및 버스트 동작에 있어서의 버스트 길이 정보 중 적어도 어느 하나이며, 상기 메모리 동작 사양 정보에 기초하여 상기 자기 진단 테스트시의 어드레스 공간에 있어서의 최대 어드레스 및 최소 어드레스 중 적어도 어느 한쪽을 설정하는 최대 최소값 생성부를 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 3) 데이터 입출력용으로서 미리 복수의 신호 경로가 배치되어 있는 반도체 기억 장치로서, 상기 메모리 동작 사양 정보는 입출력 데이터의 버스폭 정보이고, 상기 메모리 동작 사양 정보에 기초하여 상기 복수의 신호 경로 중에서 기록 데이터의 데이터 경로를 선택하는 기록 데이터 선택 회로와, 상기 복수의 신호 경로 중에서 판독 데이터의 데이터 경로를 선택하는 판독 데이터 선택 회로를 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 4) 상기 기록 데이터 선택 회로는 상기 복수의 신호 경로 중에서 상기 데이터 경로를 제외한 비선택 신호 경로를 소정 논리 레벨로 고정하는 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.
(부기 5) 상기 비선택 신호 경로에 있어서의 상기 소정 논리 레벨에 대해서는 메모리 셀로의 기록은 행하지 않는 것을 특징으로 하는 부기 4에 기재한 반도체 기억 장치.
(부기 6) 상기 판독 데이터 선택 회로에 의해 선택되는 상기 데이터 경로에 있어서의 상기 판독 데이터와 기대값 데이터를 비교하는 판정 회로를 구비하는 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.
(부기 7) 상기 판독 데이터 선택 회로는 상기 복수의 신호 경로 중에서 상기 데이터 경로를 제외한 비선택 신호 경로에 대하여, 상기 판정 회로에서 일치 판정되는 소정 신호를 출력하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 8) 상기 메모리 동작 사양 정보에 기초하여, 상기 판정 회로는 상기 복수의 신호 경로 중에서 상기 데이터 경로를 제외한 비선택 신호 경로에 대한 판정 동작을 비활성화하는 것을 특징으로 하는 부기 6에 기재한 반도체 기억 장치.
(부기 9) 상기 메모리 동작 사양 정보에 기초하여, 출력되는 데이터의 버스폭이 설정되는 데이터 발생 회로를 구비하는 것을 특징으로 하는 부기 3에 기재한 반도체 기억 장치.
(부기 10) 상기 메모리 동작 사양 정보는 버스트 동작에 있어서의 버스트 길이 정보이며, 버스트 길이에 따라 상기 버스트 동작에 따르는 NOP 커맨드의 연속 발행에 대응하는 NOP 제어 신호를 미리 저장하게 되는 NOP 기억부와, 상기 버스트 길이 정보에 따라 상기 NOP 기억부에서 선택되는 상기 NOP 제어 신호를 저장하는 NOP 횟수 레지스터와, 상기 NOP 횟수 레지스터에 저장되어 있는 상기 NOP 제어 신호가 커맨드 시퀀스에 있어서의 소정 타이밍으로 순차적으로 전송되는 커맨드 패턴 발행부를 구비하는 것을 특징으로 하는 부기 1에 기재한 반도체 기억 장치.
(부기 11) 상기 NOP 제어 신호는 상기 NOP 기억부에 있어서 커맨드마다 저장되어 있고, 상기 커맨드 패턴 발행부에 있어서 실행되는 커맨드 패턴에 따라 상기 NOP 제어 신호가 상기 NOP 횟수 레지스터에 저장되며, 상기 커맨드 패턴 발행부로 순차적으로 전송되는 것을 특징으로 하는 부기 10에 기재한 반도체 기억 장치.
(부기 12) 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서, 외부로부터 재기록 가능한 테스트 사양 정보가 저장되는 테스트 사양 정보 저장부를 구비하며, 상기 테스트 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 사양이 설정되는 것을 특징으로 하는 반도체 기억 장치.
(부기 13) 상기 테스트 사양 정보는 어드레스 카운트시의 카운트 방향 정보이며, 상기 카운트 방향 정보에 기초한 카운트업 설정에 맞춰서 카운트마다 카운트값을 증가시켜 출력하는 어드레스 카운터와, 상기 카운트 방향 정보에 기초한 카운트다운 설정의 경우, 상기 어드레스 카운터의 최대 카운트값을 상기 어드레스 카운터의 최대 가능 카운트값으로 설정하고, 최소 카운트값을 상기 최대 가능 카운트값에서 상기 자기 진단 테스트시의 어드레스 공간에 있어서의 최대 어드레스를 뺀 카운트값으로 설정하는 최대 최소값 전환부와, 상기 카운트 방향 정보에 기초한 카운트다운 설정의 경우, 상기 어드레스 공간에 있어서의 어드레스를 상기 최대 가능 카운트값에서 상기 카운트값을 뺀 값으로 하는 카운트 방향 전환부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 14) 상기 테스트 사양 정보는 우선하여 천이해야 할 어드레스를 설정 하는 어드레스 우선 순위 정보이며, 상기 자기 진단 테스트를 행하는 모든 어드레스를 포함하는 카운트값을 출력하는 어드레스 카운터와, 상기 어드레스 우선 순위 정보에 따라 상기 카운트값에 있어서의 소정 비트수의 하위 비트를 상기 우선하여 천이해야 할 어드레스로 하는 제1 우선 어드레스 전환부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 15) 상기 제1 우선 어드레스 전환부는 상기 우선하여 천이해야 할 어드레스를 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스 중에서 선택하는 것을 특징으로 하는 부기 14에 기재한 반도체 기억 장치.
(부기 16) 상기 자기 진단 테스트를 행하는 모든 어드레스를 포함하는 카운트값을 출력하는 어드레스 카운터와, 상기 어드레스 우선 순위 정보에 따라 상기 카운트값에 있어서의 소정 비트수의 하위 비트를 상기 우선하여 천이해야 할 어드레스 중 제1 우선 어드레스로 하고, 상기 하위 비트를 제외한 상기 카운트값에 있어서의 소정 비트수의 중위 비트를 상기 우선하여 천이해야 할 어드레스 중 제2 우선 어드레스로 하는 제2 우선 어드레스 전환부를 구비하는 것을 특징으로 하는 부기 14에 기재한 반도체 기억 장치.
(부기 17) 상기 제2 우선 어드레스 전환부는 상기 제1 및 제2 우선 어드레스를 로우 어드레스, 컬럼 어드레스 및 뱅크 어드레스 중에서 선택하는 것을 특징으로 하는 부기 16에 기재한 반도체 기억 장치.
(부기 18) 상기 테스트 사양 정보는 데이터 패턴을 선택하는 데이터 패턴 정보와, 기록 데이터 또는 판독 기대값 중 적어도 어느 한쪽의 논리 레벨을 설정하는 데이터 논리 정보이며, 적어도 하나의 소정 데이터 패턴을 발생시키는 데이터 발생부와, 상기 데이터 패턴 정보에 따라 상기 데이터 발생부를 선택하고, 상기 데이터 논리 정보에 따라 상기 데이터 발생부로부터 출력되는 상기 기록 데이터 또는 상기 판독 기대값의 논리 레벨을 정반전 제어하는 데이터 전환부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 19) 상기 데이터 발생부 중에는 어드레스 정보에 따라 상기 기록 데이터 또는 상기 판독 기대값의 논리 레벨을 정반전 제어함으로써 상기 소정 데이터 패턴을 발생시키는 데이터 발생부를 포함하는 것을 특징으로 하는 부기 18에 기재한 반도체 기억 장치.
(부기 20) 상기 데이터 패턴 정보 및 상기 데이터 논리 정보가 저장되어 있는 상기 테스트 사양 정보 저장부와 상기 데이터 전환부는 입출력 데이터 중 소정 비트수마다 구비되는 것을 특징으로 하는 부기 18에 기재한 반도체 기억 장치.
(부기 21) 상기 테스트 사양 정보는 커맨드 패턴을 선택하는 커맨드 패턴 정보이며, 커맨드마다 대응하는 커맨드 제어 신호를 미리 저장하게 되는 커맨드 기억부와, 상기 커맨드 패턴 정보에 따라 상기 커맨드 기억부에서 선택되는 상기 커맨드 제어 신호를 저장하는 커맨드 패턴 레지스터와, 상기 커맨드 패턴 레지스터에 저장되어 있는 상기 커맨드 제어 신호가 커맨드 시퀀스에 있어서의 소정 타이밍으로 순차적으로 전송되는 커맨드 패턴 발행부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 22) 상기 테스트 사양 정보는 어드레스 스크램블러의 유무를 제어하는 어드레스 스크램블러 정보이며, 상기 어드레스 스크램블러 정보에 따라 활성화 제어되는 어드레스 스크램블러부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 23) 상기 테스트 사양 정보는 데이터 스크램블러의 유무를 제어하는 데이터 스크램블러 정보이며, 상기 데이터 스크램블러 정보에 따라 활성화 제어되는 데이터 스크램블러부를 구비하는 것을 특징으로 하는 부기 12에 기재한 반도체 기억 장치.
(부기 24) 소정 비트폭의 정보가 입력되는 정보 입력 단자와, 상기 정보 입력 단자에 접속되는 상기 메모리 동작 사양 정보 저장부 또는 상기 테스트 사양 정보 저장부와, 더 연결되는 적어도 하나의 상기 메모리 동작 사양 정보 저장부 또는 상기 테스트 사양 정보 저장부를 구비하며, 상기 정보 입력 단자에 입력되는 상기 소정 비트폭의 정보가 서로 연결된 복수의 상기 메모리 동작 사양 정보 저장부 또는 상기 테스트 사양 정보 저장부에 순차적으로 전송되는 것을 특징으로 하는 부기 1 또는 12에 기재한 반도체 기억 장치.
(부기 25) 부기 1 내지 부기 24 중 적어도 어느 하나에 기재한 상기 반도체 기억 장치를 메모리 매크로로서 구비하는 것을 특징으로 하는 반도체 장치.
본 발명에 따르면, 외부로부터 재기록 가능한 메모리 동작 사양 정보 또는 테스트 사양 정보가 저장되는 메모리 동작 사양 정보 저장부 또는 테스트 사양 정보 저장부를 구비하고 있고, 각 저장부에 저장되어 있는 각 정보에 기초하여 자기 진단 테스트에 의한 동작 파라미터나 동작 사양이 설정되기 때문에, 복잡하고 규모가 큰 회로 구성을 갖추고 복잡한 제어를 행할 필요가 없고, 테스트 사양의 변경이나 추가에 대해서도 유연하게 대응할 수 있는 자기 진단 테스트 기능을 갖춘 반도체 기억 장치를 제공할 수 있게 된다.

Claims (11)

  1. 삭제
  2. 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서,
    외부로부터 재기록 가능한 메모리 동작 사양 정보가 저장되는 메모리 동작 사양 정보 저장부를 포함하고,
    상기 메모리 동작 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 파라미터가 설정되며,
    상기 메모리 동작 사양 정보는 메모리 셀의 용량 정보, 입출력 데이터의 버스폭 정보 또는 버스트 동작에 있어서의 버스트 길이 정보 중 적어도 어느 하나이고,
    상기 메모리 동작 사양 정보에 기초하여 상기 자기 진단 테스트시의 어드레스 공간에 있어서의 최대 어드레스 또는 최소 어드레스 중 적어도 어느 한쪽을 설정하는 최대 최소값 생성부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  3. 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서,
    외부로부터 재기록 가능한 메모리 동작 사양 정보가 저장되는 메모리 동작 사양 정보 저장부를 포함하고,
    상기 메모리 동작 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 파라미터가 설정되며,
    데이터 입출력용으로서 미리 복수의 신호 경로가 배치되어 있고,
    상기 메모리 동작 사양 정보는 입출력 데이터의 버스폭 정보이며,
    상기 메모리 동작 사양 정보에 기초하여 상기 복수의 신호 경로 중에서 기록 데이터의 데이터 경로를 선택하는 기록 데이터 선택 회로와, 상기 복수의 신호 경로 중에서 판독 데이터의 데이터 경로를 선택하는 판독 데이터 선택 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  4. 삭제
  5. 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서,
    외부로부터 재기록 가능한 테스트 사양 정보가 저장되는 테스트 사양 정보 저장부를 포함하고,
    상기 테스트 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 사양이 설정되며,
    상기 테스트 사양 정보는 어드레스 카운트시의 카운트 방향 정보이고,
    상기 카운트 방향 정보에 의한 카운트업 설정에 맞춰서 카운트마다 카운트값을 증가시켜 출력하는 어드레스 카운터와, 상기 카운트 방향 정보에 의한 카운트다운 설정의 경우, 상기 어드레스 카운터의 최대 카운트값을 상기 어드레스 카운터의 최대 가능 카운트값으로 설정하고, 최소 카운트값을 상기 최대 가능 카운트값에서 상기 자기 진단 테스트시의 어드레스 공간에 있어서의 최대 어드레스를 뺀 카운트값으로 설정하는 최대 최소값 전환부와, 상기 카운트 방향 정보에 의한 카운트다운 설정의 경우, 상기 어드레스 공간에 있어서의 어드레스를 상기 최대 가능 카운트값에서 상기 카운트값을 뺀 값으로 하는 카운트 방향 전환부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  6. 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서,
    외부로부터 재기록 가능한 테스트 사양 정보가 저장되는 테스트 사양 정보 저장부를 포함하고,
    상기 테스트 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 사양이 설정되며,
    상기 테스트 사양 정보는 우선하여 천이해야 할 어드레스를 설정하는 어드레스 우선 순위 정보이고,
    상기 자기 진단 테스트를 행하는 모든 어드레스를 포함하는 카운트값을 출력하는 어드레스 카운터와, 상기 어드레스 우선 순위 정보에 따라 상기 카운트값에 있어서의 소정 비트수의 하위 비트를 상기 우선하여 천이해야 할 어드레스로 하는 제1 우선 어드레스 전환부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  7. 삭제
  8. 자기 진단 테스트 기능을 갖춘 반도체 기억 장치로서,
    외부로부터 재기록 가능한 테스트 사양 정보가 저장되는 테스트 사양 정보 저장부를 포함하고,
    상기 테스트 사양 정보에 기초하여 자기 진단 테스트에 있어서의 동작 사양이 설정되며,
    상기 테스트 사양 정보는 커맨드 패턴을 선택하는 커맨드 패턴 정보이고,
    커맨드마다 대응하는 커맨드 제어 신호를 미리 저장하게 되는 커맨드 기억부와, 상기 커맨드 패턴 정보에 따라 상기 커맨드 기억부로부터 선택되는 상기 커맨드 제어 신호를 저장하는 커맨드 패턴 레지스터와, 상기 커맨드 패턴 레지스터에 저장되어 있는 상기 커맨드 제어 신호가 커맨드 시퀀스에 있어서의 소정 타이밍으로 순차적으로 전송되는 커맨드 패턴 발행부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제5항, 제6항, 또는 제8항 중 어느 한 항에 있어서,
    상기 테스트 사양 정보는 어드레스 스크램블러의 유무를 제어하는 어드레스 스크램블러 정보이며,
    상기 어드레스 스크램블러 정보에 따라 활성화 제어되는 어드레스 스크램블러부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  10. 제5항, 제6항, 또는 제8항 중 어느 한 항에 있어서,
    상기 테스트 사양 정보는 데이터 스크램블러의 유무를 제어하는 데이터 스크램블러 정보이며,
    상기 데이터 스크램블러 정보에 따라 활성화 제어되는 데이터 스크램블러부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  11. 제5항, 제6항, 또는 제8항 중 어느 한 항에 있어서,
    상기 테스트 사양 정보는 데이터 패턴을 선택하는 데이터 패턴 정보와, 기록 데이터 또는 판독 기대값 중 적어도 어느 한쪽의 논리 레벨을 설정하는 데이터 논리 정보이며,
    적어도 하나의 소정 데이터 패턴을 발생시키는 데이터 발생부와,
    상기 데이터 패턴 정보에 따라 상기 데이터 발생부를 선택하고, 상기 데이터 논리 정보에 따라 상기 데이터 발생부로부터 출력되는 상기 기록 데이터 또는 상기 판독 기대값의 논리 레벨을 정전 및 반전 제어(forward and inverse control)하는 데이터 전환부를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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