JP2001283599A - 集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 メモリテストにおいて１つの記憶素子に対す
る書込み処理及び読出し処理を行う回数（ｎ回）が多い
ために多大なテスト時間を要するという課題があった。 【解決手段】 Ｄフリップフロップから出力された（ｍ
×ｎ）ビットのデータをｍビットごとに並列に入力し、
且つ、外部からｑビットのデータ選択信号を入力する
と、このデータ選択信号の二進数値に応じて、Ｄフリッ
プフロップからの出力データを（ｘ＋１）の正の整数倍
ビットごとに２^ｑ回に分けてメモリ回路に書き込み、メ
モリ回路に書き込まれたデータを（ｘ＋１）の正の整数
倍ビットごとに２^ｑ回に分けて読出データとして出力す
る。但し、ｍ、ｎ、ｘ、ｑは正の整数で、（ｘ＋１）＞
ｍ、ｎ＞２^ｑとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＤＲＡＭ（ダイナ
ミックＲＡＭ）などの記憶ユニット本体を備える集積回
路に係り、特に記憶ユニット本体のテスト効率を改善さ
せた集積回路に関するものである。

【０００２】

【従来の技術】図９はＤＲＡＭ（ダイナミックＲＡＭ）
などの記憶ユニット本体内におけるメモリ回路の構成
（一部）を示す図である。このメモリ回路は（ｘ＋１）
ビットのデータを同時に出力することができ、記憶ユニ
ット本体には各アドレス毎にこのメモリ回路を（ｐ＋
１）個備える。但し、ｘ，ｐは正の整数である。

【０００３】図において、３０は複数の記憶素子が接続
されるとともにローアドレスによってそのうちの１つの
記憶素子が接続されるビット線対、３１は（ｘ＋１）組
のビット線対３０，・・・，３０を有するメモリブロッ
クで、３２は（ｘ＋１）組のビット線対３０，・・・，
３０を有する救済処理用の冗長メモリブロックである。
３３はそれぞれ複数のメモリブロック３１，・・・，３
１，３２間を接続する（ｘ＋１）組のローカルＩ／Ｏ線
対、３４はそれぞれ各ローカルＩ／Ｏ線対３３に接続さ
れた（ｘ＋１）組のグローバルＩ／Ｏ線対であり、３５
はそれぞれ上記選択された各記憶素子と集積回路の内部
アドレスバスとを接続する（ｘ＋１）個の出力増幅回路
である。３６はそれぞれ出力増幅回路３５に接続された
出力信号線対で、３７はビット線対接続スイッチであっ
て、それぞれメモリブロック３１や冗長メモリブロック
３２内に設けられ、カラムアドレスに基づいて生成され
るカラムラインセレクト信号に応じてそれぞれのビット
線対３０を各々別々のローカルＩ／Ｏ線対３３に接続す
る。３８はそれぞれカラムアドレスに基づいて生成され
るグローバルＩ／Ｏイネーブル信号に応じて各グローバ
ルＩ／Ｏ線対３４を各々別々の出力信号線対３６に接続
するグローバルＩ／Ｏ線対接続スイッチである。

【０００４】そして、この記憶ユニット本体は、ローア
ドレスをローアドレスストローブ信号でストローブして
各メモリブロック３１の同一のローアドレスに対応付け
られた複数の記憶素子をそれぞれのビット線対３０に接
続し、更にカラムアドレスをカラムアドレスストローブ
信号でストローブした後、このカラムアドレスに基づい
てカラムラインセレクト信号およびグローバルＩ／Ｏイ
ネーブル信号を生成して１つのメモリブロック３１をロ
ーカルＩ／Ｏ線対３３に接続し、且つ、１組のグローバ
ルＩ／Ｏ線対３４を出力信号線対３６に接続する。これ
により、アドレスに応じて１つのメモリブロック３１内
の（ｘ＋１）個の記憶素子の記憶値に応じたデータが出
力増幅回路３５から出力されることになる。

【０００５】図１０はこのような記憶ユニット本体を備
える記憶ユニットの構成を示すブロック図である。ま
た、この記憶ユニットは、例えば図示外の機能ユニット
などと共に集積回路として一体化されて利用されている
ものであり、記憶ユニットと機能ユニットとの間では
（ｍ×ｎ）ビットのバス幅にてデータを交換し、記憶ユ
ニットのテストモードにおいてはテスタと記憶ユニット
との間でｍビットのデータを入出力するように構成され
ているものである。

【０００６】図において、３９は記憶ユニット本体、４
０は（ｍ×ｎ）ビットのバス幅を有し、この記憶ユニッ
ト本体３９や図示外の機能ユニットとの間でのデータ交
換に用いられる内部データバス、４１は外部からテスト
用データ書込みクロック信号およびｍビットのテスト用
書込みデータが入力され、テストモードにおいては当該
クロック信号でラッチした各データをそれぞれｎ個に分
岐して（ｍ×ｎ）ビットの信号を内部データバス４０に
出力するＤフリップフロップ、４２はアドレスバス、４
３はテスト用ローアドレスストローブ信号線、４４はテ
スト用カラムアドレスストローブ信号線、４５はテスト
用ライトイネーブル信号線、４６はｑ（＝ｌｏｇ_２ｎ）
ビットのテスト用データ選択信号線、４７は内部データ
バス４０が接続され、このうちのｍビットのデータをテ
スト用データ選択信号線４６の二進数値に応じて選択し
て外部へ出力するデータ用マルチプレクサである。ま
た、記憶ユニット本体３９もテスト用データ選択信号線
４６の二進数値に応じて内部データバス４０のうちのｍ
ビットのデータを選択し、このデータを書き込んだり読
み出したりする。

【０００７】次に動作について説明する。テストモード
において、テスタから出力されたｍビットのデータをＤ
フリップフロップ４１でラッチする。これにより、内部
データバス４０には当該ラッチした各データをｎ個ずつ
に分岐した（ｍ×ｎ）ビットのデータが出力された状態
となる。次に、アドレスバス４２にローアドレスを設定
すると共に、テスト用ライトイネーブル信号線４５を書
き込み設定レベルに設定した状態でテスト用ローアドレ
スストローブ信号をアサートしてローアドレスを設定
し、更に、アドレスバス４２にカラムアドレスを設定す
ると共にテスト用データ選択信号線４６に所定の二進数
値を設定した状態でテスト用カラムアドレスストローブ
信号をアサートすると、上記二進数値に対応したｍ個の
記憶素子にデータが書き込まれる。そして、上記二進数
値を「００・・・００」から「１１・・・１１」までｎ
回切り替えることで、１つのアドレス（ローアドレスと
カラムアドレス）に対応する（ｍ×ｎ）個の記憶素子に
データを書き込み、更にこれを全てのアドレスについて
繰り返して全ての記憶素子にデータを書き込む。

【０００８】次に、同様の手順にてローアドレスおよび
カラムアドレスを記憶ユニット本体３９に設定すると、
内部データバス４０には（ｍ×ｎ）個の記憶素子のデー
タが出力される。この状態で、テスト用データ選択信号
線４６の値を「００・・・００」から「１１・・・１
１」までｎ回切り替えることで、１つのアドレスに対応
する（ｍ×ｎ）個の記憶素子を読み出し、これを全ての
アドレスについて繰り返して全ての記憶素子のデータを
読み出す。

【０００９】そして、テスタは読み出したデータが書き
込んだデータと一致している場合にはメモリブロック３
１に欠陥はないと判断し、不一致が生じている場合には
その元となるメモリブロック３１に欠陥があるとしてこ
の欠陥メモリブロック３１に替えて冗長メモリブロック
３２を使用するように救済コードを出力する。

【００１０】

【発明が解決しようとする課題】従来の集積回路は以上
のように構成されているので、メモリテストにおいて１
つの記憶素子に対する書き込み処理及び読出し処理を行
う回数が多いために多大なテスト時間を要するという課
題があった。

【００１１】上記課題を具体的に説明する。特に、近年
の高集積大容量の記憶ユニットにおいては、上記テスト
時間が非常に膨大なものとなっており、それが生産効率
や生産性などを制限する１要因となってきている。例え
ば、上記集積回路が（ｍ×ｎ）＝２５６の内部データバ
ス幅を備え、且つ、ｍ＝８ビットの書込データを入力
し、且つ、ｍ＝８ビットの読出データを出力できるよう
に構成した場合には、３２（ｎ＝２５６／８＝３２）回
の書き込み処理及び読み出し処理が各アドレスに対応す
る記憶素子毎に必要となる。

【００１２】この発明は上記のような課題を解決するた
めになされたもので、記憶ユニット本体が有する本来の
メモリ構造に着目し、そのメモリ構造をうまく利用して
効率良く書き込み処理及び読み出し処理を行うことがで
き、ひいては上述した従来の記憶ユニットを備えた集積
回路よりも効率良く短時間でメモリテストを実施して必
要な救済コードを得ることができる集積回路を得ること
を目的とする。

【００１３】また、この発明は上述したテストモードで
使用する端子数を増加させることなく、限られた入出力
端子の範囲内で効率良く短時間でメモリテストを実施し
て必要な救済コードを得ることができる集積回路を得る
ことを目的とする。

【００１４】

【課題を解決するための手段】この発明に係る集積回路
は、外部からｍビットの書込データおよびクロック信号
が入力されると、クロック信号でラッチした書込データ
をそれぞれｎ個ずつに分岐して、（ｍ×ｎ）ビットのデ
ータとして出力するＤフリップフロップと、救済処理用
のメモリブロックを含む複数のメモリブロックを有し、
（ｘ＋１）ビットのデータを同時に入出力することがで
きる複数のメモリ回路と、Ｄフリップフロップから出力
された（ｍ×ｎ）ビットのデータをｍビットごとに並列
に入力し、且つ、外部からｑビットのデータ選択信号を
入力すると、このデータ選択信号の二進数値に応じて、
Ｄフリップフロップからの出力データを（ｘ＋１）の正
の整数倍ビットごとに２^ｑ回に分けてメモリ回路に書き
込み、メモリ回路に書き込まれたデータを（ｘ＋１）の
正の整数倍ビットごとに２^ｑ回に分けて読出データとし
て出力する書込・読出制御回路とを備えるものである。
但し、ｍ、ｎ、ｘ、ｑは正の整数で、（ｘ＋１）＞ｍ、
ｎ＞２^ｑとする。

【００１５】この発明に係る集積回路は、各メモリ回路
から出力される（ｘ＋１）の正の整数倍ビットの読出デ
ータの各ビット値の一致判定を行い、その判定結果を出
力する一致判定回路と、一致判定回路の判定結果ととも
に、外部からｑビットのデータ選択信号が入力される
と、このデータ選択信号の二進数値に応じて各一致判定
回路の中から異なる１つの一致判定回路を選択する一致
判定データを外部に出力する判定結果出力回路とを備え
るものである。

【００１６】この発明に係る集積回路は、メモリ回路か
らの読出データが入力されるとともに、判定結果出力回
路の出力が制御信号として入力されるトライステートバ
ッファを備えるものである。

【００１７】この発明に係る集積回路は、同じ値のデー
タ書込がなされるメモリ回路毎に設けられてメモリ回路
に入力されるデータをエンコードするエンコーダと、メ
モリ回路毎に設けられてメモリ回路から出力されるデー
タをエンコーダとは逆にデコードするデコーダとを備え
るものである。

【００１８】この発明に係る集積回路は、エンコーダ及
びデコーダがアドレスに応じて動作／停止するものであ
る。

【００１９】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１による集
積回路の構成を示すブロック図である。図において、１
はそれぞれ図示外のテスタなどの外部機器との間で交換
されるデータ信号やテスト用アドレス信号などの入出力
に利用される入出力端子、２は（ｘ＋１）個の記憶素子
を有するメモリブロックを複数備えるとともに、（ｘ＋
１）ビットのデータを同時に入出力することができる
（ｐ＋１）個の図９で示したメモリ回路を含んで構成さ
れる記憶ユニット、３はこの記憶ユニット２に記憶され
ているデータなどを利用して所定の処理を実行する機能
ユニット、４は入出力端子１に入力された信号をテスト
モードと通常の動作モードとを切り替えるモード切替信
号として上記記憶ユニット２などに供給するモード用信
号線、５はそれぞれ機能ユニット３の出力信号と入出力
端子１とのうちの一方をモード切替信号に応じて選択し
て記憶ユニット２に入力する入力セレクタ、６はそれぞ
れ記憶ユニット２の出力信号と機能ユニット３の出力信
号とのうちの一方をモード切替信号に応じて選択して入
出力端子１に出力する出力セレクタである。そして、こ
の集積回路では、これら機能ユニット３や記憶ユニット
２などの間でデータ交換に用いられる内部データバスは
（ｍ×ｎ）ビットのバス幅に形成される。但し、ｍ，ｎ
は正の整数である。

【００２０】図２はこの発明の実施の形態１による記憶
ユニット２の構成を示すブロック図である。図におい
て、８ａは２^ｑ×（ｘ＋１）ビットのバス幅を有する内
部データバスである。具体的には、内部データバス８ａ
はそれぞれ（ｘ＋１）ビットの幅を有する２^ｑ本の信号
線を束ねて１本のバスとして構成される。９はＤフリッ
プフロップであって、外部からテスト用データ書込みク
ロック信号およびｍビットのテスト用書込データが入力
され、テストモードにおいては当該クロック信号でラッ
チした各データをそれぞれｎ個に分岐して（ｍ×ｎ）ビ
ットの信号を内部データバス８ａに出力する。１０は多
数の記憶素子を有する複数のメモリブロックを備える図
９に示したメモリ回路を含んで構成されるＤＲＡＭ（ダ
イナミックＲＡＭ）などの記憶ユニット本体（メモリ回
路、書込・読出制御回路）、１１は外部から入力された
信号をテスト用アドレス信号として記憶ユニット本体１
０へ入力するアドレスバス、１２は外部から入力された
信号をテスト用ローアドレスストローブ信号として記憶
ユニット本体１０へ入力するテスト用ローアドレススト
ローブ信号線、１３は外部から入力された信号をテスト
用カラムアドレスストローブ信号として記憶ユニット本
体１０へ入力するテスト用カラムアドレスストローブ信
号線、１４は外部から入力された信号をテスト用ライト
イネーブル信号として記憶ユニット本体１０へ入力する
テスト用ライトイネーブル信号線、１５は外部から入力
されたｑビットの信号を入出力データ選択信号として記
憶ユニット本体１０へ入力するテスト用データ選択信号
線である。

【００２１】なお、上記記憶ユニット本体１０は、図９
を用いて説明した従来技術の記憶ユニット本体３９と基
本構成は同様であり、救済処理用の冗長メモリブロック
３２を含む複数のメモリブロック３１，・・・，３１，
３２を備えると共に（ｘ＋１）ビットのデータを同時に
入出力することができる（ｐ＋１）個のメモリ回路で各
ローアドレスの値毎のメモリ空間が構成されている。従
って、（ｘ＋１）・（ｐ＋１）＝（ｍ×ｎ）が成立す
る。但し、ｘ，ｐは正の整数である。また、上記Ｄフリ
ップフロップ９からの（ｍ×ｎ）ビットのデータは、ｍ
ビットごとにパラレルに記憶ユニット本体１０に入力す
る。このとき、ｑビットの入出力データ選択信号を記憶
ユニット本体１０が受けると、上記Ｄフリップフロップ
９からのデータを（ｘ＋１）ビットずつ２^ｑ回に分けて
メモリ回路に書き込んでゆく。この実施の形態１では、
２^ｑ×（ｘ＋１）ビットのバス幅を有する内部データバ
ス８ａを有効に利用して、テスト時における書き込みデ
ータのビット単位（ｘ＋１）を、（ｘ＋１）＞ｍのよう
に従来の技術に比較して大きくすることで、書き込み回
数２^ｑをｎ＞２^ｑのように減らしてテスト時間の短縮を
図っている。但し、２^ｑ×（ｘ＋１）＝ｍ×ｎである。

【００２２】１６は記憶ユニット本体１０の各メモリ回
路からの内部データバス８ｂを構成する信号線が１本ず
つ合計（ｐ＋１）本接続されるデータ用マルチプレクサ
であって、テストモードにおいて各メモリ回路の（ｘ＋
１）個の出力ビットから選択された１ビットずつのデー
タが入力され、且つ、ｑビットの入出力データ選択信号
が入力されると、この入出力データ選択信号であらわさ
れる二進数値に応じて、同一の入力ビットに基づくデー
タが書き込まれたメモリ回路からの信号線を選択し、こ
の信号線のデータをどのメモリブロックにおいて不良が
発生したかがわかるようにｍビットの読出データに縮退
変換して出力する。縮退変換とはメモリのデータ出力を
有効な不良番地情報に変換することを言う。

【００２３】１７は一致検出回路（一致判定回路）であ
って、各メモリ回路毎に（合計（ｐ＋１）個）設けら
れ、テストモードにおいて各メモリ回路から内部データ
バス８ｂに出力された（ｘ＋１）ビットの値の一致判定
を行い、その判定結果を１ビットの信号にて出力する。
１８は一致判定用マルチプレクサ（判定結果出力回路）
で、テストモードにおいて一致検出回路１７からの（ｐ
＋１）個の判定結果とともに、ｑビットの入出力データ
選択信号が入力されると、この入出力データ選択信号で
あらわされる二進数値に応じて同一の入力ビットに基づ
くデータが書き込まれ、判定結果を選択し、一致検出回
路１７に不一致が発生したかがわかるようにｍビットの
一致判定データに縮退変換して出力する。なお、これら
ｍビットの読出データおよびｍビットの一致判定データ
は、例えばテストモードにおいては出力セレクタ６を介
して入出力端子１からテスタへ出力される。

【００２４】図３はこの発明の実施の形態１による一致
検出回路１７の構成を示すブロック図である。図におい
て、１９は同一のメモリ回路から出力される（ｘ＋１）
ビットのデータを一致検出回路１７に入力する（ｘ＋
１）本の信号線を束ねてなる内部データバス信号線、２
０は内部データバス信号線１９を構成する（ｘ＋１）本
の信号線のうちから選択された１本の信号線であって、
且つ、データ用マルチプレクサ１６に接続される出力用
の内部データバス信号線である。２１はそれぞれ出力用
の内部データバス信号線２０とそれ以外の残りの内部デ
ータバス信号線１９を構成する（ｘ＋１）本の信号線の
うちの１本との間でデータの一致判定を行うｘ個の排他
論理和回路（一致判定回路）、２２はｘ個の排他論理和
回路２１の出力の反転論理和を演算する反転論理和回路
（一致判定回路）で、２３は反転論理和回路２２の出力
を一致判定用マルチプレクサ１８へ入力するための信号
線である。このような構成にすることで、同一のメモリ
回路から出力される（ｘ＋１）本の内部データバス信号
線１９の全てが「０」あるいは「１」で一致している場
合にはハイレベルの信号が上記信号線２３に出力され、
（ｘ＋１）本の内部データバス信号線１９のうちに１つ
でも他と異なる値のものがある場合にはローレベルの信
号が上記信号線２３に出力されることになる。

【００２５】次に動作について説明する。モード切替信
号の入出力端子１に通常の動作モードを設定する信号が
入力されている状態では、上記入力セレクタ５は機能ユ
ニット３からの出力信号を記憶ユニット２に出力し、出
力セレクタ６は機能ユニット３の出力を入出力端子１に
出力するように切り替わる。そして、機能ユニット３お
よび記憶ユニット２は、それぞれに直接接続された入出
力端子１からの信号に応じて相互に信号を交換しつつ動
作し、所定の入出力端子１から信号が出力される。

【００２６】モード切替信号の入出力端子１にテストモ
ードを設定する信号が入力されると、上記入力セレクタ
５は入出力端子１からの信号を記憶ユニット２に出力
し、出力セレクタ６は記憶ユニット２の出力を入出力端
子１に出力するように切り替わる。なお、テストモード
において上記モード切替信号などは、図示外のテスタか
ら入出力端子１へ入力されている。

【００２７】そして、テストモードにおいてテスタは全
ての記憶素子に予め定めたデータを書き込むシーケンス
を実行する。図４はこの発明の実施の形態１におけるテ
ストモード時の記憶ユニット本体１０への書込み処理動
作を示すタイミングチャートである。また、このタイミ
ングチャートは上記書込みシーケンスのうちの１つのア
ドレス（ローアドレス＋カラムアドレス）に対応するタ
イミングチャートである。同図において、ＲＡＳはテス
タから記憶ユニット本体１０に入力されたテスト用ロー
アドレスストローブ信号、ＣＡＳはテスタから記憶ユニ
ット本体１０に入力されたテスト用カラムアドレススト
ローブ信号、Ｗはテスタから記憶ユニット本体１０に入
力されたテスト用ライトイネーブル信号、Ａ（１１：
０）はテスタから記憶ユニット本体１０に入力されたテ
スト用アドレス信号、ＣＬＫはテスタからＤフリップフ
ロップ９に入力されたテスト用データ書込みクロック信
号、Ｄ−Ｆ／Ｆ＿Ｄ（０：７）はテスタからＤフリップ
フロップ９に入力されたｍビットのデータ信号、Ｄ−Ｆ
／Ｆ＿Ｑ（０：７）はＤフリップフロップ９から出力さ
れるｍビットのデータ信号、ＤＲＡＭ＿Ｄ（２５５：
０）はテストモード時における内部データバス８ａの信
号、ＷＤＳはテスタから記憶ユニット本体１０などに入
力される入出力データ選択信号である。なお、信号名の
上に付されている線は当該信号がローアクティブな信号
であることを意味している。また、タイミングチャート
において左下がりの斜線によるハッチングが付されてい
るタイミングは当該信号が無効なデータであるタイミン
グであることを意味し、右下がりの斜線によるハッチン
グが付されているタイミングは当該信号が有効なデータ
であるタイミングであることを意味している。また、入
出力データ選択信号において「０」，「１」，・・・，
「２^ｑ−１」は対応する入出力データ選択信号の二進数
値である。また、同図は「ｍ＝８，（ｍ×ｎ）＝２５
６」の場合の例である。

【００２８】まず、テスタからＤフリップフロップ９に
ｍビットのデータ信号を入力した状態で、Ｔ１のタイミ
ングにおいてテスト用データ書込みクロック信号を入力
すると、当該データ信号がＤフリップフロップ９でラッ
チされ、このラッチされたデータ信号が各ビット毎にｎ
個に分岐され、（ｍ×ｎ）個のデータが内部データバス
８ａに出力される。次に、テスタからローアドレス用の
テスト用アドレス信号を設定した状態で、Ｔ２のタイミ
ングにおいてテスト用ローアドレスストローブ信号をア
サートすると、当該ローアドレスが記憶ユニット本体１
０においてデコードされ、各ビット線対３０上の当該ロ
ーアドレスに対応する記憶素子が選択された状態にな
る。

【００２９】このような書き込みデータとローアドレス
の設定がなされた後、Ｔ３からＴｎにおいて順次上記記
憶素子へのデータ書込み処理が行われる。具体的には、
テスタは各タイミングおいて、共通のカラムアドレス用
のテスト用アドレス信号を設定し、テスト用ライトイネ
ーブル信号をローレベルにアサートし、更に、入出力デ
ータ選択信号を設定した状態で、テスト用カラムアドレ
スストローブ信号をローレベルにアサートする。これに
より、入出力データ選択信号により選択されたメモリ回
路の１つずつのメモリブロックに対して内部データバス
８ａ上のデータが（ｘ＋１）ビットごとに書き込まれ、
この動作が上記入出力データ選択信号の値を「００・・
・００」から「１１・・１１」まで順次変更しながら２
^ｑ回行われる。また、各メモリブロックの（ｘ＋１）個
の記憶素子には同一のデータが書き込まれることにな
る。

【００３０】上述したような書込み動作を上記記憶ユニ
ット２の全てのアドレス（カラムアドレスの数×ローア
ドレスの数）だけ繰り返して、全ての記憶素子（２^ｑ×
（ｘ＋１）個、即ち（ｍ×ｎ）個の記憶素子）にテスト
モードにおいて予め定めたデータが書き込まれる。

【００３１】次に、テスタは全ての記憶素子からデータ
を読出し、この読み出したデータを評価するシーケンス
を実行する。図５はこの発明の実施の形態１におけるテ
ストモード時の記憶ユニット本体１０からの読出し処理
動作を示すタイミングチャートである。図において、テ
スト用データ出力＿Ｑ（７：０）はデータ用マルチプレ
クサ１６から出力されるｍビットの読出データの信号で
あり、テスト用一致検出出力＿Ｑ（７：０）は一致判定
用マルチプレクサ１８から出力されるｍビットの一致判
定データの信号である。なお、これらの信号において
「０」，「１」，・・・，「２^ｑ−１」は対応する入出
力データ選択信号の二進数値である。

【００３２】まず、テスタからローアドレス用のテスト
用アドレス信号を設定した状態で、Ｔ１のタイミングに
おいてテスト用ローアドレスストローブ信号をアサート
すると、当該アドレスが記憶ユニット本体１０において
デコードされ、各ビット線対３０上の当該アドレスに対
応する記憶素子が選択された状態になる。このような設
定がなされた後、Ｔ２からＴ（ｎ−１）において上記記
憶素子からのデータ読み出し処理が順次行われる。具体
的には、テスタが各タイミングにおいて共通のカラムア
ドレス用のテスト用アドレス信号を設定すると、内部デ
ータバス８ａには各記憶素子からのデータが出力され
る。次に、テスタは入出力データ選択信号を設定した状
態で、テスト用カラムアドレスストローブ信号をローレ
ベルにアサートする。これにより、テスト用データ選択
信号線１５により選択された（ｘ＋１）ビットの読出デ
ータがデータ用マルチプレクサ１６から出力され、この
（ｘ＋１）ビットのデータに基づく一致判定結果が一致
判定用マルチプレクサ１８から出力され、この動作が上
記入出力データ選択信号の値を順次変更しながら２^ｑ回
行われる。この結果として（ｘ＋１）個の記憶素子に関
する読出データおよび一致判定データが２^ｑ個ずつ出力
されることになる。

【００３３】上述したような読み出し動作を上記記憶ユ
ニット２の全てのアドレス（カラムアドレスの数×ロー
アドレスの数）だけ繰り返して、テスタは全ての記憶素
子（２^ｑ×（ｘ＋１）個、即ち（ｍ×ｎ）個の記憶素
子）に基づく読出データおよび一致判定データを得る。
その結果、テスタは書き込みデータに基づいて予め求め
た評価値と読み出したデータに基づく評価値とが異なる
場合には、当該誤りの元となった不良のメモリブロック
３１を救済処理用のメモリブロック３２へ変更するため
の救済コードを生成し、作業者はこの救済コードに基づ
いて上記不良のメモリブロック３１を切り離し且つ救済
処理用のメモリブロック３２を当該不良メモリブロック
３１の替わりに使用できるようにヒューズを切断する。
なお、不良メモリブロック３１が無い場合には通常どお
り、救済処理用のメモリブロック３２を切り離すように
ヒューズを切断する。

【００３４】以上のように、この実施の形態１では、記
憶ユニット本体１０がＤフリップフロップ９からのｍビ
ットの書込データを、各ビットがｍ＜（ｘ＋１）なる関
係を有する（ｘ＋１）ビットとなるように分岐し、ｑビ
ットの入出力データ選択信号の二進数値に応じて、ｎ＞
２^ｑなる関係を有する２^ｑ回に分けてメモリ回路毎にデ
ータを順次書き込み、各メモリ回路に書き込まれたテス
トデータを（ｘ＋１）ビットごとに２^ｑ回に分けて読み
出すようにしたので、従来の技術におけるテストデータ
の書き込み回数、読み出し回数であるｎより小さい値を
有する２^ｑ回の書き込み処理及び読み出し処理にて各ア
ドレスの全ての記憶素子に対するテストを行うことがで
きる。

【００３５】同様に、この実施の形態１では、データ用
マルチプレクサ１６がメモリ回路の１ビットずつの出力
を選択し、それをｍビットの読出データに変換し、且
つ、一致判定用マルチプレクサ１８が一致検出回路１７
の出力を選択し、それをｍビットの一致判定データに変
換するので、各入出力データ選択信号の二進数値毎にメ
モリ回路における救済の有無を判定することができる。
つまり、２^ｑ回の読み出し処理にて各アドレスの全ての
記憶素子の救済判定を行うことができる。

【００３６】従って、読出データと一致判定データとの
高々２つのデータを用いてメモリ回路の判定を同時に行
うことができるので、テスタは従来と同様の判定処理速
度で判定を実施することができる効果がある。

【００３７】実施の形態２．この発明の実施の形態２に
よる集積回路は、上記実施の形態１と基本構成は同様で
あるが、記憶ユニット本体１０が、Ｄフリップフロップ
９からｍビットごとにパラレルに入力したデータを（ｘ
＋１）の整数倍（但し、２以上の整数）ビットずつ２^ｑ
回に分けてメモリ回路に書き込んでゆき、上記データを
書き込んだメモリ回路から読出データを（ｘ＋１）の整
数倍（但し、２以上の整数）ビットずつ２^ｑ回に分けて
読み出す点で、上記実施の形態１と異なる。また、上記
実施の形態１と同様に、記憶ユニット本体１０が有する
メモリ回路を構成する全ての記憶素子の個数は、（ｍ×
ｎ）個である。

【００３８】具体的に説明すると、上記実施の形態１で
示したように記憶ユニット本体１０を構成するメモリ回
路は（ｘ＋１）ビットのデータを入出力することから、
Ｄフリップフロップ９からのデータを書き込む際、記憶
ユニット本体１０が（ｘ＋１）の整数倍（但し、２以上
の整数）ビットずつ２^ｑ回に分けて書き込むことによっ
て、１度に上記データが書き込まれるメモリ回路の個数
を上記整数に対応する数だけ増やすことができる。同様
に読み出しの際も、記憶ユニット本体１０のメモリ回路
から（ｘ＋１）の整数倍（但し、２以上の整数）ビット
ずつ２^ｑ回に分けて読み出すことで、１度にデータが読
み出されるメモリ回路の個数を上記整数に対応する数だ
け増やすことができる。なお、内部データバス８ａ，８
ｂはビット幅が２^ｑ×（ｘ＋１）ｒ＝ｍ×ｎである。但
し、ｑ，ｘ，ｒ，ｍ，ｎは正の整数で、ｒ≧２である。

【００３９】以上のように、この実施の形態２によれ
ば、テストモード時において、記憶ユニット本体１０の
メモリ回路に対するテストデータの書き込み・読み出し
時間を、上記実施の形態１の構成より短縮することがで
きる。

【００４０】実施の形態３．図６はこの発明の実施の形
態３による記憶ユニット２の構成を示すブロック図であ
る。図において、２４はデータ用マルチプレクサ１６の
読出データがデータとして入力されると共に一致判定用
マルチプレクサ１８の一致判定データが制御信号として
入力されるｍビット入出力のトライステートバッファで
ある。そして、このトライステートバッファ２４は、メ
モリ回路に関する（ｐ＋１）個の判定結果のうちの少な
くとも１つにおいて、不一致であると判定されたものが
含まれる場合の一致判定データである場合には、出力を
ハイインピーダンスとし、それ以外の場合には入力をそ
のまま出力するものである。これ以外の構成および動作
は実施の形態１と同様であり説明を省略する。

【００４１】そして、テスタは、書込データに基づいて
予め求めた評価値と読み出したデータに基づく評価値と
が異なる場合（ハイインピーダンスの場合を含む）に
は、当該誤りの元となった不良メモリブロック３１を救
済処理用のメモリブロック３２へ変更するための救済コ
ードを生成し、作業者はこの救済コードに基づいて上記
不良メモリブロック３１を切り離し、且つ、救済処理用
のメモリブロック３２を当該不良メモリブロック３１の
替わりに使用できるようにヒューズを切断する。なお、
不良メモリブロック３１が無い場合には通常どおり、救
済処理用のメモリブロック３２を切り離すようにヒュー
ズを切断する。

【００４２】特に、トライステートバッファ２４の出力
がハイインピーダンス状態であるか否かを検出し、ハイ
インピーダンス状態でない場合には、更に読出データに
基づいてメモリ回路の判定を同時に行うことができるの
で、テスタは従来と同様の判定処理速度で判定を実施す
ることができる効果がある。

【００４３】また、一致判定用マルチプレクサ１８の出
力をテスタへ出力する必要が無いので、テスタと集積回
路との間を結ぶ信号線の数を増加させることなく当該効
率の良いメモリテストを実施することができる効果もあ
る。

【００４４】実施の形態４．図７はこの発明の実施の形
態４による記憶ユニット２の構成を示すブロック図であ
る。図において、２５はそれぞれＤフリップフロップ９
と内部データバス８ａとの間において各メモリ回路毎に
設けられ、それぞれのメモリ回路に入力される（ｘ＋
１）ビットのデータをエンコードするエンコーダ、２６
はそれぞれ内部データバス８ｂと一致検出回路１７との
間において各メモリ回路毎に設けられ、それぞれのメモ
リ回路から出力される（ｘ＋１）ビットのデータをエン
コーダ２５とは逆のデータ処理にてデコードするデコー
ダである。

【００４５】図８はこの発明の実施の形態４において１
つのメモリ回路に対して設けられるエンコーダ２５およ
びデコーダ２６の構成を示すブロック図である。同図
（ａ）はエンコーダ２５、（ｂ）はデコーダ２６であ
る。図において、２７はそれぞれ（ｘ＋１）本ずつ設け
られたデータ信号線、２８はそれぞれ集積回路のレイア
ウトにおいてビット線対３０の１組置きに対応して設け
られ、一方の入力に上記データ信号線２７が入力される
二入力反転排他論理和回路（エンコーダ）、２９はそれ
ぞれ二入力反転排他論理和回路２８と１対１対応で設け
られ、一方の入力に上記データ信号線２７が反転して入
力される二入力排他論理和回路（デコーダ）である。そ
して、この二入力反転排他論理和回路２８および二入力
排他論理和回路２９はそれぞれ、例えば（ｘ＋１）が偶
数である場合には（ｘ＋１）／２個ずつ設けられてい
る。また、この二入力反転排他論理和回路２８および二
入力排他論理和回路２９の他方の入力にはカラムアドレ
スの１ビットが入力されている。これ以外の構成は実施
の形態２と同様であり説明を省略する。

【００４６】次に動作について説明する。各二入力反転
排他論理和回路２８は、その他方に入力されるカラムア
ドレスの１ビットが「０」（ローレベル）である場合、
「１」（ハイレベル）のデータが入力されると「０」
（ローレベル）を内部データバス８ａに出力し、「０」
（ローレベル）のデータが入力されると「１」（ハイレ
ベル）を内部データバス８ａに出力する。また、各二入
力排他論理和回路２９は、「０」（ローレベル）のデー
タが入力されると反転して「１」（ハイレベル）を一致
検出回路１７などに出力し、「１」（ハイレベル）のデ
ータが入力されると反転して「０」（ローレベル）を一
致検出回路１７などに出力する。従って、記憶ユニット
本体１０において正しく記憶されている場合には、Ｄフ
リップフロップ９から出力されるデータの値と同じ値の
データが一致検出回路１７などに出力される。

【００４７】二入力反転排他論理和回路２８は、その他
方に入力されるカラムアドレスの１ビットが「１」（ハ
イレベル）である場合、「１」（ハイレベル）のデータ
が入力されるとそのまま「１」（ハイレベル）を内部デ
ータバス８ａに出力し、「０」（ローレベル）のデータ
が入力されるとそのまま「０」（ローレベル）を内部デ
ータバス８ａに出力する。また、各二入力排他論理和回
路２９は、「０」（ローレベル）のデータが入力される
とそのまま「０」（ローレベル）を一致検出回路１７な
どに出力し、「１」（ハイレベル）のデータが入力され
ると、そのまま「１」（ハイレベル）を一致検出回路１
７などに出力する。従って、記憶ユニット本体１０にお
いて正しく記憶されている場合には、Ｄフリップフロッ
プ９から出力されるデータの値と同じ値のデータが一致
検出回路１７などに出力される。これ以外の動作は実施
の形態３と同様であり説明を省略する。

【００４８】このように、カラムアドレスの１ビットの
値に応じて、集積回路のレイアウトにおいて１組置きの
ビット線対３０に対して書込データとは異なる値のデー
タを書き込み、更にそれを読み出して判定するように構
成しているので、各メモリ回路のレイアウトにおいて隣
接してレイアウトされる２組のビット線対３０，３０の
間で発生してしまったショートを検出することができ
る。

【００４９】具体的に説明する。上記実施の形態１から
３においては、「００・・・００」（「１１・・・１
１」）というデータを全てのメモリ回路に書き込む。こ
の場合、隣接してレイアウトされる２組のビット線対３
０，３０においてショートが発生しても、一致検出回路
１７に入力されるデータは「００・・・００」（「１１
・・・１１」）となり、一致していると判断されてしま
う。これに対して、この実施の形態３では、アドレスに
応じて「００・・・００」（「１１・・・１１」）ある
いは「０１・・・０１」（「１０・・・１０」）を書き
込むこととなり、例えば隣接してレイアウトされた最下
位ビットのビット線対３０と第二ビットのビット線対３
０との間でショートが発生したとすると「０１・・・０
１」（「１０・・・１０」）に対する読出データは「０
１・・・００」（「１０・・・００」）あるいは「０１
・・・１１」（「１０・・・１１」）となり、例え「０
０・・・００」（「１１・・・１１」）の書込データに
対するデータが「００・・・００」（「１１・・・１
１」）となって誤って一致していると判断してしまった
としても、一致検出回路１７は一致しないと正しく判断
することができる。

【００５０】これにより、各メモリ回路の（ｘ＋１）組
のビット線対３０，・・・，３０に対して同じ値のデー
タを書き込むように縮退しているにもかかわらず、隣接
してレイアウトされた２組のビット線対３０，３０の間
でのショートなどを確実に検出することができる効果が
ある。

【００５１】

【発明の効果】以上のように、この発明によれば、外部
からｍビットの書込データおよびクロック信号が入力さ
れると、クロック信号でラッチした書込データをそれぞ
れｎ個ずつに分岐して、（ｍ×ｎ）ビットのデータとし
て出力するＤフリップフロップと、救済処理用のメモリ
ブロックを含む複数のメモリブロックを有し、（ｘ＋
１）ビットのデータを同時に入出力することができる複
数のメモリ回路と、Ｄフリップフロップから出力された
（ｍ×ｎ）ビットのデータをｍビットごとに並列に入力
し、且つ、外部からｑビットのデータ選択信号を入力す
ると、このデータ選択信号の二進数値に応じて、Ｄフリ
ップフロップからの出力データを（ｘ＋１）の正の整数
倍ビットごとに２^ｑ回に分けてメモリ回路に書き込み、
メモリ回路に書き込まれたデータを（ｘ＋１）の正の整
数倍ビットごとに２^ｑ回に分けて読出データとして出力
する書込・読出制御回路とを備えるので、従来の集積回
路に比べて少ない書き込み回数、読み出し回数にて全て
のメモリ回路にテストデータを記憶することができ、こ
のデータを全てのメモリ回路から読み出すことができ
る。従って、従来の同数の書込・読出データ用の入出力
端子を用いつつ、従来よりも効率良くデータの書き込み
を行うことができる効果がある。但し、ｍ、ｎ、ｘ、ｑ
は正の整数で、（ｘ＋１）＞ｍ、ｎ＞２^ｑとする。

【００５２】この発明によれば、各メモリ回路から出力
される（ｘ＋１）の正の整数倍ビットの読出データの各
ビット値の一致判定を行い、その判定結果を出力する一
致判定回路と、一致判定回路の判定結果とともに、外部
からｑビットのデータ選択信号が入力されると、このデ
ータ選択信号の二進数値に応じて各一致判定回路の中か
ら異なる１つの一致判定回路を選択する一致判定データ
を外部に出力する判定結果出力回路とを備えるので、読
出データと一致判定データとの高々２つのデータを用い
てメモリ回路の判定を同時に行うことができることか
ら、テスタは従来と同様の判定処理速度で判定を実施す
ることができる効果がある。

【００５３】この発明によれば、メモリ回路からの読出
データが入力されるとともに、判定結果出力回路の出力
が制御信号として入力されるトライステートバッファを
備えるので、テスタがトライステートバッファの出力が
ハイインピーダンス状態であるか否かを検出し、ハイイ
ンピーダンス状態でない場合には更に読出データに基づ
いてメモリ回路の判定を同時に行うことができることか
ら、従来と同様の判定処理速度で判定を実施することが
できる効果がある。

【００５４】また、判定結果出力回路の出力をテスタへ
出力する必要が無いので、テスタと集積回路との間を結
ぶ信号線の数を増加させることなく所望のメモリテスト
を実施することができる効果もある。

【００５５】この発明によれば、同じ値のデータ書込が
なされるメモリ回路毎に設けられてメモリ回路に入力さ
れるデータをエンコードするエンコーダと、メモリ回路
毎に設けられてメモリ回路から出力されるデータをエン
コーダとは逆にデコードするデコーダとを備えるので、
各メモリ回路の（ｘ＋１）組のビット線対に対して同じ
値のデータを書き込むように縮退しているにもかかわら
ず、各メモリ回路の（ｘ＋１）組のビット線対に対して
異なる値のデータを書き込むことができる効果がある。

【００５６】この発明によれば、エンコーダ及びデコー
ダがアドレスに応じて動作／停止するので、集積回路の
レイアウトにおいて隣接してレイアウトされる２組のビ
ット線対の間で発生してしまったショートを確実に検出
することができ、各メモリ回路の（ｘ＋１）組のビット
線対に対して同じ値のデータを書き込むように縮退して
いるにもかかわらず、隣接してレイアウトされた２組の
ビット線対の間でのショートなどを確実に検出すること
ができる効果がある。

【図面の簡単な説明】

【図１】 この発明の実施の形態１による集積回路の構
成を示すブロック図である。

【図２】 この発明の実施の形態１による記憶ユニット
の構成を示すブロック図である。

【図３】 この発明の実施の形態１による一致検出回路
の構成を示すブロック図である。

【図４】 この発明の実施の形態１におけるテストモー
ド時の記憶ユニット本体への書込み処理動作を示すタイ
ミングチャートである。

【図５】 この発明の実施の形態１におけるテストモー
ド時の記憶ユニット本体からの読出し処理動作を示すタ
イミングチャートである。

【図６】 この発明の実施の形態３による記憶ユニット
の構成を示すブロック図である。

【図７】 この発明の実施の形態４による記憶ユニット
の構成を示すブロック図である。

【図８】 この発明の実施の形態４において、１つのメ
モリ回路に対して設けられるエンコーダおよびデコーダ
の構成を示すブロック図である。

【図９】 記憶ユニット本体の１つのメモリ回路の構成
（一部）を示す回路構成図である。

【図１０】 記憶ユニット本体を備える記憶ユニットの
構成を示すブロック図である。

【符号の説明】

１ 入出力端子、２ 記憶ユニット、３ 機能ユニッ
ト、４ モード用信号線、５ 入力セレクタ、６ 出力
セレクタ、７ 信号線、８ａ 内部データバス、９ Ｄ
フリップフロップ、１０ 記憶ユニット本体（メモリ回
路、書込・読出制御回路）、１１ アドレスバス、１２
テスト用ローアドレスストローブ信号線、１３ テス
ト用カラムアドレスストローブ信号線、１４ テスト用
ライトイネーブル信号線、１５ テスト用データ選択信
号線、１６ データ用マルチプレクサ、１７ 一致検出
回路（一致判定回路）、１８ 一致判定用マルチプレク
サ（判定結果出力回路）、１９ 内部データバス信号
線、２０ 出力用の内部データバス信号線、２１ 排他
論理和回路（一致判定回路）、２２ 反転論理和回路
（一致判定回路）、２３ 信号線、２４ トライステー
トバッファ、２５ エンコーダ、２６ デコーダ、２７
データ信号線、２８ 二入力反転排他論理和回路（エ
ンコーダ）、２９ 二入力排他論理和回路（デコー
ダ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 11/401 Ｇ０１Ｒ 31/28 Ｖ Ｇ１１Ｃ 11/34 ３７１Ａ Ｆターム(参考） 2G032 AA07 AC03 AG07 AH04 AH07 AK11 AK14 AK15 AL00 AL04 5B018 GA03 HA01 JA12 NA02 QA13 5B024 AA15 BA25 BA29 CA07 CA16 CA17 CA27 EA02 5L106 AA01 AA15 CC16 DD01 DD02 DD04 DD06 DD22 DD23 EE02

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部からｍビットの書込データおよびク
   ロック信号が入力されると、上記クロック信号でラッチ
   した上記書込データをそれぞれｎ個ずつに分岐して、
   （ｍ×ｎ）ビットのデータとして出力するＤフリップフ
   ロップと、 救済処理用のメモリブロックを含む複数のメモリブロッ
   クを有し、（ｘ＋１）ビットのデータを同時に入出力す
   ることができる複数のメモリ回路と、 上記Ｄフリップフロップから出力された（ｍ×ｎ）ビッ
   トのデータをｍビットごとに並列に入力し、且つ、外部
   からｑビットのデータ選択信号を入力すると、このデー
   タ選択信号の二進数値に応じて、上記Ｄフリップフロッ
   プからの出力データを（ｘ＋１）の正の整数倍ビットご
   とに２^ｑ回に分けて上記メモリ回路に書き込み、上記メ
   モリ回路に書き込まれたデータを（ｘ＋１）の正の整数
   倍ビットごとに２^ｑ回に分けて読出データとして出力す
   る書込・読出制御回路とを備えた集積回路。但し、ｍ、
   ｎ、ｘ、ｑは正の整数で、（ｘ＋１）＞ｍ、ｎ＞２^ｑと
   する。
2. 【請求項２】 各メモリ回路から出力される（ｘ＋１）
   の正の整数倍ビットの読出データの各ビット値の一致判
   定を行い、その判定結果を出力する一致判定回路と、 上記一致判定回路の判定結果とともに、外部からｑビッ
   トのデータ選択信号が入力されると、このデータ選択信
   号の二進数値に応じて上記各一致判定回路の中から異な
   る１つの一致判定回路を選択する一致判定データを外部
   に出力する判定結果出力回路とを備えたことを特徴とす
   る請求項１記載の集積回路。
3. 【請求項３】 メモリ回路からの読出データが入力され
   るとともに、判定結果出力回路の出力が制御信号として
   入力されるトライステートバッファを備えたことを特徴
   とする請求項２記載の集積回路。
4. 【請求項４】 同じ値のデータ書込がなされるメモリ回
   路毎に設けられて上記メモリ回路に入力されるデータを
   エンコードするエンコーダと、 上記メモリ回路毎に設けられて上記メモリ回路から出力
   されるデータを上記エンコーダとは逆にデコードするデ
   コーダとを備えたことを特徴とする請求項１記載の集積
   回路。
5. 【請求項５】 エンコーダ及びデコーダは、アドレスに
   応じて動作／停止することを特徴とする請求項４記載の
   集積回路。