JP2953737B2 - 複数ビット並列テスト回路を具備する半導体メモリ - Google Patents
複数ビット並列テスト回路を具備する半導体メモリInfo
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- JP2953737B2 JP2953737B2 JP2084006A JP8400690A JP2953737B2 JP 2953737 B2 JP2953737 B2 JP 2953737B2 JP 2084006 A JP2084006 A JP 2084006A JP 8400690 A JP8400690 A JP 8400690A JP 2953737 B2 JP2953737 B2 JP 2953737B2
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、読み出したデータを１ビットデータ出力ま
たは複数ビットデータ出力として出力できる機能を有
し、読み出したデータを複数の組に分割し、分割した各
組のデータの中から制御信号に基づいて順次ビットデー
タを出力する複数のセレクタと、テストモード時に各セ
レクタの入力するデータの各ビットの一致不一致をそれ
ぞれ検出する複数の一致不一致検出回路とを含む複数ビ
ット並列テスト回路を具備する半導体メモリに関する。
たは複数ビットデータ出力として出力できる機能を有
し、読み出したデータを複数の組に分割し、分割した各
組のデータの中から制御信号に基づいて順次ビットデー
タを出力する複数のセレクタと、テストモード時に各セ
レクタの入力するデータの各ビットの一致不一致をそれ
ぞれ検出する複数の一致不一致検出回路とを含む複数ビ
ット並列テスト回路を具備する半導体メモリに関する。
従来、この種の複数ビット並列テスト回路を具備する
半導体メモリは、記憶容量の増大に伴ないテスト時間が
指数関数的に増大するのを防ぐため、複数ビット並列テ
ストを行なう。まず１ビット出力構成（以下、×１構成
と略す）の半導体メモリの８ビット並列テストについて
説明する。
半導体メモリは、記憶容量の増大に伴ないテスト時間が
指数関数的に増大するのを防ぐため、複数ビット並列テ
ストを行なう。まず１ビット出力構成（以下、×１構成
と略す）の半導体メモリの８ビット並列テストについて
説明する。
並列テストを行なうには、まずテストモードに入る。
テストモードに入ると、８ビットへ同一データが書け
る。読み出し時にこれら８ビットがそろって１であれ
ば、１を出力し、そろって０であれば、０を出力する。
８ビットのうち１ビットでも他のビットと不一致である
時は出力はHi−Ｚ（高インピーダンス）状態になる。こ
の方式により０と１とHi−Ｚを識別すれば1/8の時間で
全ビットのテストができる。
テストモードに入ると、８ビットへ同一データが書け
る。読み出し時にこれら８ビットがそろって１であれ
ば、１を出力し、そろって０であれば、０を出力する。
８ビットのうち１ビットでも他のビットと不一致である
時は出力はHi−Ｚ（高インピーダンス）状態になる。こ
の方式により０と１とHi−Ｚを識別すれば1/8の時間で
全ビットのテストができる。
また他の簡単化されたテスト機能では８ビットのデー
タの一致、不一致のみを検出する方法もある。
タの一致、不一致のみを検出する方法もある。
どちらのテスト機能にしても８ビットのデータの一
致、不一致を検出する必要がある。総記憶容量が同一で
４ビット出力構成（以下、×４構成と略す）の半導体メ
モリでは２ビット並列テストであれば、×１構成の８ビ
ット並列テストと同じ時間でテストができる。開発工期
を短縮するために、同一容量の半導体メモリであれば×
１構成と×４構成双方に必要な回路を同一ペレット上に
配置しておき、ボンディングやマスクの切換えにより構
成を変える方法がとられる。
致、不一致を検出する必要がある。総記憶容量が同一で
４ビット出力構成（以下、×４構成と略す）の半導体メ
モリでは２ビット並列テストであれば、×１構成の８ビ
ット並列テストと同じ時間でテストができる。開発工期
を短縮するために、同一容量の半導体メモリであれば×
１構成と×４構成双方に必要な回路を同一ペレット上に
配置しておき、ボンディングやマスクの切換えにより構
成を変える方法がとられる。
第５図は上述の複数ビット並列テスト回路の従来例を
示すブロック図である。
示すブロック図である。
１はメモリセルアレイS1の中からロウデコーダS2、カ
ラムデコーダS3により選択されたメモリセルのデータを
１ビットずつ読み出し、それぞれリードライトデータ線
D1〜D8（以下、RWD線と略す）に出力するデータアン
プ、２はアドレス信号A0CによりRWD線D9〜D12とRWD線D1
〜D8の接続切換えを行なうセレクタ、３はアドレス信号
A10R、A10CによりRWD線D13とRWD線D9〜D12との接続切換
えを行なうセレクタ、４は２入力の一致不一致検出回路
R1〜R4はその出力線、５は８入力の一致不一致検出回
路、R5はその出力線、６は×４構成時のデータ出力回
路、７はその出力端子、８は×１構成時のデータ出力回
路、９はその出力端子である。
ラムデコーダS3により選択されたメモリセルのデータを
１ビットずつ読み出し、それぞれリードライトデータ線
D1〜D8（以下、RWD線と略す）に出力するデータアン
プ、２はアドレス信号A0CによりRWD線D9〜D12とRWD線D1
〜D8の接続切換えを行なうセレクタ、３はアドレス信号
A10R、A10CによりRWD線D13とRWD線D9〜D12との接続切換
えを行なうセレクタ、４は２入力の一致不一致検出回路
R1〜R4はその出力線、５は８入力の一致不一致検出回
路、R5はその出力線、６は×４構成時のデータ出力回
路、７はその出力端子、８は×１構成時のデータ出力回
路、９はその出力端子である。
×４構成時にはデータアンプ１によりRWD線D1〜D8に
出力された８ビットのデータのうち４ビットをセレクタ
２により選択し、RWD線D9〜D12に出力する。
出力された８ビットのデータのうち４ビットをセレクタ
２により選択し、RWD線D9〜D12に出力する。
また８ビットのデータを２ビットごとに分けて２入力
のイクスルーシブノア（以下、XNORと記す）で構成され
る一致不一致検出回路４に入力し、それぞれの出力線R1
〜R4に、データが一致していれば０を不一致ならば１を
出力する。データ出力回路６によりテストモードでなけ
れば出力線R1〜R4のデータは無視され、テストモードで
あれば出力線R1〜R4のデータとRWD線D9〜R12のデータに
よって出力端子７に２ビット並列テストの結果が出力さ
れる。
のイクスルーシブノア（以下、XNORと記す）で構成され
る一致不一致検出回路４に入力し、それぞれの出力線R1
〜R4に、データが一致していれば０を不一致ならば１を
出力する。データ出力回路６によりテストモードでなけ
れば出力線R1〜R4のデータは無視され、テストモードで
あれば出力線R1〜R4のデータとRWD線D9〜R12のデータに
よって出力端子７に２ビット並列テストの結果が出力さ
れる。
×１構成時にはRWD線D9〜D12に出力された４ビットの
データをさらにセレクタ５により選択し、RWD線D13に出
力する。また８ビットのデータを全て８入力のXNORで構
成される一致不一致検出回路５に入力し、出力線R5に、
データが一致していれば０を、不一致ならば１を出力す
る。データ出力回路８により、テストモードでなければ
出力線R5のデータは無視され、テストモードであれば出
力線R5のデータとRWD線D13のデータによって出力端子９
に８ビット並列テストの結果が出力される。
データをさらにセレクタ５により選択し、RWD線D13に出
力する。また８ビットのデータを全て８入力のXNORで構
成される一致不一致検出回路５に入力し、出力線R5に、
データが一致していれば０を、不一致ならば１を出力す
る。データ出力回路８により、テストモードでなければ
出力線R5のデータは無視され、テストモードであれば出
力線R5のデータとRWD線D13のデータによって出力端子９
に８ビット並列テストの結果が出力される。
上述した従来の複数ビット並列テスト回路を具備する
半導体メモリは、×１構成時の８ビット並列テスト回路
と×４ビット構成時のビット並列テスト回路を個々に設
けており、RWD線D1〜８を引き回し、配線数と配線容量
が増大し、ひいては比較的小面積で実現可能な１〜４入
力までのゲートを用いて構成できる４入力の×NOR回路
に比較して、大面積もしくは複雑な回路となる８入力の
×NOR回路を必要とする欠点がある。
半導体メモリは、×１構成時の８ビット並列テスト回路
と×４ビット構成時のビット並列テスト回路を個々に設
けており、RWD線D1〜８を引き回し、配線数と配線容量
が増大し、ひいては比較的小面積で実現可能な１〜４入
力までのゲートを用いて構成できる４入力の×NOR回路
に比較して、大面積もしくは複雑な回路となる８入力の
×NOR回路を必要とする欠点がある。
本発明は×１構成時の８ビットのデータの一致不一致
検出回路の入力として、×４構成時の一致不一致検出回
路の出力とセレクタの出力とを用いて上記欠点のない半
導体メモリを提供することを目的とする。
検出回路の入力として、×４構成時の一致不一致検出回
路の出力とセレクタの出力とを用いて上記欠点のない半
導体メモリを提供することを目的とする。
本発明の半導体メモリは、１ビットデータ出力のテス
トモード時に複数ビット並列テスト回路の複数の一致不
一致検出回路の各出力が一致を検出したことを検出し、
かつ前記複数ビット並列テスト回路の複数のセレクタか
ら順次出力される各出力が一致した時に前記読み出した
データが一致したことを検出する検出回路を有すること
を特徴とする、複数ビット並列テスト回路を具備する半
導体メモリ。
トモード時に複数ビット並列テスト回路の複数の一致不
一致検出回路の各出力が一致を検出したことを検出し、
かつ前記複数ビット並列テスト回路の複数のセレクタか
ら順次出力される各出力が一致した時に前記読み出した
データが一致したことを検出する検出回路を有すること
を特徴とする、複数ビット並列テスト回路を具備する半
導体メモリ。
テストモード時に１ビットデータ出力が指定されてい
ると、検出回路は一致不一致検出回路の各出力が一致
し、かつ順次出力されるセレクタの各出力が一致してい
るときメモリから読み出したデータの各ビットが一致し
ていることを検出する。
ると、検出回路は一致不一致検出回路の各出力が一致
し、かつ順次出力されるセレクタの各出力が一致してい
るときメモリから読み出したデータの各ビットが一致し
ていることを検出する。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の複数ビット並列テスト回路を具備す
る半導体メモリの第１の実施例を示すブロック図、第２
図は第１図の実施例の一致不一致検出回路10を詳細に示
す回路図である。
る半導体メモリの第１の実施例を示すブロック図、第２
図は第１図の実施例の一致不一致検出回路10を詳細に示
す回路図である。
本実施例は第５図の従来例の一致不一致検出回路５の
代わりに一致不一致検出回路10を設けたものである。
代わりに一致不一致検出回路10を設けたものである。
10はRWD線D9〜12と出力線R1〜４を入力とする×１構
成時の一致不一致検出回路、R6はその出力線であり、他
は第５図の従来例と同一である。第２図は一致不一致検
出回路10の論理ゲート回路図である、G1は４入力XNORゲ
ート、G2はインバータ、G3は２入力NORゲート、G4は４
入力のNANDゲートである。２ビットごとの一致不一致検
出回路の出力線R1〜４のうちどれか１つでも０出力、つ
まり不一致であると、NANDゲートG4により出力線R6は０
を出力する。また２ビット共にデータがエラーして、出
力線R1〜R4は全て１出力で一致していても、RWD線D9〜D
12の不一致がXNORゲートG1で検出され、出力線R6は０を
出力する。よって×１構成時の８ビット並列テストがエ
ラーなく行なえる。
成時の一致不一致検出回路、R6はその出力線であり、他
は第５図の従来例と同一である。第２図は一致不一致検
出回路10の論理ゲート回路図である、G1は４入力XNORゲ
ート、G2はインバータ、G3は２入力NORゲート、G4は４
入力のNANDゲートである。２ビットごとの一致不一致検
出回路の出力線R1〜４のうちどれか１つでも０出力、つ
まり不一致であると、NANDゲートG4により出力線R6は０
を出力する。また２ビット共にデータがエラーして、出
力線R1〜R4は全て１出力で一致していても、RWD線D9〜D
12の不一致がXNORゲートG1で検出され、出力線R6は０を
出力する。よって×１構成時の８ビット並列テストがエ
ラーなく行なえる。
第３図は本発明の第２の実施例を示すブロック図、第
４図は第３図の実施例の一致不一致検出回路11を詳細に
示す回路図である。
４図は第３図の実施例の一致不一致検出回路11を詳細に
示す回路図である。
G5,G6は２入力NANDゲート、R7,R8はその出力線、11は
RWD線D9〜D12と出力線にR7,R8を入力とする×１構成時
の一致不一致検出回路、R9はその出力線であり、他は第
５図の従来例と同一である。G7は３入力のNORゲートで
あり、他は第２図の論理ゲート回路図と同一である。
RWD線D9〜D12と出力線にR7,R8を入力とする×１構成時
の一致不一致検出回路、R9はその出力線であり、他は第
５図の従来例と同一である。G7は３入力のNORゲートで
あり、他は第２図の論理ゲート回路図と同一である。
本実施例では第１の実施例のNANDゲートG4で行なって
いた機能を一致不一致検出回路４に近く位置するNANDゲ
ートG5,G6で行ない、その結果である出力線を引き回し
て、一致不一致検出回路11に入力している。
いた機能を一致不一致検出回路４に近く位置するNANDゲ
ートG5,G6で行ない、その結果である出力線を引き回し
て、一致不一致検出回路11に入力している。
本実施例では出力線R1,R2と出力線R3,R4のデータを１
つにまとめ、それを引き回しているため、出力線R1〜R4
は配線容量が減少し、配線本数も４本から２本になると
いう利点がある。
つにまとめ、それを引き回しているため、出力線R1〜R4
は配線容量が減少し、配線本数も４本から２本になると
いう利点がある。
〔発明の効果〕 以上説明したように本発明は、テストモード時に１ビ
ットデータ出力が指定されていると、検出回路は一致不
一致検出回路の各出力が一致し、かつセレクタの各出力
が一致しているときメモリから読み出したデータの各ビ
ットが一致していることを検出することにより、用いら
れる各出力が後段側にあるため配線の引き回し長さや本
数を減らすことができかつ処理すべき回路も簡単とな
り、ひいてはこれらの占有面積も小さくできる効果があ
る。
ットデータ出力が指定されていると、検出回路は一致不
一致検出回路の各出力が一致し、かつセレクタの各出力
が一致しているときメモリから読み出したデータの各ビ
ットが一致していることを検出することにより、用いら
れる各出力が後段側にあるため配線の引き回し長さや本
数を減らすことができかつ処理すべき回路も簡単とな
り、ひいてはこれらの占有面積も小さくできる効果があ
る。
第１図は本発明の複数ビット並列テスト回路を具備する
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路10を詳細に示す
回路図、第３図は本発明の第２の実施例を示すブロック
図、第４図は第３図の実施例の一致不一致検出回路11を
詳細に示す回路図、第５図は従来例を示すブロック図で
ある。 １……データアンプ、2,3……セレクタ、 ４……イクスクルーシブノア回路、 6,8……データ出力回路、 ７……×４構成出力端子、 ９……×１構成出力端子、 10,11……一致不一致検出回路。
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路10を詳細に示す
回路図、第３図は本発明の第２の実施例を示すブロック
図、第４図は第３図の実施例の一致不一致検出回路11を
詳細に示す回路図、第５図は従来例を示すブロック図で
ある。 １……データアンプ、2,3……セレクタ、 ４……イクスクルーシブノア回路、 6,8……データ出力回路、 ７……×４構成出力端子、 ９……×１構成出力端子、 10,11……一致不一致検出回路。
Claims (1)
- 【請求項１】読み出したデータを１ビットデータ出力又
は複数ビットデータ出力として出力できる機能を有し、
読み出したデータを複数の組に分割し、分割した各組の
データの中から制御信号に基づいて順次ビットデータを
出力する複数のセレクタと、テストモード時に各セレク
タの入力するデータの各ビットの一致不一致をそれぞれ
検出する複数の一致不一致検出回路とを含む複数ビット
並列テスト回路を具備する半導体メモリにおいて、 １ビットデータ出力のテストモード時に前記複数の一致
不一致検出回路の各出力が一致を検出したことを検出
し、かつ前記複数のセレクタから順次出力される各出力
が一致したときに前記読み出したデータが一致したこと
を検出する検出回路を有することを特徴とする、複数ビ
ット並列テスト回路を具備する半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084006A JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
| DE69123875T DE69123875T2 (de) | 1990-03-30 | 1991-03-25 | Halbleiter-Speichereinrichtung mit auf parallelen Daten-Bits anwendbarer diagnostischer Einheit |
| EP91104684A EP0455977B1 (en) | 1990-03-30 | 1991-03-25 | Semiconductor memory device having diagnostic unit operable on parallel data bits |
| US07/677,197 US5079747A (en) | 1990-03-30 | 1991-03-29 | Semiconductor memory device having diagnostic unit operable on parallel data bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084006A JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283199A JPH03283199A (ja) | 1991-12-13 |
| JP2953737B2 true JP2953737B2 (ja) | 1999-09-27 |
Family
ID=13818522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084006A Expired - Fee Related JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5079747A (ja) |
| EP (1) | EP0455977B1 (ja) |
| JP (1) | JP2953737B2 (ja) |
| DE (1) | DE69123875T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2006114192A (ja) * | 2004-10-15 | 2006-04-27 | Hynix Semiconductor Inc | バンク内のセルをテストするためのデータ出力コンプレス回路及びその方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
| US5377144A (en) * | 1993-07-27 | 1994-12-27 | Texas Instruments Inc. | Memory array reconfiguration for testing |
| KR0168896B1 (ko) * | 1993-09-20 | 1999-02-01 | 세키자와 다다시 | 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
| JPH08203278A (ja) * | 1995-01-25 | 1996-08-09 | Sony Corp | 半導体メモリ |
| JP2746222B2 (ja) * | 1995-08-31 | 1998-05-06 | 日本電気株式会社 | 半導体記憶装置 |
| JP2004234770A (ja) * | 2003-01-31 | 2004-08-19 | Renesas Technology Corp | 半導体記憶装置とテスト方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4287577A (en) * | 1979-09-27 | 1981-09-01 | Communications Satellite Corporation | Interleaved TDMA terrestrial interface buffer |
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
| US4967394A (en) * | 1987-09-09 | 1990-10-30 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a test cell array |
| JPH02226589A (ja) * | 1989-02-27 | 1990-09-10 | Nec Corp | 半導体記憶装置 |
| JPH0359899A (ja) * | 1989-07-27 | 1991-03-14 | Nec Corp | 半導体メモリ |
-
1990
- 1990-03-30 JP JP2084006A patent/JP2953737B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-25 DE DE69123875T patent/DE69123875T2/de not_active Expired - Fee Related
- 1991-03-25 EP EP91104684A patent/EP0455977B1/en not_active Expired - Lifetime
- 1991-03-29 US US07/677,197 patent/US5079747A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2001357700A (ja) * | 2000-06-14 | 2001-12-26 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP4503142B2 (ja) * | 2000-06-14 | 2010-07-14 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP2006114192A (ja) * | 2004-10-15 | 2006-04-27 | Hynix Semiconductor Inc | バンク内のセルをテストするためのデータ出力コンプレス回路及びその方法 |
| JP4616639B2 (ja) * | 2004-10-15 | 2011-01-19 | 株式会社ハイニックスセミコンダクター | バンク内のセルをテストするためのデータ出力コンプレス回路及びその方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5079747A (en) | 1992-01-07 |
| EP0455977B1 (en) | 1997-01-02 |
| EP0455977A2 (en) | 1991-11-13 |
| DE69123875D1 (de) | 1997-02-13 |
| JPH03283199A (ja) | 1991-12-13 |
| EP0455977A3 (ja) | 1995-02-08 |
| DE69123875T2 (de) | 1997-06-26 |
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