JPH03283199A - 複数ビット並列テスト回路を具備する半導体メモリ - Google Patents
複数ビット並列テスト回路を具備する半導体メモリInfo
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- JPH03283199A JPH03283199A JP2084006A JP8400690A JPH03283199A JP H03283199 A JPH03283199 A JP H03283199A JP 2084006 A JP2084006 A JP 2084006A JP 8400690 A JP8400690 A JP 8400690A JP H03283199 A JPH03283199 A JP H03283199A
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- 230000015654 memory Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 12
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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- 238000000034 method Methods 0.000 description 1
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、読み出したデータを１ビットデータ出力また
は複数ビットデータ出力として出力できる機能を有し、
読み出したデータを複数の組に分割し、分割した各組の
データの中から制御信号に基づいて順次ビットデータを
出力する複数のセレクタと、テストモード時に各セレク
タの入力するデータの各ビットの一致不一致をそれぞれ
検出する複数の一致不一致検出回路とを含む複数ビット
並列テスト回路を具備する半導体メモリに関する。
は複数ビットデータ出力として出力できる機能を有し、
読み出したデータを複数の組に分割し、分割した各組の
データの中から制御信号に基づいて順次ビットデータを
出力する複数のセレクタと、テストモード時に各セレク
タの入力するデータの各ビットの一致不一致をそれぞれ
検出する複数の一致不一致検出回路とを含む複数ビット
並列テスト回路を具備する半導体メモリに関する。
従来、この種の複数ビット並列テスト回路を具備する半
導体メモリは、記憶容量の増大に伴ないテスト時間が指
数関数的に増大するのを防ぐため、複数ビット並列テス
トを行なう。まず１ビツト出力構成（以下、×１構成と
略す）の半導体メモリの８ビット並列テストについて説
明する。
導体メモリは、記憶容量の増大に伴ないテスト時間が指
数関数的に増大するのを防ぐため、複数ビット並列テス
トを行なう。まず１ビツト出力構成（以下、×１構成と
略す）の半導体メモリの８ビット並列テストについて説
明する。
並列テストを行なうには、まずテストモートに入る。テ
ストモートに入ると、８ビツトへ同一データが書ける。
ストモートに入ると、８ビツトへ同一データが書ける。
読み出し時にこれら８ビツトかそろって１てあれば、１
を出力し、そろって０であれば、０を出力する。８ビツ
トのうち１ビツトでも他のビットと不一致である時は出
力はＨｉ−Ｚ（高インピーダンス）状態になる。この方
式によりＯと１とＨｉ −Ｚを識別すれば１／８の時間
で全ビットのテストがてきる。
を出力し、そろって０であれば、０を出力する。８ビツ
トのうち１ビツトでも他のビットと不一致である時は出
力はＨｉ−Ｚ（高インピーダンス）状態になる。この方
式によりＯと１とＨｉ −Ｚを識別すれば１／８の時間
で全ビットのテストがてきる。
また他の簡単化されたテスト機能では８ビツトのデータ
の一致、不一致のみを検出する方法もある。
の一致、不一致のみを検出する方法もある。
どちらのテスト機能にしても８ビツトのデータの一致、
不一致を検出する必要がある。総記憶容量が同一で４ビ
ツト出力構成（以下、×４構成と略す）の半導体メモリ
では２ビット並列テストであれば、×１構成の８ビット
並列テストと同じ時間でテストかできる。開発工期を短
縮するために、同一容量の半導体メモリであれば×１構
成と×４構成双方に必要な回路を同一ベレット上に配置
しておき、ボンデインクやマスクの切換えにより構成を
変える方法かとられる。
不一致を検出する必要がある。総記憶容量が同一で４ビ
ツト出力構成（以下、×４構成と略す）の半導体メモリ
では２ビット並列テストであれば、×１構成の８ビット
並列テストと同じ時間でテストかできる。開発工期を短
縮するために、同一容量の半導体メモリであれば×１構
成と×４構成双方に必要な回路を同一ベレット上に配置
しておき、ボンデインクやマスクの切換えにより構成を
変える方法かとられる。
第５図は上述の複数ビット並列テスト回路の従来例を示
すブロック図である。
すブロック図である。
１はメモリセルアレイＳ１の中からロウテコータ゛Ｓ２
、カラムテコーダＳ３により選択されたメモリセルのデ
′−夕を１ビツトずつ読み出し、それぞれリードライト
データ線Ｄ１〜ＤＢ（以下、ＲＷＤ線と略’ｔ）に出力
するデータアンプ、２はアドレス信号ＡＯＣによりＲＷ
Ｄ線Ｄ９〜Ｄ１２とＲＷＤＭＤ １〜Ｄ８の接続切換え
を行なうセレクタ、３はアドレス信号ＡｌＯＲ，Ａｌ０
ＣによりＲＷＤＭＤ １３とＲＷＤＭＤ９〜Ｄ１２との
接続切換えを行なうセレクタ、４は２人力の一致不致検
出回路Ｒ１〜Ｒ４はその出力線、５は８人力の一致不一
致検出回路、Ｒ５はその出力線、６は×４４構成のデー
タ出力回路、７はその出力端子、８は×１１構成のデー
タ出力回路、９はその出力端子である。
、カラムテコーダＳ３により選択されたメモリセルのデ
′−夕を１ビツトずつ読み出し、それぞれリードライト
データ線Ｄ１〜ＤＢ（以下、ＲＷＤ線と略’ｔ）に出力
するデータアンプ、２はアドレス信号ＡＯＣによりＲＷ
Ｄ線Ｄ９〜Ｄ１２とＲＷＤＭＤ １〜Ｄ８の接続切換え
を行なうセレクタ、３はアドレス信号ＡｌＯＲ，Ａｌ０
ＣによりＲＷＤＭＤ １３とＲＷＤＭＤ９〜Ｄ１２との
接続切換えを行なうセレクタ、４は２人力の一致不致検
出回路Ｒ１〜Ｒ４はその出力線、５は８人力の一致不一
致検出回路、Ｒ５はその出力線、６は×４４構成のデー
タ出力回路、７はその出力端子、８は×１１構成のデー
タ出力回路、９はその出力端子である。
×４４構成にはデータアンプ１によりＲＷＤ線Ｄ１〜Ｄ
８に出力された８ヒツトのデータのうち４ビツトをセレ
クタ２により選択し、ＲＷＤ線Ｄ９〜Ｄ１２に出力する
。
８に出力された８ヒツトのデータのうち４ビツトをセレ
クタ２により選択し、ＲＷＤ線Ｄ９〜Ｄ１２に出力する
。
また８ヒツトのデータを２ビツトごとに分けて２人力の
イクスルーシブノア（以下、ＸＮＯＲと記す）で構成さ
れる一致不一致検出回路４に人力し、それぞれの出力線
Ｒ１〜Ｒ４に、データか致していれば０を不一致ならば
１を出力する。
イクスルーシブノア（以下、ＸＮＯＲと記す）で構成さ
れる一致不一致検出回路４に人力し、それぞれの出力線
Ｒ１〜Ｒ４に、データか致していれば０を不一致ならば
１を出力する。
データ出力回路６によりテストモートでなければ出力線
Ｒ１〜Ｒ４のデータは無視され、テストモートであれば
出力線Ｒ１〜Ｒ４のデータとＲＷＤ線Ｄ９〜Ｒ１２のデ
ータによって出力端子７に２ピット並列テストの結果が
出力される。
Ｒ１〜Ｒ４のデータは無視され、テストモートであれば
出力線Ｒ１〜Ｒ４のデータとＲＷＤ線Ｄ９〜Ｒ１２のデ
ータによって出力端子７に２ピット並列テストの結果が
出力される。
×１１構成にはＲＷＤ線Ｄ９〜Ｄ１２に出力さｈた４ビ
ツトのデータをさらにセレクタ５により選択！、、、Ｒ
ＷＤ線Ｄ１３に出力する。また８ビツトのデータを全て
８人力のＸＮＯＲで構成される一致不一致検出回路５に
人力し、出力線Ｒ５に、データか一致していればＯを、
不一致ならば１を出力する。データ出力回路８により、
テストモートてなければ出力線Ｒ５のデータは無視され
、テストモートてあれば出力］１１Ｒ５のデータとＲＷ
Ｄ線Ｄ１３のデータによって出力端子９に８ビット並列
テストの結果か出力される。
ツトのデータをさらにセレクタ５により選択！、、、Ｒ
ＷＤ線Ｄ１３に出力する。また８ビツトのデータを全て
８人力のＸＮＯＲで構成される一致不一致検出回路５に
人力し、出力線Ｒ５に、データか一致していればＯを、
不一致ならば１を出力する。データ出力回路８により、
テストモートてなければ出力線Ｒ５のデータは無視され
、テストモートてあれば出力］１１Ｒ５のデータとＲＷ
Ｄ線Ｄ１３のデータによって出力端子９に８ビット並列
テストの結果か出力される。
上述した従来の複数ビット並列テスト回路を共備する半
導体メモリは、×１１構成の８ビット並列テスト回路と
×４ビット構成時のビット並列テスト回路を個々に設け
ており、ＲＷＤ線Ｄ１〜８を引ぎ回し、配線数と配線容
量か増大し、ひいては比較的小面積て実現可能な１〜４
人力まてのゲートを用いて構成できる４人力のｘＮＯＲ
回路に比較して、大面積もしくは複雑な回路となる８人
力のｘＮＯＲ回路を必要とする欠点がある。
導体メモリは、×１１構成の８ビット並列テスト回路と
×４ビット構成時のビット並列テスト回路を個々に設け
ており、ＲＷＤ線Ｄ１〜８を引ぎ回し、配線数と配線容
量か増大し、ひいては比較的小面積て実現可能な１〜４
人力まてのゲートを用いて構成できる４人力のｘＮＯＲ
回路に比較して、大面積もしくは複雑な回路となる８人
力のｘＮＯＲ回路を必要とする欠点がある。
本発明は×１１構成の８ビツトのデータの一致不一致検
出回路の人力として、×４４構成の一致不一致検出回路
の出力とセレクタの出力とを用いて上記欠点のない半導
体メモリを提供することを目的とする。
出回路の人力として、×４４構成の一致不一致検出回路
の出力とセレクタの出力とを用いて上記欠点のない半導
体メモリを提供することを目的とする。
本発明の半導体メモリは、エビットデータ出力のテスト
モード時に複数ビット並列テスト回路の複数の一致不一
致検出回路の各出力か一致を検出したことを検出し、か
つ前記複数ビット並列テスト回路の複数のセレクタから
順次出力される各出力か一致した時に前記読み出したデ
ータが一致したことを検出する検出回路を有することを
特徴とする、複数ビット並列テスト回路を具備する半導
体メモリ。
モード時に複数ビット並列テスト回路の複数の一致不一
致検出回路の各出力か一致を検出したことを検出し、か
つ前記複数ビット並列テスト回路の複数のセレクタから
順次出力される各出力か一致した時に前記読み出したデ
ータが一致したことを検出する検出回路を有することを
特徴とする、複数ビット並列テスト回路を具備する半導
体メモリ。
テストモード時に１ビットデータ出力が指定されている
と、検出回路は一致不一致検出回路の各出力が一致し、
かつ順次出力されるセレクタの各出力が一致していると
きメモリから読み出したデータの各ビットか一致してい
ることを検出する。
と、検出回路は一致不一致検出回路の各出力が一致し、
かつ順次出力されるセレクタの各出力が一致していると
きメモリから読み出したデータの各ビットか一致してい
ることを検出する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の複数ビット並列テスト回路を具備する
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路１０を詳細に示
す回路図である。
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路１０を詳細に示
す回路図である。
本実施例は第５図の従来例の一致不一致検出回路５の代
わりに一致不一致検出回路１０を設けたものである。
わりに一致不一致検出回路１０を設けたものである。
１０はＲＷＤ線Ｄ９〜１２と出力ＭＲ１〜４を人力とす
る×１構成時の一致不一致検出回路、Ｒ６はその出力線
であり、他は第５図の従来例と同一である。第２図は一
致不一致検出回路１０の論理ゲート回路図である、Ｇ１
は４人力ＸＮＯＲゲート、Ｇ２はインバータ、Ｇ３は２
人力ＮＯＲゲート、Ｇ４は４人力のＮＡＮＤゲートであ
る。
る×１構成時の一致不一致検出回路、Ｒ６はその出力線
であり、他は第５図の従来例と同一である。第２図は一
致不一致検出回路１０の論理ゲート回路図である、Ｇ１
は４人力ＸＮＯＲゲート、Ｇ２はインバータ、Ｇ３は２
人力ＮＯＲゲート、Ｇ４は４人力のＮＡＮＤゲートであ
る。
２ビツトごとの一致不一致検出回路の出力線Ｒ１〜４の
うちどれか１つでも０出力、つまり不一致であると、Ｎ
ＡＮＤゲートＧ４により出力線Ｒ６は０を出力する。ま
た２ビット共にデータがエラーして、出力線Ｒ１〜Ｒ４
は全て１出力で一致していても、ＲＷＤ線Ｄ９〜Ｄ１２
の不一致がＸＮＯＲゲートＧ１で検出され、出力線Ｒ６
は０を出力する。よって×１構成時の８ビット並列テス
トがエラーなく行なえる。
うちどれか１つでも０出力、つまり不一致であると、Ｎ
ＡＮＤゲートＧ４により出力線Ｒ６は０を出力する。ま
た２ビット共にデータがエラーして、出力線Ｒ１〜Ｒ４
は全て１出力で一致していても、ＲＷＤ線Ｄ９〜Ｄ１２
の不一致がＸＮＯＲゲートＧ１で検出され、出力線Ｒ６
は０を出力する。よって×１構成時の８ビット並列テス
トがエラーなく行なえる。
第３図は本発明の第２の実施例を示すブロック図、第４
図は第３図の実施例の一致不一致検出回路１１を詳細に
示す回路図である。
図は第３図の実施例の一致不一致検出回路１１を詳細に
示す回路図である。
Ｇ５．Ｇ６は２人力ＮＯＲゲ−ト、Ｒ７Ｒ８はその出力
線、１１はＲＷＤｉｌＤ９〜Ｄ１２と出力線にＲ７，Ｒ
８を入力とする×１構成時の致不一致検出回路、Ｒ９は
その出力線であり、他は第５図の従来例と同一である。
線、１１はＲＷＤｉｌＤ９〜Ｄ１２と出力線にＲ７，Ｒ
８を入力とする×１構成時の致不一致検出回路、Ｒ９は
その出力線であり、他は第５図の従来例と同一である。
Ｇ７は３人力のＮＯＲゲートであり、他は第２図の論理
ゲート回路図と同一である。
ゲート回路図と同一である。
本実施例では第１の実施例のＮＡＮＤケートＧ４で行な
っていた機能を一致不一致検出回路４に近く位置するＮ
ＡＮＤゲートＧ５．Ｇ６で行ない、その結果である出力
線を引き回して、一致不致検出回路１１に入力している
。
っていた機能を一致不一致検出回路４に近く位置するＮ
ＡＮＤゲートＧ５．Ｇ６で行ない、その結果である出力
線を引き回して、一致不致検出回路１１に入力している
。
本実施例では出力線Ｒ１，Ｒ２と出力線Ｒ３゜Ｒ４のデ
゛−夕を１つにまとめ、それを引き回しているため、出
力線Ｒ１〜Ｒ４は配線容量が減少し、配線本数も４本か
ら２本になるという利点がある。
゛−夕を１つにまとめ、それを引き回しているため、出
力線Ｒ１〜Ｒ４は配線容量が減少し、配線本数も４本か
ら２本になるという利点がある。
以上説明したように本発明は、テストモード時に１ヒツ
トデータ出力か指定されていると、検出回路は一致不一
致検出回路の各出力が一致し、かつセレクタの各出力が
一致しているときメモリから読み出したデータの各ビッ
トが一致していることを検出することにより、用いられ
る各出力が後段側にあるため配線の引き回し長さや本数
を減らすことかできかつ処理すべき回路も簡単となり、
ひいてはこれらの占有面積も小さくできる効果がある。
トデータ出力か指定されていると、検出回路は一致不一
致検出回路の各出力が一致し、かつセレクタの各出力が
一致しているときメモリから読み出したデータの各ビッ
トが一致していることを検出することにより、用いられ
る各出力が後段側にあるため配線の引き回し長さや本数
を減らすことかできかつ処理すべき回路も簡単となり、
ひいてはこれらの占有面積も小さくできる効果がある。
第１図は本発明の複数ビット並列テスト回路を具備する
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路１０を詳細に示
す回路図、第３図は本発明の第２の実施例を示すブロッ
ク図、第４図は第３図の実施例の一致不一致検出回路１
１を詳細に示す回路図、第５図は従来例を示すブロック
図である。 １・・・データアンプ、２．３−・・セレクタ、４・・
・イクスクルーシブノア回路、 ６．８−・・データ出力回路、 ７−Ｘ ４構成出力端子、 ９−−Ｘｉ構成出力端子、 １０．１１−・・一致不一致検出回路。
半導体メモリの第１の実施例を示すブロック図、第２図
は第１図の実施例の一致不一致検出回路１０を詳細に示
す回路図、第３図は本発明の第２の実施例を示すブロッ
ク図、第４図は第３図の実施例の一致不一致検出回路１
１を詳細に示す回路図、第５図は従来例を示すブロック
図である。 １・・・データアンプ、２．３−・・セレクタ、４・・
・イクスクルーシブノア回路、 ６．８−・・データ出力回路、 ７−Ｘ ４構成出力端子、 ９−−Ｘｉ構成出力端子、 １０．１１−・・一致不一致検出回路。
Claims (1)
- 【特許請求の範囲】 １、読み出したデータを１ビットデータ出力または複数
ビットデータ出力として出力できる機能を有し、読み出
したデータを複数の組に分割し、分割した各組のデータ
の中から制御信号に基づいて順次ビットデータを出力す
る複数のセレクタと、テストモード時に各セレクタの入
力するデータの各ビットの一致不一致をそれぞれ検出す
る複数の一致不一致検出回路とを含む複数ビット並列テ
スト回路を具備する半導体メモリにおいて、 １ビットデータ出力のテストモード時に前記複数の一致
不一致検出回路の各出力が一致を検出したことを検出し
、かつ前記複数のセレクタから順次出力される各出力が
一致した時に前期読み出したデータが一致したことを検
出する検出回路を有することを特徴とする、複数ビット
並列テスト回路を具備する半導体メモリ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084006A JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
| DE69123875T DE69123875T2 (de) | 1990-03-30 | 1991-03-25 | Halbleiter-Speichereinrichtung mit auf parallelen Daten-Bits anwendbarer diagnostischer Einheit |
| EP91104684A EP0455977B1 (en) | 1990-03-30 | 1991-03-25 | Semiconductor memory device having diagnostic unit operable on parallel data bits |
| US07/677,197 US5079747A (en) | 1990-03-30 | 1991-03-29 | Semiconductor memory device having diagnostic unit operable on parallel data bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084006A JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03283199A true JPH03283199A (ja) | 1991-12-13 |
| JP2953737B2 JP2953737B2 (ja) | 1999-09-27 |
Family
ID=13818522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084006A Expired - Fee Related JP2953737B2 (ja) | 1990-03-30 | 1990-03-30 | 複数ビット並列テスト回路を具備する半導体メモリ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5079747A (ja) |
| EP (1) | EP0455977B1 (ja) |
| JP (1) | JP2953737B2 (ja) |
| DE (1) | DE69123875T2 (ja) |
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| JPH0689596A (ja) * | 1992-04-22 | 1994-03-29 | Samsung Electron Co Ltd | 並列試験回路 |
| US5936975A (en) * | 1995-08-31 | 1999-08-10 | Nec Corporation | Semiconductor memory device with switching circuit for controlling internal addresses in parallel test |
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| US5377144A (en) * | 1993-07-27 | 1994-12-27 | Texas Instruments Inc. | Memory array reconfiguration for testing |
| KR0168896B1 (ko) * | 1993-09-20 | 1999-02-01 | 세키자와 다다시 | 패리티에 의해 에러를 수정할 수 있는 반도체 메모리장치 |
| US5655113A (en) * | 1994-07-05 | 1997-08-05 | Monolithic System Technology, Inc. | Resynchronization circuit for a memory system and method of operating same |
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-
1990
- 1990-03-30 JP JP2084006A patent/JP2953737B2/ja not_active Expired - Fee Related
-
1991
- 1991-03-25 EP EP91104684A patent/EP0455977B1/en not_active Expired - Lifetime
- 1991-03-25 DE DE69123875T patent/DE69123875T2/de not_active Expired - Fee Related
- 1991-03-29 US US07/677,197 patent/US5079747A/en not_active Expired - Lifetime
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