JPH10223000A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH10223000A JPH10223000A JP9021348A JP2134897A JPH10223000A JP H10223000 A JPH10223000 A JP H10223000A JP 9021348 A JP9021348 A JP 9021348A JP 2134897 A JP2134897 A JP 2134897A JP H10223000 A JPH10223000 A JP H10223000A
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- input
- output
- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Storage Device Security (AREA)
Abstract
(57)【要約】
【課題】 複数の入出力ピンを1つの入出力ピンに縮退
すると共に、より適切なスクランブル処理を実行する回
路を備える半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、テストモー
ドを設定する手段と、テストモードの設定時には、所定
数の入出力ピンの内の1つへ入力されたデータを、前記
所定数の入出力ピンの残りのピンへ入力する回路と、指
定される論理アドレスの配置順序がメモリセルの物理ア
ドレスの配置順序に等しくなるように、各入出力ピンに
入力されたデータ信号の値を、及び、メモリセルより読
み出されたデータ信号の値を選択的に反転する回路を各
入出力ピンに対して有する回路と、メモリセルから所定
数の入出力ピンに読み出されたデータより、データの読
み出し不良を判定し、その判定結果を前記所定数の入出
力ピンの内の1つに出力する回路とを内蔵する。
すると共に、より適切なスクランブル処理を実行する回
路を備える半導体記憶装置を提供する。 【解決手段】 本発明の半導体記憶装置は、テストモー
ドを設定する手段と、テストモードの設定時には、所定
数の入出力ピンの内の1つへ入力されたデータを、前記
所定数の入出力ピンの残りのピンへ入力する回路と、指
定される論理アドレスの配置順序がメモリセルの物理ア
ドレスの配置順序に等しくなるように、各入出力ピンに
入力されたデータ信号の値を、及び、メモリセルより読
み出されたデータ信号の値を選択的に反転する回路を各
入出力ピンに対して有する回路と、メモリセルから所定
数の入出力ピンに読み出されたデータより、データの読
み出し不良を判定し、その判定結果を前記所定数の入出
力ピンの内の1つに出力する回路とを内蔵する。
Description
【0001】
【発明の属する技術分野】本発明は、半導体記憶装置の
デバイステストに有効な技術に関するものである。
デバイステストに有効な技術に関するものである。
【0002】
【従来の技術】従来よりダイナミック・ランダム・アク
セス・メモリ(DRAM)等の半導体記憶装置のテスト
や不良ビットの解析は、対象となる半導体記憶装置の各
入出力ピンにメモリテスターを接続してメモリセル単位
でのデータの書込み及び読出しを行うことで実行してい
た。近年の半導体技術の向上によるDRAM等の半導体
記憶装置の大容量化(メモリセルの増加)に伴い、デバ
イステストに要するコストが増加した。このテストコス
トの削減のため、半導体記憶装置の内部には通常動作で
は使用されないテスト専用の回路を内在させるのが普通
になっている。また、DRAM等の市場では多ビット化
の要求が強く、最近ではいわゆる×8、×16といった
多ビット品が主流になっている。このような多ビット化
に伴いデバイスのピン数が増加すれば、テスター側に要
求されるピンの数も増加する。テスター側のピン数が一
定の場合、多ビット化に伴うデバイスのピン数の増加に
より、単位時間当たりにテストできるデバイスの数は少
なくなり、テストコストが増加する。これに対処するた
め、例えば4つの入出力ピンを1つの入出力ピンに縮退
させて×16品であれば、みかけ上、×4品と同様のピ
ン数にするテスト専用の回路を内蔵するものが提案され
ている。このように4つの入出力ピンを1つの入出力ピ
ンに縮退させるテスト専用の回路を備えれば、単位時間
当たりに測定できるデバイスの数を4倍に増加すること
ができ、テストコストを大幅に削減することができる。
セス・メモリ(DRAM)等の半導体記憶装置のテスト
や不良ビットの解析は、対象となる半導体記憶装置の各
入出力ピンにメモリテスターを接続してメモリセル単位
でのデータの書込み及び読出しを行うことで実行してい
た。近年の半導体技術の向上によるDRAM等の半導体
記憶装置の大容量化(メモリセルの増加)に伴い、デバ
イステストに要するコストが増加した。このテストコス
トの削減のため、半導体記憶装置の内部には通常動作で
は使用されないテスト専用の回路を内在させるのが普通
になっている。また、DRAM等の市場では多ビット化
の要求が強く、最近ではいわゆる×8、×16といった
多ビット品が主流になっている。このような多ビット化
に伴いデバイスのピン数が増加すれば、テスター側に要
求されるピンの数も増加する。テスター側のピン数が一
定の場合、多ビット化に伴うデバイスのピン数の増加に
より、単位時間当たりにテストできるデバイスの数は少
なくなり、テストコストが増加する。これに対処するた
め、例えば4つの入出力ピンを1つの入出力ピンに縮退
させて×16品であれば、みかけ上、×4品と同様のピ
ン数にするテスト専用の回路を内蔵するものが提案され
ている。このように4つの入出力ピンを1つの入出力ピ
ンに縮退させるテスト専用の回路を備えれば、単位時間
当たりに測定できるデバイスの数を4倍に増加すること
ができ、テストコストを大幅に削減することができる。
【0003】
【発明が解決しようとする課題】上記する半導体記憶装
置では、メモリセルを最密充填してチップ面積を減少さ
せるため、外部から供給されるアドレス論理値やデータ
論理値と、チップ内部の物理的なビットの位置やそこに
記録されるデータは、シーケンシャルには対応していな
い。しかしながら実際のテスト時には、メモリセルに書
き込むデータの物理的なアドレスを指定したいことが多
く、この論理値と物理値との相違を埋めるためにアドレ
ススクランブル処理やデータスクランブル処理を行うの
が普通である。通常、メモリテスターにはアドレススク
ランブル処理やデータスクランブル処理を行うためのソ
フトウェアが搭載されている。メモリテスターは、この
ソフトウェアを用いてそのチップに必要なスクランブル
処理を行い、デバイスにスクランブル処理後の信号を供
給し、デバイスの物理的なテストや解析を行う。しかし
ながら、上記したような、4つの入出力ピンを1つの入
出力ピンに縮退させるテスト専用の内部回路を備える半
導体記憶装置の場合、外部に接続するテスターよりソフ
トウェア的にデータスクランブルをかけてテストを行お
うとしても4つの入出力ピンに対して処理されるべきデ
ータスクランブル論理が異なっていれば、所望する物理
アドレスに対するデータの書き込み及び読み出しを行う
ことができないといった問題がある。
置では、メモリセルを最密充填してチップ面積を減少さ
せるため、外部から供給されるアドレス論理値やデータ
論理値と、チップ内部の物理的なビットの位置やそこに
記録されるデータは、シーケンシャルには対応していな
い。しかしながら実際のテスト時には、メモリセルに書
き込むデータの物理的なアドレスを指定したいことが多
く、この論理値と物理値との相違を埋めるためにアドレ
ススクランブル処理やデータスクランブル処理を行うの
が普通である。通常、メモリテスターにはアドレススク
ランブル処理やデータスクランブル処理を行うためのソ
フトウェアが搭載されている。メモリテスターは、この
ソフトウェアを用いてそのチップに必要なスクランブル
処理を行い、デバイスにスクランブル処理後の信号を供
給し、デバイスの物理的なテストや解析を行う。しかし
ながら、上記したような、4つの入出力ピンを1つの入
出力ピンに縮退させるテスト専用の内部回路を備える半
導体記憶装置の場合、外部に接続するテスターよりソフ
トウェア的にデータスクランブルをかけてテストを行お
うとしても4つの入出力ピンに対して処理されるべきデ
ータスクランブル論理が異なっていれば、所望する物理
アドレスに対するデータの書き込み及び読み出しを行う
ことができないといった問題がある。
【0004】本発明の目的は、上記のように複数の入出
力ピンを1つの入出力ピンに縮退させる回路を内蔵する
半導体記憶装置であって、より適切なデータスクランブ
ル処理を実行する半導体記憶装置を提供することであ
る。
力ピンを1つの入出力ピンに縮退させる回路を内蔵する
半導体記憶装置であって、より適切なデータスクランブ
ル処理を実行する半導体記憶装置を提供することであ
る。
【0005】
【課題を解決するための手段】本発明の第1の半導体記
憶装置は、指定された論理アドレスに対応するメモリセ
ルの物理アドレスにデータの書き込み及び読み出しを行
う半導体記憶装置において、テストモードを設定するモ
ード設定手段と、テストモードの設定時には、所定数の
入出力ピンの内の1つへ入力されたデータを、前記所定
数の入出力ピンの残りのピンへ入力するデータ入力制御
回路と、テストモードの設定時には、指定される論理ア
ドレスの配置順序がメモリセルの物理アドレスの配置順
序に等しくなるように、データ入力制御回路より入力さ
れたデータ信号の値を選択的に反転する回路を各入出力
ピンに対して有する入力データスクランブル回路と、テ
ストモードの設定時には、指定される論理アドレスの配
置順序がメモリセルの物理アドレスの配置順序に等しく
なるように、メモリセルより読み出されたデータ信号の
値を選択的に反転する回路を各入出力ピンに対して有す
る出力データ用スクランブル回路と、テストモードの設
定時には、出力データ用スクランブル回路から所定数の
入出力ピンに出力されたデータより、データの読み出し
不良を判定し、その判定結果を前記所定数の入出力ピン
の内の1つに出力するデータ出力制御回路とを内蔵する
ことを特徴とする。
憶装置は、指定された論理アドレスに対応するメモリセ
ルの物理アドレスにデータの書き込み及び読み出しを行
う半導体記憶装置において、テストモードを設定するモ
ード設定手段と、テストモードの設定時には、所定数の
入出力ピンの内の1つへ入力されたデータを、前記所定
数の入出力ピンの残りのピンへ入力するデータ入力制御
回路と、テストモードの設定時には、指定される論理ア
ドレスの配置順序がメモリセルの物理アドレスの配置順
序に等しくなるように、データ入力制御回路より入力さ
れたデータ信号の値を選択的に反転する回路を各入出力
ピンに対して有する入力データスクランブル回路と、テ
ストモードの設定時には、指定される論理アドレスの配
置順序がメモリセルの物理アドレスの配置順序に等しく
なるように、メモリセルより読み出されたデータ信号の
値を選択的に反転する回路を各入出力ピンに対して有す
る出力データ用スクランブル回路と、テストモードの設
定時には、出力データ用スクランブル回路から所定数の
入出力ピンに出力されたデータより、データの読み出し
不良を判定し、その判定結果を前記所定数の入出力ピン
の内の1つに出力するデータ出力制御回路とを内蔵する
ことを特徴とする。
【0006】また、本発明の第2の半導体記憶装置は、
指定された論理アドレスに対応するメモリセルの物理ア
ドレスにデータの書き込み及び読み出しを行う半導体記
憶装置において、テストモードを設定するモード設定手
段と、テストモードの設定時には、所定数の入出力ピン
の内の1つへ入力されたデータを、前記所定数の入出力
ピンの残りのピンへ入力するデータ入力制御回路と、テ
ストモードの設定時には、指定される論理アドレスの配
置順序がメモリセルの物理アドレスの配置順序と等しく
なるように、データ入力制御回路により入力されたデー
タ信号の値を選択的に反転する回路を各入出力ピンに対
して有する入力データ用スクランブル回路と、テストモ
ードの設定時には、指定される論理アドレスの配置順序
がメモリセルの物理アドレスの配置順序と等しくなるよ
うに、データ入力制御回路により入力されたデータ信号
の値を選択的に反転する回路を各入出力ピンに対して有
し、メモリセルより所定数の入出力ピンに読み出された
データより、データの読み出し不良を判定し、その判定
結果を前記所定数の入出力ピンの内の1つに出力する回
路部と、テストモードの非設定時には、メモリセルより
読み出されたデータを、直接、各入出力ピンに出力する
回路部とからなる出力データ用スクランブル回路とを内
蔵することを特徴とする。
指定された論理アドレスに対応するメモリセルの物理ア
ドレスにデータの書き込み及び読み出しを行う半導体記
憶装置において、テストモードを設定するモード設定手
段と、テストモードの設定時には、所定数の入出力ピン
の内の1つへ入力されたデータを、前記所定数の入出力
ピンの残りのピンへ入力するデータ入力制御回路と、テ
ストモードの設定時には、指定される論理アドレスの配
置順序がメモリセルの物理アドレスの配置順序と等しく
なるように、データ入力制御回路により入力されたデー
タ信号の値を選択的に反転する回路を各入出力ピンに対
して有する入力データ用スクランブル回路と、テストモ
ードの設定時には、指定される論理アドレスの配置順序
がメモリセルの物理アドレスの配置順序と等しくなるよ
うに、データ入力制御回路により入力されたデータ信号
の値を選択的に反転する回路を各入出力ピンに対して有
し、メモリセルより所定数の入出力ピンに読み出された
データより、データの読み出し不良を判定し、その判定
結果を前記所定数の入出力ピンの内の1つに出力する回
路部と、テストモードの非設定時には、メモリセルより
読み出されたデータを、直接、各入出力ピンに出力する
回路部とからなる出力データ用スクランブル回路とを内
蔵することを特徴とする。
【0007】
【発明の実施の形態】本発明の半導体記憶装置は、複数
の入出力ピンを1つの入出力ピンに縮退する半導体憶装
置であって、内部にテスト用のスクランブル回路を備え
ることで、テスター側のソフトウェア処理によらなくて
もスクランブル処理の実行を可能にする。更に、上記ス
クランブル回路は、入出力ピンの各々のデータに対して
別個独立して適切なスクランブル処理を実行する回路を
有する。これにより、入出力ピンの縮退時においても、
メモリセルに所定のテストパターンを書き込むことを可
能にする。以下に上記特徴を具備する半導体記憶装置の
実施の形態1〜3について順に説明する。
の入出力ピンを1つの入出力ピンに縮退する半導体憶装
置であって、内部にテスト用のスクランブル回路を備え
ることで、テスター側のソフトウェア処理によらなくて
もスクランブル処理の実行を可能にする。更に、上記ス
クランブル回路は、入出力ピンの各々のデータに対して
別個独立して適切なスクランブル処理を実行する回路を
有する。これにより、入出力ピンの縮退時においても、
メモリセルに所定のテストパターンを書き込むことを可
能にする。以下に上記特徴を具備する半導体記憶装置の
実施の形態1〜3について順に説明する。
【0008】(1)実施の形態1 図1は、本発明の半導体記憶装置の実施の形態1である
DRAMの構成を示すブロック図である。クロック発生
・制御回路1は、外部より入力される制御信号/RAS
及び/CASを受けて内部動作に必要なクロックや制御
信号を生成する。なお、RASの前に付す”/”は、制
御信号RASの反転信号であることを意味する。他の信
号についても同じである。アドレスバッファ2は、アド
レス入出力ピンA0〜Anより入力されるアドレスデー
タを一旦格納する。行アドレスデコーダ3は、アドレス
バッファ2から与えられたアドレス信号を内部アドレス
にデコードし、メモリセルアレイ5の内部に含まれる特
定のワード線を活性化する。列アドレスデコーダ4は、
アドレスバッファ2から与えられたアドレス信号を内部
アドレスにデコードし、活性化されたワード線につなが
るメモリセルより特定のデータを取り出すための信号を
提供する。センスアンプ13は、メモリセルアレイ5よ
り読み出されたデータ信号または外部より書き込まれた
データ信号を増幅する。テストモードエントリ判定回路
12は、通常、”L”の信号をクロック発生・制御回路
1に出力するが、外部からの特定のアドレス信号の入力
に応じて”H”の信号をクロック発生・制御回路1に出
力して、デバイスのテストモードを設定する。クロック
発生・制御回路1は、テストモードエントリ回路12か
らの”H”の信号の入力に応じて、”H”の駆動信号T
Eを行アドレスデコーダ3、列アドレスデコーダ4、デ
ータ入力制御回路8、データ出力制御回路10に出力
し、これらの回路のモードを切り換える。また、入力デ
ータ用スクランブル回路9及び出力データ用スクランブ
ル回路11に対してスクランブルデータの種類(メモリ
セルに書き込むデータのパターン)を選択する制御信号
ZDTSCR1〜3を出力する。データ入力バッファ6
は、データ入出力ピンDQ1〜DQnから入力されたデ
ータを一旦格納する。データ入力制御回路8は、通常時
には、入力されたデータ信号WDFnをそのままデータ
信号WDnとして出力し、テストモードの設定時には、
4つの入出力ピンを1つの入出力ピンに縮退させて、例
えば、データ入出力ピンDQ1より入力されたデータ信
号WDF1をデータ信号WD1〜WD4として出力す
る。入力データ用スクランブル回路9は、通常時には、
入力されるデータ信号WDnを、そのままデータ信号W
DGnとして出力し、テストモードの設定時には、各ピ
ンより入力されるデータに対して適切なスクランブル処
理を施した後に、これをデータ信号WDGnとして出力
する。このスクランブル処理は、メモリセル5への論理
アドレスの配置順序が物理アドレスの配置順序と同じに
なるように、各ピンより入力されるデータの値を選択的
に反転して行う。このスクランブル処理により、メモリ
セルアレイ5には所定のパターン状に”H”又は”L”
が書き込まれる。出力データ用スクランブル回路11
は、通常時は、メモリセルアレイ5より読み出されたデ
ータ信号RDFnを、そのままデータ信号RDnとして
出力し、テストモードの設定時には、スクランブル処理
された状態で読み出されるデータ信号RDFnをデコー
ドしてデータ信号RDnとして出力する。データ出力制
御回路10は、通常時は、入力されるデータ信号RDn
を、そのままデータ信号RDGnとして出力し、テスト
モードの設定時には、4つデータ信号RD1〜RD4毎
にメモリセルの異常を調べ、その判定結果をデータ信号
RDG1として出力する。データ出力バッファ7は、デ
ータ入出力ピンDQ1〜DQnにデータを最終的に出力
する。
DRAMの構成を示すブロック図である。クロック発生
・制御回路1は、外部より入力される制御信号/RAS
及び/CASを受けて内部動作に必要なクロックや制御
信号を生成する。なお、RASの前に付す”/”は、制
御信号RASの反転信号であることを意味する。他の信
号についても同じである。アドレスバッファ2は、アド
レス入出力ピンA0〜Anより入力されるアドレスデー
タを一旦格納する。行アドレスデコーダ3は、アドレス
バッファ2から与えられたアドレス信号を内部アドレス
にデコードし、メモリセルアレイ5の内部に含まれる特
定のワード線を活性化する。列アドレスデコーダ4は、
アドレスバッファ2から与えられたアドレス信号を内部
アドレスにデコードし、活性化されたワード線につなが
るメモリセルより特定のデータを取り出すための信号を
提供する。センスアンプ13は、メモリセルアレイ5よ
り読み出されたデータ信号または外部より書き込まれた
データ信号を増幅する。テストモードエントリ判定回路
12は、通常、”L”の信号をクロック発生・制御回路
1に出力するが、外部からの特定のアドレス信号の入力
に応じて”H”の信号をクロック発生・制御回路1に出
力して、デバイスのテストモードを設定する。クロック
発生・制御回路1は、テストモードエントリ回路12か
らの”H”の信号の入力に応じて、”H”の駆動信号T
Eを行アドレスデコーダ3、列アドレスデコーダ4、デ
ータ入力制御回路8、データ出力制御回路10に出力
し、これらの回路のモードを切り換える。また、入力デ
ータ用スクランブル回路9及び出力データ用スクランブ
ル回路11に対してスクランブルデータの種類(メモリ
セルに書き込むデータのパターン)を選択する制御信号
ZDTSCR1〜3を出力する。データ入力バッファ6
は、データ入出力ピンDQ1〜DQnから入力されたデ
ータを一旦格納する。データ入力制御回路8は、通常時
には、入力されたデータ信号WDFnをそのままデータ
信号WDnとして出力し、テストモードの設定時には、
4つの入出力ピンを1つの入出力ピンに縮退させて、例
えば、データ入出力ピンDQ1より入力されたデータ信
号WDF1をデータ信号WD1〜WD4として出力す
る。入力データ用スクランブル回路9は、通常時には、
入力されるデータ信号WDnを、そのままデータ信号W
DGnとして出力し、テストモードの設定時には、各ピ
ンより入力されるデータに対して適切なスクランブル処
理を施した後に、これをデータ信号WDGnとして出力
する。このスクランブル処理は、メモリセル5への論理
アドレスの配置順序が物理アドレスの配置順序と同じに
なるように、各ピンより入力されるデータの値を選択的
に反転して行う。このスクランブル処理により、メモリ
セルアレイ5には所定のパターン状に”H”又は”L”
が書き込まれる。出力データ用スクランブル回路11
は、通常時は、メモリセルアレイ5より読み出されたデ
ータ信号RDFnを、そのままデータ信号RDnとして
出力し、テストモードの設定時には、スクランブル処理
された状態で読み出されるデータ信号RDFnをデコー
ドしてデータ信号RDnとして出力する。データ出力制
御回路10は、通常時は、入力されるデータ信号RDn
を、そのままデータ信号RDGnとして出力し、テスト
モードの設定時には、4つデータ信号RD1〜RD4毎
にメモリセルの異常を調べ、その判定結果をデータ信号
RDG1として出力する。データ出力バッファ7は、デ
ータ入出力ピンDQ1〜DQnにデータを最終的に出力
する。
【0009】図2は、データ入力制御回路8の構成を示
す図である。本回路には、データ入力バッファ6より入
力される4端子分のデータ信号WDF1〜WDF4が入
力されると共に、クロック発生・制御回路1より駆動信
号TEが入力される。データ入力制御回路8は、クロッ
ク発生・制御回路1より入力される駆動信号TEが”
H”の場合、4つの入出力ピンを1つの入出力ピンに縮
退させる。これにより、メモリテストを行う際に用いる
ピンの数を1/4に減らし、メモリテスターにより同時
にテストできるデバイスの数を4倍に増加する。このデ
ータ入力制御回路8は、4つの入力データトランスファ
回路20,24,25,26を備える。各入力データト
ランスファ回路20,24,25,26の構成は同一で
あり、それぞれ駆動信号TE、インバータ27による駆
動信号の反転信号ZTEが入力される。各入力データト
ランスファ回路20,24,25,26の全ての入力端
子WDFnには、データ信号WDF1が入力され、各入
力データトランスファ回路20,24,25,26の入
力端子TWDFnには、データ信号WDF1,WDF
2,WDF3,WDF4が各々入力される。
す図である。本回路には、データ入力バッファ6より入
力される4端子分のデータ信号WDF1〜WDF4が入
力されると共に、クロック発生・制御回路1より駆動信
号TEが入力される。データ入力制御回路8は、クロッ
ク発生・制御回路1より入力される駆動信号TEが”
H”の場合、4つの入出力ピンを1つの入出力ピンに縮
退させる。これにより、メモリテストを行う際に用いる
ピンの数を1/4に減らし、メモリテスターにより同時
にテストできるデバイスの数を4倍に増加する。このデ
ータ入力制御回路8は、4つの入力データトランスファ
回路20,24,25,26を備える。各入力データト
ランスファ回路20,24,25,26の構成は同一で
あり、それぞれ駆動信号TE、インバータ27による駆
動信号の反転信号ZTEが入力される。各入力データト
ランスファ回路20,24,25,26の全ての入力端
子WDFnには、データ信号WDF1が入力され、各入
力データトランスファ回路20,24,25,26の入
力端子TWDFnには、データ信号WDF1,WDF
2,WDF3,WDF4が各々入力される。
【0010】引き続き図2を参照しつつ、入力データト
ランスファ回路20を例にとり、その構成及び動作につ
いて説明する。本回路20は、2つのClocked CMOS2
1,22、及び、1つのインバータ23で構成される。
駆動信号TEが”H”,信号ZTEが”L”の場合、即
ちテストモードの設定時には、Clocked CMOS22がイネ
ーブルとなり、入力端子TWDFnに入力されたデータ
信号WDF1が出力端子WDnから出力される。一方、
駆動信号TEが”L”,信号ZTEが”H”の場合、即
ちテストモードの非設定時には、Clocked CMOS21がイ
ネーブルとなり、入力端子WDFnに入力されたデータ
信号WDF1が出力端子WDnより出力される。入力デ
ータトランスファ回路24では、”L”の駆動信号TE
が入力された場合に信号WDF2を出力し、”H”の駆
動信号TEが入力された場合に信号WDF1を出力す
る。入力データトランスファ回路25では、”L”の駆
動信号TEが入力された場合に信号WDF3を出力
し、”H”の駆動信号TEが入力された場合に信号WD
F1を出力する。入力データトランスファ回路26で
は、”L”の駆動信号TEが入力された場合に信号WD
F4を出力し、”H”の駆動信号TEが入力された場合
に信号WDF1を出力する。上記構成を採用すること
で、通常状態(駆動信号TE=”L”)では、4つの入
出力ピンより入力されるデータ信号WDF1〜WDF4
がそのままWD1〜WD4として次段の入力データ用ス
クランブル回路9へと出力される。テストモードの設定
時(駆動信号TE=”H”)には、1つの入出力ピンに
入力されたデータ信号WDF1がWD1〜WD4として
次段の入力データ用スクランブル回路9へと出力され、
4つの入出力ピンの1つの入出力ピンへの縮退が実現さ
れる。
ランスファ回路20を例にとり、その構成及び動作につ
いて説明する。本回路20は、2つのClocked CMOS2
1,22、及び、1つのインバータ23で構成される。
駆動信号TEが”H”,信号ZTEが”L”の場合、即
ちテストモードの設定時には、Clocked CMOS22がイネ
ーブルとなり、入力端子TWDFnに入力されたデータ
信号WDF1が出力端子WDnから出力される。一方、
駆動信号TEが”L”,信号ZTEが”H”の場合、即
ちテストモードの非設定時には、Clocked CMOS21がイ
ネーブルとなり、入力端子WDFnに入力されたデータ
信号WDF1が出力端子WDnより出力される。入力デ
ータトランスファ回路24では、”L”の駆動信号TE
が入力された場合に信号WDF2を出力し、”H”の駆
動信号TEが入力された場合に信号WDF1を出力す
る。入力データトランスファ回路25では、”L”の駆
動信号TEが入力された場合に信号WDF3を出力
し、”H”の駆動信号TEが入力された場合に信号WD
F1を出力する。入力データトランスファ回路26で
は、”L”の駆動信号TEが入力された場合に信号WD
F4を出力し、”H”の駆動信号TEが入力された場合
に信号WDF1を出力する。上記構成を採用すること
で、通常状態(駆動信号TE=”L”)では、4つの入
出力ピンより入力されるデータ信号WDF1〜WDF4
がそのままWD1〜WD4として次段の入力データ用ス
クランブル回路9へと出力される。テストモードの設定
時(駆動信号TE=”H”)には、1つの入出力ピンに
入力されたデータ信号WDF1がWD1〜WD4として
次段の入力データ用スクランブル回路9へと出力され、
4つの入出力ピンの1つの入出力ピンへの縮退が実現さ
れる。
【0011】図3は、入力データ用スクランブル回路9
の構成を示す図である。入力データ用スクランブル回路
9では、メモリセルアレイ5に所定のパターン(チェッ
カーパターン、ストライプパターン、モノパターン)状
に”H”又は”L”のデータが書き込まれるように、入
力データ信号WD1〜WD4に対してスクランブル処理
を施す。なお、テストモードの設定時、入力データ信号
WD1〜WD4は、全てデータ信号RDF1である。ま
た、テストモードの設定時、データ信号WDF1は、”
H”又は”L”の何れか一方の値に固定されている。入
力データ用スクランブル回路9は、4つの入力データス
クランブルロジック部50、80、85、90と、同一
構成の4つのデータスクランブル制御部60、81、8
6、91よりなる。入力データスクランブルロジック部
50,80,85,90は、入力されるXアドレス及び
Yアドレスに応じて、3種類のスクランブルデータを出
力する。このスクランブルデータは、メモリセルアレイ
5における論理アドレスの配置順序と物理アドレスの配
置順序と等しくなるように、入力データ信号WD1〜W
D4のデータの値を選択的に反転させるデータである。
データスクランブル制御部60、81、86、91は、
入力データスクランブルロジック部50、80、85、
90より出力される3種類のスクランブルデータより、
クロック発生・制御部1より入力される制御信号ZDT
SCR1〜3の内”H”である1つの制御信号により特
定される所定のスクランブルデータを、EXORゲート
70、82、87、92の一方の入力端子に出力する。
各EXORゲート70、82、87、92の残りの入力
端子には、データ信号WD1〜WD4が入力される。こ
のEXORゲート70、82、87、92において、入
力データ信号WD1〜WD4のスクランブル処理が実行
される。即ち、各EXORゲートは、データスクランブ
ル制御部より出力されるスクランブルデータが“H"で
あれば、データ信号WDnを反転したデータをデータ信
号WDGnとして出力し、“L"であれば、データ信号
WDnをそのままデータ信号WDGnとして出力する。
の構成を示す図である。入力データ用スクランブル回路
9では、メモリセルアレイ5に所定のパターン(チェッ
カーパターン、ストライプパターン、モノパターン)状
に”H”又は”L”のデータが書き込まれるように、入
力データ信号WD1〜WD4に対してスクランブル処理
を施す。なお、テストモードの設定時、入力データ信号
WD1〜WD4は、全てデータ信号RDF1である。ま
た、テストモードの設定時、データ信号WDF1は、”
H”又は”L”の何れか一方の値に固定されている。入
力データ用スクランブル回路9は、4つの入力データス
クランブルロジック部50、80、85、90と、同一
構成の4つのデータスクランブル制御部60、81、8
6、91よりなる。入力データスクランブルロジック部
50,80,85,90は、入力されるXアドレス及び
Yアドレスに応じて、3種類のスクランブルデータを出
力する。このスクランブルデータは、メモリセルアレイ
5における論理アドレスの配置順序と物理アドレスの配
置順序と等しくなるように、入力データ信号WD1〜W
D4のデータの値を選択的に反転させるデータである。
データスクランブル制御部60、81、86、91は、
入力データスクランブルロジック部50、80、85、
90より出力される3種類のスクランブルデータより、
クロック発生・制御部1より入力される制御信号ZDT
SCR1〜3の内”H”である1つの制御信号により特
定される所定のスクランブルデータを、EXORゲート
70、82、87、92の一方の入力端子に出力する。
各EXORゲート70、82、87、92の残りの入力
端子には、データ信号WD1〜WD4が入力される。こ
のEXORゲート70、82、87、92において、入
力データ信号WD1〜WD4のスクランブル処理が実行
される。即ち、各EXORゲートは、データスクランブ
ル制御部より出力されるスクランブルデータが“H"で
あれば、データ信号WDnを反転したデータをデータ信
号WDGnとして出力し、“L"であれば、データ信号
WDnをそのままデータ信号WDGnとして出力する。
【0012】引き続き図3を参照して入力データスクラ
ンブルロジック部50の構成について説明する。当該ロ
ジック部50は、3つのロジック回路51、52、53
から構成される。ロジック回路51は、入力されるXア
ドレス及びYアドレスに対応して、メモリセルアレイ5
に図4の(a)に示すようなチェッカーフラグ状に”
H”及び”L”を交互に書き込むスクランブルデータを
出力する。また、ロジック回路80は、入力されるXア
ドレス及びYアドレスに対応して、メモリセルアレイ5
に図4の(b)に示すようなストライプ状に”H”及
び”L”を書き込むスクランブルデータを出力する。ま
た、ロジック回路53は、入力されるXアドレス及びY
アドレスに対応して、メモリセルアレイ5に図4の
(c)に示すように”H”及び”L”の何れか一方だけ
を書き込むスクランブルデータを出力する。なお、入力
データスクランブルロジック回路の構成は、各デバイス
毎、そして各入出力ピン毎の論理アドレスと物理アドレ
スとの関係により特定される。したがって、入力データ
スクランブルロジック回路は、各ロジック部毎に適切な
ものを用意する。これにより、4つの入出力ピンに応じ
た適切なスクランブル処理を行う。図5は、入力データ
ロジック回路51の構成例を示す。本回路では、EXO
Rゲート55において、回路に入力されるXアドレスの
最下位ビットX0の値と、Yアドレスの最下位ビットY
0の値との排他的論理和を求め、更に、EXORゲート
56において、前記EXORゲート55の出力とXアド
レスの下位1ビットX1の値との排他的論理和を求めた
値を、入力される論理アドレスの値に対応する物理アド
レスにデータを書き込むか否かを制御するスクランブル
データとして出力する。
ンブルロジック部50の構成について説明する。当該ロ
ジック部50は、3つのロジック回路51、52、53
から構成される。ロジック回路51は、入力されるXア
ドレス及びYアドレスに対応して、メモリセルアレイ5
に図4の(a)に示すようなチェッカーフラグ状に”
H”及び”L”を交互に書き込むスクランブルデータを
出力する。また、ロジック回路80は、入力されるXア
ドレス及びYアドレスに対応して、メモリセルアレイ5
に図4の(b)に示すようなストライプ状に”H”及
び”L”を書き込むスクランブルデータを出力する。ま
た、ロジック回路53は、入力されるXアドレス及びY
アドレスに対応して、メモリセルアレイ5に図4の
(c)に示すように”H”及び”L”の何れか一方だけ
を書き込むスクランブルデータを出力する。なお、入力
データスクランブルロジック回路の構成は、各デバイス
毎、そして各入出力ピン毎の論理アドレスと物理アドレ
スとの関係により特定される。したがって、入力データ
スクランブルロジック回路は、各ロジック部毎に適切な
ものを用意する。これにより、4つの入出力ピンに応じ
た適切なスクランブル処理を行う。図5は、入力データ
ロジック回路51の構成例を示す。本回路では、EXO
Rゲート55において、回路に入力されるXアドレスの
最下位ビットX0の値と、Yアドレスの最下位ビットY
0の値との排他的論理和を求め、更に、EXORゲート
56において、前記EXORゲート55の出力とXアド
レスの下位1ビットX1の値との排他的論理和を求めた
値を、入力される論理アドレスの値に対応する物理アド
レスにデータを書き込むか否かを制御するスクランブル
データとして出力する。
【0013】ここで、再び図3を参照してデータスクラ
ンブル制御部60の構成について説明する。データスク
ランブル制御部60は、3つのClocked CMOS61、6
2、63を備える。Clocked CMOS61、62、63は、
クロック発生・制御回路1より出力されるZDTSCR
1〜3により制御される。クロック発生・制御回路1
は、入力データスクランブルロジック回路51を使用す
る場合、”L”の制御信号ZDTSCR1、”H”の制
御信号ZDTSCR2、3を出力する。この場合、Cloc
ked CMOS61がイネーブルとなり、入力データスクラン
ブルロジック回路51において生成されたスクランブル
データ(チェッカーパターン状に”H”及び”L”を書
き込むデータ)がEXORゲート70の入力端子に出力
される。入力データスクランブルロジック回路52を使
用する場合には、”L”の制御信号ZDTSCR2、”
H”の制御信号ZDTSCR1、3を出力する。この場
合、Clocked CMOS62がイネーブルとなり、入力データ
スクランブルロジック回路52において生成されたスク
ランブルデータ(ストライプパターン状に”H”及び”
L”を書き込むデータ)がEXORゲート70の入力端
子に出力される。入力データスクランブルロジック回路
53を使用する場合には、”L”の制御信号ZDTSC
R3、”H”の制御信号ZDTSCR1、2を出力す
る。この場合、Clocked CMOS63がイネーブルとなり、
入力データスクランブルロジック回路53において生成
されたスクランブルデータ(モノパターン状に”H”及
び”L”の何れか一方のみを書き込むデータ)がEXO
Rゲート70の入力端子に出力される。EXORゲート
70は、データスクランブル制御部60より出力される
スクランブルデータが“H"であれば、データ信号WD
1を反転したデータをデータ信号WDG1として出力
し、“L"であれば、データ信号WD1をそのままデー
タ信号WDG1として出力する。ここで、制御信号ZD
TSCR1〜3の全てが”H”の場合、即ち、テストモ
ードの非設定時には、3入力ANDゲート(図中、3入
力NANDゲート67+インバータ68で表す)を通し
てNチャンネルMOSトランジスタ69のゲートに”
H”の信号が入力される。これにより、当該Nチャンネ
ルMOSトランジスタ69がアクティブになり、データ
スクランブル制御部60からの出力が”L”に固定さ
れ、EXORゲート70に入力されるデータ信号WD1
は、そのままデータ信号WDG1として出力される。
ンブル制御部60の構成について説明する。データスク
ランブル制御部60は、3つのClocked CMOS61、6
2、63を備える。Clocked CMOS61、62、63は、
クロック発生・制御回路1より出力されるZDTSCR
1〜3により制御される。クロック発生・制御回路1
は、入力データスクランブルロジック回路51を使用す
る場合、”L”の制御信号ZDTSCR1、”H”の制
御信号ZDTSCR2、3を出力する。この場合、Cloc
ked CMOS61がイネーブルとなり、入力データスクラン
ブルロジック回路51において生成されたスクランブル
データ(チェッカーパターン状に”H”及び”L”を書
き込むデータ)がEXORゲート70の入力端子に出力
される。入力データスクランブルロジック回路52を使
用する場合には、”L”の制御信号ZDTSCR2、”
H”の制御信号ZDTSCR1、3を出力する。この場
合、Clocked CMOS62がイネーブルとなり、入力データ
スクランブルロジック回路52において生成されたスク
ランブルデータ(ストライプパターン状に”H”及び”
L”を書き込むデータ)がEXORゲート70の入力端
子に出力される。入力データスクランブルロジック回路
53を使用する場合には、”L”の制御信号ZDTSC
R3、”H”の制御信号ZDTSCR1、2を出力す
る。この場合、Clocked CMOS63がイネーブルとなり、
入力データスクランブルロジック回路53において生成
されたスクランブルデータ(モノパターン状に”H”及
び”L”の何れか一方のみを書き込むデータ)がEXO
Rゲート70の入力端子に出力される。EXORゲート
70は、データスクランブル制御部60より出力される
スクランブルデータが“H"であれば、データ信号WD
1を反転したデータをデータ信号WDG1として出力
し、“L"であれば、データ信号WD1をそのままデー
タ信号WDG1として出力する。ここで、制御信号ZD
TSCR1〜3の全てが”H”の場合、即ち、テストモ
ードの非設定時には、3入力ANDゲート(図中、3入
力NANDゲート67+インバータ68で表す)を通し
てNチャンネルMOSトランジスタ69のゲートに”
H”の信号が入力される。これにより、当該Nチャンネ
ルMOSトランジスタ69がアクティブになり、データ
スクランブル制御部60からの出力が”L”に固定さ
れ、EXORゲート70に入力されるデータ信号WD1
は、そのままデータ信号WDG1として出力される。
【0014】出力データ用スクランブル回路11は、図
3に示す入力データ用スクランブル回路9と同じ構成か
らなる。図3には、出力データ用スクランブル回路11
における入出力データを括弧書きで表示する。即ち、E
XORゲート70、82、87、92には、データ信号
WD1〜WD4のかわりにデータ信号RDF1〜RDF
4が入力され、各EXORゲートからは、データ信号W
DG1〜WDG4のかわりにデータ信号RD1〜RD4
が出力される。
3に示す入力データ用スクランブル回路9と同じ構成か
らなる。図3には、出力データ用スクランブル回路11
における入出力データを括弧書きで表示する。即ち、E
XORゲート70、82、87、92には、データ信号
WD1〜WD4のかわりにデータ信号RDF1〜RDF
4が入力され、各EXORゲートからは、データ信号W
DG1〜WDG4のかわりにデータ信号RD1〜RD4
が出力される。
【0015】本実施形態のメモリのように、4つの入出
力ピンを1つの入出力ピンに縮退してテストを行う場
合、メモリセル5から読み出された4つのデータを比較
判定し、その判定結果を1つの入出力ピンに出力しなけ
ればならない。テストモードの設定時において、メモリ
セル5へのデータの書き込み及び読み出しが正常に行わ
れた場合、データ出力制御回路10に入力されるデータ
信号RD1〜RD4は、”H”又は”L”となる。テス
トモードの設定時、データ出力制御回路10は、4つの
データ信号RD1〜RD4の値を比較してメモリセルへ
のデータの書き込み及び読み出しの異常を調べ、その判
定結果をデータ信号RDG1として出力する。一方、テ
ストモードの非設定時には、出力データ用スクランブル
回路11より出力されるデータ信号RD1〜RD4をそ
のままデータ信号RDG1〜RDG4としてデータ出力
バッファ7に出力する。以下、データ出力制御回路10
の構成及び動作について説明する。図6は、データ出力
制御回路10の構成を示す図である。出力データトラン
スファ回路150には、駆動信号TE、インバータ19
0による駆動信号TEの反転信号ZTE、読み出したデ
ータ信号RD1、EXNORゲートよりなるデータ比較
器191からの判別結果信号TRDnが入力される。2
つのClocked CMOS151、152は、駆動信号TE、反
転信号ZTEにより駆動制御される。駆動信号TEが”
H”、即ちテストモードの設定時には、Clocked CMOS1
52がイネーブルとなり、データ比較器191より出力
される判別結果信号をデータ信号RDG1として出力す
る。データ比較器191は、4端子入力のEXNORゲ
ートよりなり、入力されるデータ信号RD1〜RD4の
値が”H”又は”L”の何れか一方のみの場合に”H”
のデータ信号TRDnを出力する。データ信号TRDn
は、インバータ153により反転された後に判別結果を
表すデータ信号RDG1として出力される。他方、駆動
信号TEが”L”、即ちテストモードの非設定時には、
Clocked CMOS151がイネーブルとなりデータ信号RD
1をそのままデータ信号RDG1として出力する。な
お、Clocked CMOS151及び152より出力される信号
は、インバータ153を介して再度反転されるため、結
果として入力信号と同じ信号が出力される。出力データ
トランスファ回路160には、駆動信号TE、インバー
タ190による駆動信号TEの反転信号ZTE、読み出
したデータ信号RD2が入力される。出力データトラン
スファ回路160は、1つのClocked CMOS161、及び
インバータ162より構成される。駆動信号TEが”
H”、即ちテストモードの設定時には、Clocked CMOS1
61がディスイネーブルとなり、データの伝送は行わな
い。また、駆動信号TEが”L”、即ちテストモードの
非設定時には、ClockedCMOS161がイネーブルとな
り、データ信号RD2をそのままデータ信号RDG2と
して出力する。出力データトランスファ回路170は、
テストモードの設定時にはデータの転送出力を行わず、
テストモードの非設定時には、データ信号RD3をその
ままRDG3として出力する。出力データトランスファ
回路180は、テストモードの設定時にはデータの転送
出力を行わず、テストモードの非設定時には、データ信
号RD4をそのままデータ信号RDG4として出力す
る。なお、出力データトランスファ回路170、180
は、出力データトランスファ回路160と同じ構成であ
り、ここでの重複した説明は省略する。
力ピンを1つの入出力ピンに縮退してテストを行う場
合、メモリセル5から読み出された4つのデータを比較
判定し、その判定結果を1つの入出力ピンに出力しなけ
ればならない。テストモードの設定時において、メモリ
セル5へのデータの書き込み及び読み出しが正常に行わ
れた場合、データ出力制御回路10に入力されるデータ
信号RD1〜RD4は、”H”又は”L”となる。テス
トモードの設定時、データ出力制御回路10は、4つの
データ信号RD1〜RD4の値を比較してメモリセルへ
のデータの書き込み及び読み出しの異常を調べ、その判
定結果をデータ信号RDG1として出力する。一方、テ
ストモードの非設定時には、出力データ用スクランブル
回路11より出力されるデータ信号RD1〜RD4をそ
のままデータ信号RDG1〜RDG4としてデータ出力
バッファ7に出力する。以下、データ出力制御回路10
の構成及び動作について説明する。図6は、データ出力
制御回路10の構成を示す図である。出力データトラン
スファ回路150には、駆動信号TE、インバータ19
0による駆動信号TEの反転信号ZTE、読み出したデ
ータ信号RD1、EXNORゲートよりなるデータ比較
器191からの判別結果信号TRDnが入力される。2
つのClocked CMOS151、152は、駆動信号TE、反
転信号ZTEにより駆動制御される。駆動信号TEが”
H”、即ちテストモードの設定時には、Clocked CMOS1
52がイネーブルとなり、データ比較器191より出力
される判別結果信号をデータ信号RDG1として出力す
る。データ比較器191は、4端子入力のEXNORゲ
ートよりなり、入力されるデータ信号RD1〜RD4の
値が”H”又は”L”の何れか一方のみの場合に”H”
のデータ信号TRDnを出力する。データ信号TRDn
は、インバータ153により反転された後に判別結果を
表すデータ信号RDG1として出力される。他方、駆動
信号TEが”L”、即ちテストモードの非設定時には、
Clocked CMOS151がイネーブルとなりデータ信号RD
1をそのままデータ信号RDG1として出力する。な
お、Clocked CMOS151及び152より出力される信号
は、インバータ153を介して再度反転されるため、結
果として入力信号と同じ信号が出力される。出力データ
トランスファ回路160には、駆動信号TE、インバー
タ190による駆動信号TEの反転信号ZTE、読み出
したデータ信号RD2が入力される。出力データトラン
スファ回路160は、1つのClocked CMOS161、及び
インバータ162より構成される。駆動信号TEが”
H”、即ちテストモードの設定時には、Clocked CMOS1
61がディスイネーブルとなり、データの伝送は行わな
い。また、駆動信号TEが”L”、即ちテストモードの
非設定時には、ClockedCMOS161がイネーブルとな
り、データ信号RD2をそのままデータ信号RDG2と
して出力する。出力データトランスファ回路170は、
テストモードの設定時にはデータの転送出力を行わず、
テストモードの非設定時には、データ信号RD3をその
ままRDG3として出力する。出力データトランスファ
回路180は、テストモードの設定時にはデータの転送
出力を行わず、テストモードの非設定時には、データ信
号RD4をそのままデータ信号RDG4として出力す
る。なお、出力データトランスファ回路170、180
は、出力データトランスファ回路160と同じ構成であ
り、ここでの重複した説明は省略する。
【0016】(2)実施の形態2 図7は、本発明の半導体記憶装置の実施の形態2である
DRAMの構成を示すブロック図である。図1に示すD
RAMと同じ構成物には同じ参照番号を付してある。図
1に示すDRAMでは、入力データ用、出力データ用の
スクランブル回路10、11を別々に設けた。既に図3
を用いて説明したように、スクランブル回路自体の構成
は、入力データ用と出力データ用とで何等異なる部分が
ない。本実施形態のDRAMでは、図3に示した入力デ
ータ用スクランブル回路10内のスクランブルロジック
部及びスクランブル制御部とを、出力データ用に共有し
てなる入出力データ用スクランブル回路100を備え
る。図8は、入出力データ用スクランブル回路100の
構成を示す図である。スクランブルロジック部101、
105、109、113は、先に図3を用いて説明した
スクランブルロジック部50と同じ構成である。また、
スクランブル制御部102、106、110、114
は、先に図3を用いて説明したデータスクランブル制御
部60と同じ構成である。本回路は、入力データ信号W
D1〜WD4が入力されるEXORゲート103、10
7、111、115の他に、出力データ信号RDF1〜
RDF4が入力されるEXORゲート104、108、
112、116を備えることを特徴とする。なお、各E
XORゲートの残りの端子には、スクランブル制御部1
02、106、110、114より出力されるスクラン
ブルデータが入力される。このような構成を採ること
で、回路構成を簡単にし、チップ面積を削減することが
できる。なお、回路の構成及び動作は、先に図3を用い
て説明した入力データ用スクランブル回路10及び出力
データ用スクランブル回路11と同じであるため、ここ
での重複した説明は省略する。
DRAMの構成を示すブロック図である。図1に示すD
RAMと同じ構成物には同じ参照番号を付してある。図
1に示すDRAMでは、入力データ用、出力データ用の
スクランブル回路10、11を別々に設けた。既に図3
を用いて説明したように、スクランブル回路自体の構成
は、入力データ用と出力データ用とで何等異なる部分が
ない。本実施形態のDRAMでは、図3に示した入力デ
ータ用スクランブル回路10内のスクランブルロジック
部及びスクランブル制御部とを、出力データ用に共有し
てなる入出力データ用スクランブル回路100を備え
る。図8は、入出力データ用スクランブル回路100の
構成を示す図である。スクランブルロジック部101、
105、109、113は、先に図3を用いて説明した
スクランブルロジック部50と同じ構成である。また、
スクランブル制御部102、106、110、114
は、先に図3を用いて説明したデータスクランブル制御
部60と同じ構成である。本回路は、入力データ信号W
D1〜WD4が入力されるEXORゲート103、10
7、111、115の他に、出力データ信号RDF1〜
RDF4が入力されるEXORゲート104、108、
112、116を備えることを特徴とする。なお、各E
XORゲートの残りの端子には、スクランブル制御部1
02、106、110、114より出力されるスクラン
ブルデータが入力される。このような構成を採ること
で、回路構成を簡単にし、チップ面積を削減することが
できる。なお、回路の構成及び動作は、先に図3を用い
て説明した入力データ用スクランブル回路10及び出力
データ用スクランブル回路11と同じであるため、ここ
での重複した説明は省略する。
【0017】(3)実施の形態3 通常の使用時、半導体記憶装置では、データの読み書き
に要する時間(アクセスタイム)が重要視される。特に
データの読み出し速度は高速であることが望まれる。上
記実施形態1及び2に開示するDRAMでは、テストモ
ードの非設定時においても読み出し及び書き込みデータ
はスクランブル回路を通過するように構成されている。
図3及び図8に示されるように、スクランブル回路内に
おいて読み出し及び書き込みデータは、比較的遅延時間
の長いEXORゲートを通過するように構成されている
ため、これが原因でアクセスタイムが低下する。図9
は、本発明の半導体記憶装置の実施の形態3であるDR
AMの構成を示すブロック図である。本DRAMでは、
データを読み出す際のアクセスタイムの低下の防止を目
的として構成した出力データ用スクランブル回路200
を備えることを特徴とする。なお、図1に示すDRAM
と同じ構成物には同じ参照番号を付してある。図10
は、出力データ用スクランブル回路200の構成を示
す。出力データスクランブル回路200は、上記実施の
形態1及び2に示した出力データスクランブル回路11
及び入出力データスクランブル回路100のように、メ
モリセル5から読み出された出力データRDF1〜RD
F4をEXORゲートに入力してスクランブルデータの
デコードを行う構成を採用せず、読み出したデータ信号
RDF1〜RDF4を、直接、データトランスファ回路
210、220、230、240に入力する構成を採
る。これによりスクランブルデコード用のEXORゲー
トでの遅延はなくなり、通常使用時のアクセスタイムを
短縮することができる。なお、データトランスファ回路
210、220、230は、図6の回路160、17
0、180と同じ構成であり、データトランスファ回路
240は、図6の回路150と同じ構成である。一方、
テストモード設定時のデータ比較回路は、次のように構
成される。図中のスクランブル回路260、270、2
80、290は、その中に図3に示したスクランブルロ
ジック部50、及びデータスクランブル制御部60と同
じ構成の回路が内包されており、その出力はスクランブ
ル制御部からの出力と同じである。また、このスクラン
ブル回路260、270、280、290は、図8に示
すように、入力データ用に併用しても良い。図3を用い
て説明したように、スクランブル処理を行う場合、スク
ランブル回路から出力されるスクランブルデータが
“H"であれば、入力されるデータ信号を反転出力し、
“L"であればそのまま出力する。4つの入出力ピンを
1つのピンに縮退する場合、正しいデータがメモリセル
より読み出されていれば、RDF1〜RDF4に読み出
されたデータの内、スクランブル処理により反転してメ
モリセル5に書き込まれたデータの数と、4つのスクラ
ンブル回路から出力されるスクランブルデータの“H"
信号の数とは一致する。そこで、データ信号RDF1〜
RDF4をEXNORゲート251に入力してスクラン
ブル処理により反転したデータ数に応じた信号を出力さ
せると共に、4つのスクランブル回路260、270、
280、290から出力されるスクランブルデータをE
XNORゲート252に入力して、当該EXNORゲー
ト252から出力される信号のうちの“H"信号の数に
応じた信号を出力させる。そして、EXNORゲート2
51及び252より出力される二つの信号をEXNOR
ゲート253に入力して比較し、両者の数が一致するか
どうかを調べる。EXNORゲート253より出力され
る判別結果は、出力データトランスファ回路240の入
力端子TRDnに入力される。出力データトランスファ
回路240は、駆動信号TEが”H”の場合、即ちテス
トモード設定時には、この入力端子TRDnに入力され
たデータを反転したものをデータ信号RDG1として出
力する。このような構成を採ることにより、テストモー
ドの設定時におけるデータの適切な判別を実行すると共
に、テストモードの非設定時におけるデータの読み出し
速度の低下を防ぐことができる。
に要する時間(アクセスタイム)が重要視される。特に
データの読み出し速度は高速であることが望まれる。上
記実施形態1及び2に開示するDRAMでは、テストモ
ードの非設定時においても読み出し及び書き込みデータ
はスクランブル回路を通過するように構成されている。
図3及び図8に示されるように、スクランブル回路内に
おいて読み出し及び書き込みデータは、比較的遅延時間
の長いEXORゲートを通過するように構成されている
ため、これが原因でアクセスタイムが低下する。図9
は、本発明の半導体記憶装置の実施の形態3であるDR
AMの構成を示すブロック図である。本DRAMでは、
データを読み出す際のアクセスタイムの低下の防止を目
的として構成した出力データ用スクランブル回路200
を備えることを特徴とする。なお、図1に示すDRAM
と同じ構成物には同じ参照番号を付してある。図10
は、出力データ用スクランブル回路200の構成を示
す。出力データスクランブル回路200は、上記実施の
形態1及び2に示した出力データスクランブル回路11
及び入出力データスクランブル回路100のように、メ
モリセル5から読み出された出力データRDF1〜RD
F4をEXORゲートに入力してスクランブルデータの
デコードを行う構成を採用せず、読み出したデータ信号
RDF1〜RDF4を、直接、データトランスファ回路
210、220、230、240に入力する構成を採
る。これによりスクランブルデコード用のEXORゲー
トでの遅延はなくなり、通常使用時のアクセスタイムを
短縮することができる。なお、データトランスファ回路
210、220、230は、図6の回路160、17
0、180と同じ構成であり、データトランスファ回路
240は、図6の回路150と同じ構成である。一方、
テストモード設定時のデータ比較回路は、次のように構
成される。図中のスクランブル回路260、270、2
80、290は、その中に図3に示したスクランブルロ
ジック部50、及びデータスクランブル制御部60と同
じ構成の回路が内包されており、その出力はスクランブ
ル制御部からの出力と同じである。また、このスクラン
ブル回路260、270、280、290は、図8に示
すように、入力データ用に併用しても良い。図3を用い
て説明したように、スクランブル処理を行う場合、スク
ランブル回路から出力されるスクランブルデータが
“H"であれば、入力されるデータ信号を反転出力し、
“L"であればそのまま出力する。4つの入出力ピンを
1つのピンに縮退する場合、正しいデータがメモリセル
より読み出されていれば、RDF1〜RDF4に読み出
されたデータの内、スクランブル処理により反転してメ
モリセル5に書き込まれたデータの数と、4つのスクラ
ンブル回路から出力されるスクランブルデータの“H"
信号の数とは一致する。そこで、データ信号RDF1〜
RDF4をEXNORゲート251に入力してスクラン
ブル処理により反転したデータ数に応じた信号を出力さ
せると共に、4つのスクランブル回路260、270、
280、290から出力されるスクランブルデータをE
XNORゲート252に入力して、当該EXNORゲー
ト252から出力される信号のうちの“H"信号の数に
応じた信号を出力させる。そして、EXNORゲート2
51及び252より出力される二つの信号をEXNOR
ゲート253に入力して比較し、両者の数が一致するか
どうかを調べる。EXNORゲート253より出力され
る判別結果は、出力データトランスファ回路240の入
力端子TRDnに入力される。出力データトランスファ
回路240は、駆動信号TEが”H”の場合、即ちテス
トモード設定時には、この入力端子TRDnに入力され
たデータを反転したものをデータ信号RDG1として出
力する。このような構成を採ることにより、テストモー
ドの設定時におけるデータの適切な判別を実行すると共
に、テストモードの非設定時におけるデータの読み出し
速度の低下を防ぐことができる。
【0018】
【発明の効果】本発明の第1の半導体記憶装置では、複
数の入出力ピンを1つの入出力ピンに縮退する場合であ
っても、各入出力ピンに対してスクランブル処理を行う
回路を備えるため、テスター側に依存せずに、各入出力
ピン毎に論理アドレスの配置順序と物理アドレスの配置
順序との関係に基づいてメモリセルに所定のパターン状
に”H”及び”L”を書き込むスクランブル処理を実行
することができ、適切なデバイステストを実行すること
ができる。
数の入出力ピンを1つの入出力ピンに縮退する場合であ
っても、各入出力ピンに対してスクランブル処理を行う
回路を備えるため、テスター側に依存せずに、各入出力
ピン毎に論理アドレスの配置順序と物理アドレスの配置
順序との関係に基づいてメモリセルに所定のパターン状
に”H”及び”L”を書き込むスクランブル処理を実行
することができ、適切なデバイステストを実行すること
ができる。
【0019】本発明の第2の半導体記憶装置では、通常
のデータ読み出し時、即ち、テストモードの非設定時に
は、スクランブル回路を通過させない構成を採ること
で、スクランブル回路によるデータの読み出し速度の低
下を防止することができる。
のデータ読み出し時、即ち、テストモードの非設定時に
は、スクランブル回路を通過させない構成を採ること
で、スクランブル回路によるデータの読み出し速度の低
下を防止することができる。
【図1】 本発明の半導体装置の実施の形態1に係るD
RAMの構成を示す図である。
RAMの構成を示す図である。
【図2】 データ入力制御回路の構成を示す図である。
【図3】 入力データ用スクランブル回路の構成を示す
図である。
図である。
【図4】 (a)〜(c)は、メモリセルアレイに書き
込むデータのパターンを示す図である。
込むデータのパターンを示す図である。
【図5】 入力データスクランブルロジック回路の一例
を示す図である。
を示す図である。
【図6】 出力データスクランブル回路の構成を示す図
である。
である。
【図7】 本発明の半導体記憶装置の実施の形態2に係
るDRAMの構成を示す図である。
るDRAMの構成を示す図である。
【図8】 入出力データ用スクランブル回路の構成を示
す図である。
す図である。
【図9】 本発明の半導体記憶装置の実施の形態3に係
るDRAMの構成を示す図である。
るDRAMの構成を示す図である。
【図10】 出力データ用スクランブル回路の構成を示
す図である。
す図である。
1 クロック発生・制御回路、2 アドレスバッファ、
3 行アドレスデコーダ、4 列アドレスデコーダ、5
メモリセルアレイ、8 データ入力制御回路、9 入
力データ用スクランブル回路、10 データ出力制御回
路、11 出力データ用スクランブル回路、12 テス
トモードエントリ判定回路、13 センスアンプ、2
0,24,25,26 入力データトランスファ回路、
50,80,85,90 入力データスクランブルロジ
ック部、51,52,53 入力データスクランブルロ
ジック回路、60,81,86,91 データスクラン
ブル制御部、100 入出力データスクランブル回路、
200 出力データ用スクランブル回路、210,22
0,230,240 出力データトランスファ回路、2
60,270,280,290 スクランブル回路
3 行アドレスデコーダ、4 列アドレスデコーダ、5
メモリセルアレイ、8 データ入力制御回路、9 入
力データ用スクランブル回路、10 データ出力制御回
路、11 出力データ用スクランブル回路、12 テス
トモードエントリ判定回路、13 センスアンプ、2
0,24,25,26 入力データトランスファ回路、
50,80,85,90 入力データスクランブルロジ
ック部、51,52,53 入力データスクランブルロ
ジック回路、60,81,86,91 データスクラン
ブル制御部、100 入出力データスクランブル回路、
200 出力データ用スクランブル回路、210,22
0,230,240 出力データトランスファ回路、2
60,270,280,290 スクランブル回路
Claims (2)
- 【請求項1】 指定された論理アドレスに対応するメモ
リセルの物理アドレスにデータの書き込み及び読み出し
を行う半導体記憶装置において、 テストモードを設定するモード設定手段と、 テストモードの設定時には、所定数の入出力ピンの内の
1つへ入力されたデータを、前記所定数の入出力ピンの
残りのピンへ入力するデータ入力制御回路と、 テストモードの設定時には、指定される論理アドレスの
配置順序がメモリセルの物理アドレスの配置順序に等し
くなるように、データ入力制御回路より入力されたデー
タ信号の値を選択的に反転する回路を各入出力ピンに対
して有する入力データスクランブル回路と、 テストモードの設定時には、指定される論理アドレスの
配置順序がメモリセルの物理アドレスの配置順序に等し
くなるように、メモリセルより読み出されたデータ信号
の値を選択的に反転する回路を各入出力ピンに対して有
する出力データ用スクランブル回路と、 テストモードの設定時には、出力データ用スクランブル
回路から所定数の入出力ピンに出力されたデータより、
データの読み出し不良を判定し、その判定結果を前記所
定数の入出力ピンの内の1つに出力するデータ出力制御
回路とを内蔵することを特徴とする半導体記憶装置。 - 【請求項2】 指定された論理アドレスに対応するメモ
リセルの物理アドレスにデータの書き込み及び読み出し
を行う半導体記憶装置において、 テストモードを設定するモード設定手段と、 テストモードの設定時には、所定数の入出力ピンの内の
1つへ入力されたデータを、前記所定数の入出力ピンの
残りのピンへ入力するデータ入力制御回路と、 テストモードの設定時には、指定される論理アドレスの
配置順序がメモリセルの物理アドレスの配置順序と等し
くなるように、データ入力制御回路により入力されたデ
ータ信号の値を選択的に反転する回路を各入出力ピンに
対して有する入力データ用スクランブル回路と、 テストモードの設定時には、指定される論理アドレスの
配置順序がメモリセルの物理アドレスの配置順序と等し
くなるように、データ入力制御回路により入力されたデ
ータ信号の値を選択的に反転する回路を各入出力ピンに
対して有し、メモリセルより所定数の入出力ピンに読み
出されたデータより、データの読み出し不良を判定し、
その判定結果を前記所定数の入出力ピンの内の1つに出
力する回路部と、テストモードの非設定時には、メモリ
セルより読み出されたデータを、直接、各入出力ピンに
出力する回路部とからなる出力データ用スクランブル回
路とを内蔵することを特徴とする半導体記憶装置。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9021348A JPH10223000A (ja) | 1997-02-04 | 1997-02-04 | 半導体記憶装置 |
TW086106530A TW380275B (en) | 1997-02-04 | 1997-05-16 | Semiconductor memory device |
KR1019970030471A KR100374312B1 (ko) | 1997-02-04 | 1997-07-01 | 반도체기억장치 |
US08/904,593 US5925141A (en) | 1997-02-04 | 1997-08-01 | Semiconductor memory device with data scramble circuit |
DE19737838A DE19737838B4 (de) | 1997-02-04 | 1997-08-29 | Halbleiterspeichereinrichtung |
CNB971184151A CN1135561C (zh) | 1997-02-04 | 1997-09-04 | 半导体存储器 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9021348A JPH10223000A (ja) | 1997-02-04 | 1997-02-04 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH10223000A true JPH10223000A (ja) | 1998-08-21 |
Family
ID=12052595
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9021348A Pending JPH10223000A (ja) | 1997-02-04 | 1997-02-04 | 半導体記憶装置 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5925141A (ja) |
JP (1) | JPH10223000A (ja) |
KR (1) | KR100374312B1 (ja) |
CN (1) | CN1135561C (ja) |
DE (1) | DE19737838B4 (ja) |
TW (1) | TW380275B (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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JP4722226B2 (ja) * | 2008-05-21 | 2011-07-13 | 株式会社アドバンテスト | パターン発生器 |
US8300487B2 (en) | 2009-02-04 | 2012-10-30 | Elpida Memory, Inc. | Semiconductor device |
JP2017016727A (ja) * | 2012-02-28 | 2017-01-19 | 三星電子株式会社Samsung Electronics Co.,Ltd. | 半導体メモリ装置 |
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CN101246743B (zh) * | 2007-02-14 | 2012-04-18 | 上海海尔集成电路有限公司 | 闪存接口 |
KR100897602B1 (ko) | 2007-02-16 | 2009-05-14 | 삼성전자주식회사 | 다수의 메모리부들을 포함하는 반도체 장치 및 상기 반도체 장치를 테스트하는 방법 |
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CN103366827B (zh) * | 2013-06-26 | 2017-02-08 | 上海华虹宏力半导体制造有限公司 | 存储器、通过测试机台对存储器进行测试的方法 |
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- 1997-02-04 JP JP9021348A patent/JPH10223000A/ja active Pending
- 1997-05-16 TW TW086106530A patent/TW380275B/zh not_active IP Right Cessation
- 1997-07-01 KR KR1019970030471A patent/KR100374312B1/ko not_active IP Right Cessation
- 1997-08-01 US US08/904,593 patent/US5925141A/en not_active Expired - Lifetime
- 1997-08-29 DE DE19737838A patent/DE19737838B4/de not_active Expired - Fee Related
- 1997-09-04 CN CNB971184151A patent/CN1135561C/zh not_active Expired - Fee Related
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KR100374312B1 (ko) | 2003-04-21 |
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