KR101199771B1 - 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법 - Google Patents

모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트장치 및 방법 Download PDF

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Abstract

모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치 및 방법이 개시되어 있다. 본 발명의 반도체 메모리 테스트 장치는 피시험 메모리의 테스트 결과를 저장하기 위한 페일 메모리; 상기 페일 메모리의 모드를 선택하는 모드 선택부; 및 상기 모드 선택부의 선택신호에 응답하여 어드레스 신호를 정렬하는 어드레스 정렬부로 구성된다. 따라서 본 발명은 페일 메모리의 영역별 물리적 어드레스를 피시험 메모리의 모드에 따라 논리적 어드레스로 변경해주므로 페일이 발생된 실질적인 위치를 정확하게 기입할 수 있고, 페일 메모리를 모드 별로 설정할 수 있으므로 모드 별로 페일 메모리를 모두 구비하지 않아도 된다.
Figure R1020050125387
테스트 모드, 혼합 테스트, mixed test, 논리적 어드레스, 물리적 어드레스

Description

모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치 및 방법 {Semiconductor memory device and method of setting logical address in response to mode}
도 1은 종래의 반도체 메모리 테스트 장치에 관한 도면,
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 테스트 장치에 관한 도면,
도 3a 내지 도 3d는 각 테스트 모드별로 페일 메모리의 물리적 어드레스를 논리적 어드레스로 표현하기 위한 도면,
도 4는 각 테스트 모드별 페일 메모리의 각 영역을 지정하기 위해 필요한 신호에 대한 테이블을 보여주는 도면,
도 5는 페일 메모리의 물리적 어드레스 영역에 대한 모드별 논리적 어드레스 영역으로 일대일 매핑할 때의 도면.
*도면의 주요부분에 대한 부호의 간단한 설명*
100 : 페일 메모리 111 : 데이터 셀렉터
112 : 데이터 포맷터 121 : 어드레스 셀렉터
122 : 어드레스 포맷터 123 : 어드레스 정렬부
124 : 모드 선택부 125 : 디코더
본 발명은 반도체 메모리 테스트에 관한 것으로서, 보다 상세하게는 테스트 모드별로 논리적 주소를 설정하는 반도체 메모리 테스트 장치 및 그 방법에 관한 것이다.
메모리 테스트는 조립되기 전 웨이퍼 상태에서 이루어지는 웨이퍼 테스트와 조립 공정 이후에 패키지된 상태로 이루어지는 패키지 테스트로 구분할 수 있다. 웨이퍼 테스트는 다시 레이저 수리 공정 전에 이루어지는 레이저전 테스트(pre-laser test)와 레이저 수리 후에 이루어지는 EDS(Electronic Die Sorting) 테스트로 구분된다. EDS 테스트에서 합격 판정을 받은 다이는 조립 공정을 거쳐 통상적으로 우리가 접하게 되는 패키지 상태의 메모리로 완성된다.
웨이퍼 테스트는 문자 그대로 웨이퍼 상태에서 실시되는 테스트를 말하는데, 기본 목적은 다이를 패키지 상태로 만들기 전에 불량 다이를 검출하여 후속 공정으로 연결되는 것을 방지하는 것이다. 그러나, 웨이퍼 테스트의 또 다른 중요한 목적은 고장 셀들을 수리하여 수율을 향상하는 것이다. 통상적으로 메모리는 설계 당시에 여분의 셀(redundant cell)을 만든 후 일부 셀에 고장이 존재하면 고장 셀을 여분의 셀로 대체할 수 있는 수단을 준비한다. 이렇게 고장 셀을 여분 셀로 대체하는 것을 수리(리페어 : repair)라 한다. 고장 셀을 수리하기 위해서는 어느 셀이 고장인지를 먼저 파악하여야 하는데 레이저 수리 이전에 수행되는 테스트라 하여 이를 레이저전 테스트라 한다. 레이저전 테스트가 완료되면 메모리에서 어느 부위의 셀들이 고장인지를 확인할 수 있다. 한 개의 메모리에서 고장인 셀 들의 위치를 한눈에 알아볼 수 있도록 지도를 그려볼 수 있는데, 이를 비트맵(bit-map)이라 하고, 비트맵은 고장 셀의 위치를 논리적 주소에 따라 표시하느냐 실제 셀이 존재하는 위치에 표시하느냐에 따라 논리적 비트맵 또는 물리적 비트맵으로 분류하는데 웨이퍼 테스트에서는 통상적으로 물리적 비트맵을 이용한다.
물리적 비트맵을 이용할 경우 테스트 모드에 따라 논리적 어드레스에 변화가 생긴다. 실제적인 메모리 셀의 배치에 대응하는 물리적 어드레스와 외부에서 주어지는 어드레스 값이 다를 수 있다. 이는 메모리 셀의 물리적 어드레스와 논리적 어드레스가 서로 다르기 때문이다. 논리적 어드레스는 디바이스의 I/O 사이즈에 따라 달라지는데, I/O 사이즈가 1인 경우는 물리적 어드레스와 동일하며, I/O 어드레스가 2인 경우는 어드레스 구별을 위한 별도의 비트가 더 필요하다.
일반적으로 반도체 메모리 장치는 사용용도를 고려하여 그 출력데이터가 동일 사이클 내에 몇 비트씩 출력되느냐에 따라 ×2,×4,×8,×16,×32와 같은 형태로 이루어진다. 예컨대 16M 비트급 DRAM이라면, 16M×1, 4M×4, 2M×8, 1M×16 의 구조를 갖게 된다.
여기서, 16M×1은 1비트의 데이터를 16M 모아 놓은 것이고, 4M×4은 4비트의 데이터를 4M 모아 놓은 것이고, 2M×8은 8비트의 데이터를 2M 모아 놓은 것이고, 1M×16은 16비트의 데이터를 1M 모아 놓은 것이며 모두 한 칩에 16 M개의 셀이 집적되어 있다.
한편, 이러한 형태의 구분은 어드레스의 사용과 관련하여 실질적으로는 컬럼 어드레스의 사용이 달라짐에 의해 구분되는데, 이를 구조적으로 보면, 본딩패드를 이용하여 ×16, ×8, ×4를 정하여 패키징하는 방식을 사용하고 있다.
기존의 패키징 구조에서 본딩패드를 이용하여 ×16으로 패키징하게 되면, 이 이후에는 ×8로 바꿀 수 없다.
이렇게 반도체 메모리 장치의 용도에 따라 메모리 구조가 다양하므로, 테스트시 사용용도에 맞게 모드별 테스트를 해야한다. 일반적으로 패키지에서 사용용도가 결정되므로 패키지 테스트시 모드별 테스트를 수행한다.
그러나, 최근 들어 웨이퍼 비즈 제품 및 멀티 칩 패키지 제품에 대해서도 패키지 레벨에서 수행되는 테스트 과정을 도입하기 위한 노력들이 행해지고 있다. 이를 위해 웨이퍼 테스트시 패키지 테스트에서 사용하고 있는 항목을 혼합하여 수행하기도 한다. 이러한 형태를 혼합 테스트(mixed test)라 하는데, 혼합 테스트의 레이저전 테스트는 각각의 테스트 모드에 따른 디바이스 I/O 구성의 차이에 의해 테스트 항목의 프로그램 내 위치, 페일 비트 정보 처리 운용방법, 리페어 알고리즘 수행 방법의 복잡화 등 여러 가지 문제점이 있다.
이하, 종래에 기술에 따른 메모리 테스트 장치에 관하여 설명하기로 한다.
도 1은 종래의 반도체 메모리 테스트 장치에 관한 도면이다. 도 1을 참조하면, 종래의 반도체 메모리 테스트 장치는 피시험 메모리 장치(Device Under Test : DUT, 도시되지 않음)에 테스터가 접속되고, 테스터는 피시험 메모리 장치(DUT)로부터 출력되는 데이터와 ALPG(Algorithmic Pattern Generator)로부터 출력되는 입출력 데이터(기대치)를 비교하는 논리비교기(도시되지 않음)에서 나오는 페일 정보를 필요한 데이터 비트 수 만큼 데이터 셀렉터(1)로 입력받는다.
상기 테스터는 논리비교기로부터 출력되는 패스/페일 정보를 필요한 데이터 비트 수 만큼 처리하여 출력하는 데이터 셀렉터(1)와, 데이터 셀렉터(1)에서 출력되는 데이터의 순서를 설정값에 따른 오더링 방법에 따라 해당 순서로 변경하는 데이터 포맷터(2)와, 어드레스 발생기로부터 출력되는 어드레스를 필요한 만큼 처리하여 출력하는 어드레스 셀렉터(3)와, 어드레스 셀렉터(3)에서 출력되는 어드레스 순서를 설정값에 따른 오더링 방법에 따라 해당 순서로 변경하는 어드레스 포맷터(4)와, 현재 테스트되는 메모리의 사용용도에 맞는 규격(×2,..×16)을 설정하기 위한 디코더(5)로 구성된다.
오더링이란, 데이터 입출력시 핀의 순서에 관한 것인다. 오더링 방법 별로 시퀀셜 어드레싱 방법과 인터리스 어드레싱 방법이 JEDEC(Joint Electronic Device Engineering Council) 표준에 정의되어 있다.
일 예를 들면, 0,1,2,3번 데이터를 시퀀셜 어드레싱 방법에 의해 1,2,3,0 또는 2,3,0,1 또는 3,0,1,2 또는 2,1,3,0으로 순서를 정할 수 있고 또는 인터리브 어드레싱 방법에 의해 1,2,3,0 또는 1,0,3,2 또는 2,3,0,1 또는 3,2,1,0 으로 순서를 정할 수 있다.
종래의 페일 메모리는 사용용도에 맞는 규격별로 페일 정보가 어드레싱 되도 록 디코더(5)의 신호에 의해 CSn에 사용용도에 맞는 규격이 입력되어, 페일 메모리의 규격이 한번 정해지면 다시 변경할 수 없는 구조이다.
따라서, 종래와 같이 페일 메모리의 입출력 구성과 어드레스 구성이 단일 구조로 이루어진 상태에서, 테스트 모드(사용 용도에 따른 규격)가 달라질 경우 피시험 메모리의 영역과 페일 메모리의 영역이 서로 매칭되지 못하여 페일 어드레스가 잘못 지정될 수 있었다. 그리고 테스트 모드가 달라질 때마다 페일 메모리의 입출력 구성과 어드레스 구성에 맞도록 설정하기 위한 프로그램이 매우 복잡하여 테스트 시간상의 소모와 인력낭비가 심한 문제점이 있다.
본 발명은 이러한 문제점을 해결하기 위한 것으로, 피시험 메모리의 모드에 종류에 따라 페일 메모리의 모드 종류를 변경할 수 있도록 하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치 및 방법을 제공하는데 목적이 있다.
이러한 목적을 달성하기 위한 본 발명에 따른 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치는, 피시험 메모리의 테스트 결과를 저장하기 위한 페일 메모리; 상기 페일 메모리의 모드를 선택하는 모드 선택부; 및 상기 모드 선택부의 선택신호에 응답하여 어드레스 신호를 정렬하는 어드레스 정렬부를 포함한다.
상기 모드 선택부는 모드 레지스터 셋트 명령을 통해 모드를 선택하는 것을 특징으로 한다.
상기 어드레스 정렬부는 인가되는 어드레스 신호를 논리적 어드레스 신호로 정렬하여 출력하는 것을 특징으로 한다.
또한 상기의 목적을 달성하기 위한 본 발명에 따른 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 방법은, 피시험 메모리의 모드에 따라 페일 메모리의 모드를 설정하는 단계; 페일 메모리의 모드가 설정되면, 테스트를 개시하는 단계; 및 테스트 개시에 따라 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 페일 메모리의 논리적 어드레스에 페일 상태를 기입하는 단계를 포함한다.
상기 페일 메모리의 모드를 설정하는 단계는 피시험 메모리의 사용용도에 따라 ×1, ×2, ×4, ×8, ×16 중 어느 하나로 설정됨을 특징으로 한다.
상기 테스트 개시에 따라 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 페일 메모리의 논리적 어드레스에 페일 상태를 기입하는 단계는, 피시험 메모리의 마지막 셀 패스/페일 판단 작업이 완료될 때까지 페일이 발생하는 횟수만큼 반복됨을 특징으로 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 2는 본 발명의 바람직한 실시예에 따른 반도체 메모리 테스트 장치에 관한 도면이다. 도 2를 참조하면, 종래의 장치와 동일한 구성에 대해서는 설명을 생 략하기로 한다.
본 발명에 따른 반도체 메모리 테스트 장치는 페일 메모리(100)의 사용용도에 따른 규격을 설정하는 모드선택부(124)와, 어드레스 포맷터(122)에서 출력되는 어드레스를 모드선택부(124)의 신호에 대응되는 신호로 정렬하는 어드레스 정렬부(123)와, 모드선택부(124)의 신호에 응답하여 페일 메모리의 규격에 대한 신호를 출력하는 디코더(125)를 포함한다.
상기 모드 선택부(124)는 피시험 메모리 장치의 사용용도에 따라 모드를 선택하여 선택된 모드 정보를 페일 메모리로 출력한다.
모드 선택부는 모드 레지스터 셋트(Mode Register Set) 명령을 통해 모드를 선택할 수 있다.
상기 어드레스 정렬부(123)는 모드 선택부(124)의 선택신호에 응답하여 어드레스 신호를 논리적 어드레스로 정렬하여 페일 메모리(100)의 출력한다.
상기 반도체 메모리 테스트 장치의 테스트 동작을 설명하기 전에 페일 메모리의 어드레스 구조를 도면을 참조하여 살펴보기로 한다.
도 3a 내지 도 3d는 각 테스트 모드별로 페일 메모리의 물리적 어드레스를 논리적 어드레스로 표현하기 위한 도면이다.
도 3a는 메모리 영역을 물리적으로 구분한 경우를 도시한 것으로서, AREA 0～7까지 8영역으로 구분된다. 도 3b는 ×2 모드로 사용될 경우에 대한 페일 메모리의 논리적 어드레스 구조를 보여준다. 도 3c는 ×4 모드로 사용될 경우에 대한 페일 메모리의 논리적 어드레스 구조를 보여준다. 도 3d는 ×8 모드로 사용될 경우에 대한 페일 메모리의 논리적 어드레스 구조를 보여준다.
도 4는 각 테스트 모드별 페일 메모리의 각 영역을 지정하기 위해 필요한 신호에 대한 테이블을 보여주는 도면이다. 도 4를 참조하면, ×8 모드에서는 각 영역을 지정할 때 입출력 번호만 제공되면 해당 논리적 어드레스로 정보가 매핑(mapping)될 수 있고, ×4 모드에서는 입출력 번호와 입출력 번호가 동일한 다른 영역을 구분하기 위한 별도의 신호(예컨대, Y8)를 제공하도록 되어 있다. 그리고 ×2 모드에서는 입출력 번호와 입출력 번호가 동일한 다른 영역들이 3영역 더 많으므로 4개의 영역을 선택할 수 있기 위한 별도의 신호(예컨대, Y8 및 Y9)가 2비트 제공되어 한다.
상기와 같이 각 모드 별로 어드레스를 지정하기 위한 신호 체계는 서로 다른다.
이하 도 5를 참조하여 상기 도 3a 내지 도 3d 그리고 도 4의 내용을 결합하여 설명하기로 한다.
도 5는 페일 메모리의 물리적 어드레스 영역에 대한 모드별 논리적 어드레스 영역으로 일대일 매핑할 때의 도면이다. 도 5에 도시된 바와 같이, 각 영역 AREA 0 ~ 7은 ×8 테스트 모드에서는 예시적으로 I/O 4, I/O 7, I/O 0, I/O 3, I/O 2, I/O 1, I/O 6, I/O 5로 매핑될 수 있다. ×4 테스트 모드에서는 예시적으로 I/O 2 및 /Y8, I/O 1 및 /Y8, I/O 2 및 Y8, I/O 1 및 Y8, I/O 3 및 /Y8, I/O 0 및 /Y8, I/O 3 및 Y8, I/O 0 및 Y8로 매핑될 수 있다. ×2 테스트 모드에서는 예시적으로 I/O 1 및 /Y8 그리고 /Y9, I/O 1 및 /Y9 그리고 Y8, I/O 1 및 Y9 그리고 /Y8, I/O 1 및 Y9 그리고 Y8, I/O 0 및 /Y8 그리고 /Y9, I/O 0 및 /Y9 그리고 Y8, I/O 0 및 Y9 그리고 /Y8, I/O 0 및 Y9 그리고 Y8로 매핑될 수 있다.
상기 각 물리적 어드레스에 대한 모드별 논리적 어드레스 지정은 상기의 방법에 한정되지 아니하며, 사용자에 의해 어떠한 형태로든 변경가능하다.
상기와 같이 물리적 어드레스에 대한 논리적 어드레스 구성이 설정되어 실질적으로 반도체 메모리를 테스트하면 다음과 같다.
먼저 피시험 메모리의 사용용도에 따라 ×1, ×2, ×4, ×8, ×16 중 어느 하나로 페일 메모리의 모드를 설정한다. 페일 메모리의 모드가 설정되면, 테스트를 개시하여, 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 페일 메모리의 논리적 어드레스에 페일 상태를 기입해 나간다. 페일이 발생되지 않으면 그래도 모든 어드레스를 패스시켜 양품 처리하고, 페일 발생되면 마지막 셀까지 모두 검사하여 페일의 위치를 페일 메모리의 논리적 어드레스에 기입한다.
상기 테스트 개시에 따라 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 페일 메모리의 논리적 어드레스에 페일 상태를 기입하는 단계는, 피시험 메모리의 마지막 셀 패스/페일 판단 작업이 완료될 때까지 페일이 발생하는 횟수만큼 반복하면 된다.
이상 본 발명에 대하여 그 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시켜 실시할 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 앞으로의 실 시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.
이상 설명한 바와 같이, 본 발명에 따르면 페일 메모리의 영역별 물리적 어드레스를 피시험 메모리의 모드에 따라 논리적 어드레스로 변경해주므로 페일이 발생된 실질적인 위치를 정확하게 기입할 수 있고, 페일 메모리를 모드 별로 설정할 수 있으므로 모드 별로 페일 메모리를 모두 구비하지 않아도 된다.
즉, 종래에 페일 메모리의 모드가 정해지면 다른 모드로 변경할 수 없기 때문에 모드 별로 페일 메모리를 일일이 구비해야 했던 문제점이 해소되는 효과가 있다.

Claims (6)

  1. 피시험 메모리의 테스트 결과를 저장하기 위한 페일 메모리;
    상기 피시험 메모리의 사용 용도에 따라 결정되는 상기 피시험 메모리의 상기 사용용도에 맞는 규격에 해당하는, 상기 페일 메모리의 모드를 선택하는 모드 선택부; 및
    상기 모드 선택부의 선택신호에 응답하여 상기 페일 메모리의 물리적 어드레스 신호를 상기 사용용도에 따라 상기 페일 메모리의 논리적 어드레스 신호로 정렬하여 출력하는 어드레스 정렬부를 포함하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치.
  2. 제 1 항에 있어서, 상기 모드 선택부는
    모드 레지스터 셋트 명령을 통해 모드를 선택하는 것을 특징으로 하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 장치.
  3. 삭제
  4. 피시험 메모리의 사용용도에 해당하는 모드에 따라 페일 메모리의 모드(상기 페일 메모리의 모드는 상기 피시험 메모리의 사용용도에 따른 규격에 해당함)를 설정하는 단계;
    상기 페일 메모리의 모드가 설정되면, 테스트를 개시하는 단계; 및
    테스트 개시에 따라 상기 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 상기 페일 메모리의 논리적 어드레스(상기 페일 메모리의 논리적 어드레스는 상기 피시험 메모리의 사용 용도에 따라 상기 페일 메모리의 물리적 어드레스가 정렬된 것임)에 페일 상태를 기입하는 단계를 포함하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 방법.
  5. 제 4 항에 있어서, 상기 페일 메모리의 모드를 설정하는 단계는
    상기 피시험 메모리의 사용용도에 따라 ×1, ×2, ×4, ×8, ×16 중 어느 하나로 설정됨을 특징으로 하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 방법.
  6. 제 4 항에 있어서, 상기 테스트 개시에 따라 상기 피시험 메모리에서 페일이 발생된 셀의 어드레스에 대응되는 페일 메모리의 논리적 어드레스에 페일 상태를 기입하는 단계는, 피시험 메모리의 마지막 셀 패스/페일 판단 작업이 완료될 때까지 페일이 발생하는 횟수만큼 반복됨을 특징으로 하는 모드별 논리적 어드레스를 설정하는 반도체 메모리 테스트 방법.
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