JP2584673B2 - テストデータ変更回路を有する論理回路テスト装置 - Google Patents
テストデータ変更回路を有する論理回路テスト装置Info
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- JP2584673B2 JP2584673B2 JP1145112A JP14511289A JP2584673B2 JP 2584673 B2 JP2584673 B2 JP 2584673B2 JP 1145112 A JP1145112 A JP 1145112A JP 14511289 A JP14511289 A JP 14511289A JP 2584673 B2 JP2584673 B2 JP 2584673B2
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
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- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路テスト装置に関し、特に、テスト
装置内でのテストデータの変更に関する。
装置内でのテストデータの変更に関する。
論理回路のテストのためには、非常に大量のテストデ
ータが必要である。テストデータは、多数のテストパタ
ーンを含み、通常、コンピュータにより、ほぼ完全に自
動的に作成される。テスト装置において、相次ぐテスト
パターンが次々とテスタピン群に供給され、テストパタ
ーンの諸ビツトは対応するテスタピンに割当てられる。
ータが必要である。テストデータは、多数のテストパタ
ーンを含み、通常、コンピュータにより、ほぼ完全に自
動的に作成される。テスト装置において、相次ぐテスト
パターンが次々とテスタピン群に供給され、テストパタ
ーンの諸ビツトは対応するテスタピンに割当てられる。
論理回路テスト装置の一例として、VLSIのスキヤンテ
ストを行なう装置が、INTERNATIONAL TEST CONFERENCE
1985 PROCEEDINGS,第431〜436頁に記載されている。ス
キヤンテストにおいて、被テスト論理回路は複数のサブ
ネツトワークに分割され、各サブネツトワークは、入力
側ラツチ群と、出力側ラツチ群と、これらラツチ群の間
の組合せ論理ブロツクとからなり、各組合せ論理ブロツ
クが、テスト用入力データを入力側ラツチ群にスキヤン
インし、次いで出力データを出力側ラツチ群からスキヤ
ンアウトして期待値と比較することによつて、個別的に
テストされる。各サブネツトワークのために一連のテス
トパターンが用意され、各テストパターンの各ビツト
は、対応するサブネツトワークの仮想的なピン番号に割
当てられる。テストデータは、ホストコンピユータから
テスト装置内のテストパターンバツフアに転送され、そ
こから、各テストパターンがローカル記憶装置に順次移
される。ローカル記憶装置内のアドレスは、そこに保持
されているデータがテスタピン群に適用される順序に対
応し、各アドレス内のビツト位置は、そのビツトに割当
てられたテスタピン番号に対応する。各テストパターン
がテストパターンバツフアからローカル記憶装置に移さ
れる時に、変換回路が、仮想ピン番号を、ローカル記憶
装置内のアドレスとビツト位置（テスタピン番号）に変
換する。
ストを行なう装置が、INTERNATIONAL TEST CONFERENCE
1985 PROCEEDINGS,第431〜436頁に記載されている。ス
キヤンテストにおいて、被テスト論理回路は複数のサブ
ネツトワークに分割され、各サブネツトワークは、入力
側ラツチ群と、出力側ラツチ群と、これらラツチ群の間
の組合せ論理ブロツクとからなり、各組合せ論理ブロツ
クが、テスト用入力データを入力側ラツチ群にスキヤン
インし、次いで出力データを出力側ラツチ群からスキヤ
ンアウトして期待値と比較することによつて、個別的に
テストされる。各サブネツトワークのために一連のテス
トパターンが用意され、各テストパターンの各ビツト
は、対応するサブネツトワークの仮想的なピン番号に割
当てられる。テストデータは、ホストコンピユータから
テスト装置内のテストパターンバツフアに転送され、そ
こから、各テストパターンがローカル記憶装置に順次移
される。ローカル記憶装置内のアドレスは、そこに保持
されているデータがテスタピン群に適用される順序に対
応し、各アドレス内のビツト位置は、そのビツトに割当
てられたテスタピン番号に対応する。各テストパターン
がテストパターンバツフアからローカル記憶装置に移さ
れる時に、変換回路が、仮想ピン番号を、ローカル記憶
装置内のアドレスとビツト位置（テスタピン番号）に変
換する。
テスト実行段階において、テストデータの部分的変更
の必要なことが、しばしば判明する。例えば、テストデ
ータ自体が適切でなかつたり、あるいは、論理構造のみ
に基づいて作られたテストデータが、回路特性の影響で
不適切になつたりすることがあるからである。ところ
が、前記のスキヤンテスト装置を含めて、従来のテスト
装置は、テストデータを変更することができない。テス
トデータの変更は、他の適当な装置、例えばホストコン
ピユータにより行なわなければならず、その間、テスト
は中断される。また、一時的な変更を要するのみで、原
テストデータを変更する必要はない場合があるが、この
ような場合には、原テストデータのほかに、部分的に変
更されたテストデータの完全な組を作らなければならな
い。
の必要なことが、しばしば判明する。例えば、テストデ
ータ自体が適切でなかつたり、あるいは、論理構造のみ
に基づいて作られたテストデータが、回路特性の影響で
不適切になつたりすることがあるからである。ところ
が、前記のスキヤンテスト装置を含めて、従来のテスト
装置は、テストデータを変更することができない。テス
トデータの変更は、他の適当な装置、例えばホストコン
ピユータにより行なわなければならず、その間、テスト
は中断される。また、一時的な変更を要するのみで、原
テストデータを変更する必要はない場合があるが、この
ような場合には、原テストデータのほかに、部分的に変
更されたテストデータの完全な組を作らなければならな
い。
テストパターンバツフアの内容を使用者が変更できる
機構を設けるだけならば、容易である。しかし、テスト
パターンバツフアのどこに変更すべきテストパターンビ
ツトがあるかを知るのは、簡単ではない。特に、前述の
スキヤンテスト装置の場合、テスタピン番号とは異なる
仮想ピン番号が用いられ、しかも、一連のテストパター
ンに共通な制御情報部分を省略して圧縮した形式がとら
れているので、テストパターンバツフア内のテストデー
タの変更は一段と困難である。
機構を設けるだけならば、容易である。しかし、テスト
パターンバツフアのどこに変更すべきテストパターンビ
ツトがあるかを知るのは、簡単ではない。特に、前述の
スキヤンテスト装置の場合、テスタピン番号とは異なる
仮想ピン番号が用いられ、しかも、一連のテストパター
ンに共通な制御情報部分を省略して圧縮した形式がとら
れているので、テストパターンバツフア内のテストデー
タの変更は一段と困難である。
本発明の目的は、テスト実行時に、テストデータの任
意の部分を、必要に応じて一時的に変更できるように
し、それによつて前記の問題を解決することにある。
意の部分を、必要に応じて一時的に変更できるように
し、それによつて前記の問題を解決することにある。
本発明によれば、テストデータを保持する第１記憶装
置（例えば、前記スキヤンテスト装置におけるテストパ
ターンバツフア）から各テストパターンをテスタピンに
対応付けて記憶する第２記憶装置（例えば、前記スキヤ
ンテスト装置におけるローカル記憶装置）へのデータ転
送回路中に、第１記憶装置からのテストパターンを変更
するためのデータ変換回路と、このデータ変換回路を制
御する制御データを保持するための第３記憶装置とが設
けられる。
置（例えば、前記スキヤンテスト装置におけるテストパ
ターンバツフア）から各テストパターンをテスタピンに
対応付けて記憶する第２記憶装置（例えば、前記スキヤ
ンテスト装置におけるローカル記憶装置）へのデータ転
送回路中に、第１記憶装置からのテストパターンを変更
するためのデータ変換回路と、このデータ変換回路を制
御する制御データを保持するための第３記憶装置とが設
けられる。
前記データ変換回路は、原テストパターンと変更用デ
ータの間の複数種の論理演算を選択的に行なう論理回路
を含み、前記制御データは、前記変更用データと、前記
複数種の論理演算の任意の一つを指定する演算指定情報
を含む。
ータの間の複数種の論理演算を選択的に行なう論理回路
を含み、前記制御データは、前記変更用データと、前記
複数種の論理演算の任意の一つを指定する演算指定情報
を含む。
更に、第１記憶装置内の各テストパターンがその各ビ
ツトに割当てられたピン番号を識別する情報を伴う場
合、第３記憶装置中の各記憶位置にこのピン番号に対応
するアドレスを与え、制御データの読出位置は、テスト
パターンと共に読出されたピン番号識別情報により指定
されるように構成する。
ツトに割当てられたピン番号を識別する情報を伴う場
合、第３記憶装置中の各記憶位置にこのピン番号に対応
するアドレスを与え、制御データの読出位置は、テスト
パターンと共に読出されたピン番号識別情報により指定
されるように構成する。
データ転送回路中に設けられたデータ変換回路は、テ
ストパターンを、第１記憶装置から第２記憶装置への転
送の途上で変更する。変更位置、変更態様等は、適当な
制御データを第３記憶装置に書込むことにより、容易に
指定することができる。したがつて、原テストデータを
変更する必要なしに、テスト実行時にテストパターンを
任意に変更することができ、しかも、変更は一時的であ
つて、原テストデータは不変に保たれる。
ストパターンを、第１記憶装置から第２記憶装置への転
送の途上で変更する。変更位置、変更態様等は、適当な
制御データを第３記憶装置に書込むことにより、容易に
指定することができる。したがつて、原テストデータを
変更する必要なしに、テスト実行時にテストパターンを
任意に変更することができ、しかも、変更は一時的であ
つて、原テストデータは不変に保たれる。
制御データの変更データ部分は、任意所望の値に設定
することができ、加えて、演算指令部分により、複数の
変更態様（例えば、不変更，原データの反転，変更デー
タによる置換等）の一つを指定することができる。デー
タ変換回路中の論理回路は、原テストパターンと変更用
データに対して指定された論理演算を実行する。したが
つて、多様な変更が可能である。
することができ、加えて、演算指令部分により、複数の
変更態様（例えば、不変更，原データの反転，変更デー
タによる置換等）の一つを指定することができる。デー
タ変換回路中の論理回路は、原テストパターンと変更用
データに対して指定された論理演算を実行する。したが
つて、多様な変更が可能である。
更に、第３記憶装置がピン番号に対応するアドレスで
アクセスされる構成では、所望のピン番号に対応するア
ドレス位置に所望の制御データを書込むことにより、所
期の変更が実現される。したがつて、仮想ピン番号が用
いられるスキヤンテスト用のテストデータであつても、
容易に変更を行なうことができる。
アクセスされる構成では、所望のピン番号に対応するア
ドレス位置に所望の制御データを書込むことにより、所
期の変更が実現される。したがつて、仮想ピン番号が用
いられるスキヤンテスト用のテストデータであつても、
容易に変更を行なうことができる。
第１図は、本発明によるテスト装置のテストデータ変
更機構の一実施例を、ブロツクダイヤグラムで示す。こ
のテスト装置は、スキヤンテスト用のものである。原テ
ストデータは、充分な容量を持つバツフア記憶装置（B
S）１に、仮想ピン番号と関連付けて蓄積される。仮想
ピン番号は、被テスト回路内の各サブネツトワークの各
入力側ラツチの入力端子と各出力側ラツチの出力端子
に、仮に与えられたピン番号である。第１のテーブル記
憶装置（TS1）２は、仮想ピン番号をローカル記憶装置
（LS）３のアドレスとビツト位置（テスタピン番号に対
応）に変換するためのテーブル（前出文献にいう変換テ
ーブルに対応）を保持する。
更機構の一実施例を、ブロツクダイヤグラムで示す。こ
のテスト装置は、スキヤンテスト用のものである。原テ
ストデータは、充分な容量を持つバツフア記憶装置（B
S）１に、仮想ピン番号と関連付けて蓄積される。仮想
ピン番号は、被テスト回路内の各サブネツトワークの各
入力側ラツチの入力端子と各出力側ラツチの出力端子
に、仮に与えられたピン番号である。第１のテーブル記
憶装置（TS1）２は、仮想ピン番号をローカル記憶装置
（LS）３のアドレスとビツト位置（テスタピン番号に対
応）に変換するためのテーブル（前出文献にいう変換テ
ーブルに対応）を保持する。
バツフア記憶装置１から読出されたテストデータに対
応する仮想ピン番号は、第１テーブル記憶装置２にアド
レスとして供給されて、このアドレスから、ローカル記
憶装置３中の対応するアドレス（LSアドレス）とテスタ
ピン番号が読出される。LSアドレスは、デコーダ（DE
C）４を介してローカル記憶装置３中の対応するアドレ
ス位置を指定し、テスタピン番号を、デマルチプレクサ
５を介して、テストデータを対応するビツト位置に転送
する。
応する仮想ピン番号は、第１テーブル記憶装置２にアド
レスとして供給されて、このアドレスから、ローカル記
憶装置３中の対応するアドレス（LSアドレス）とテスタ
ピン番号が読出される。LSアドレスは、デコーダ（DE
C）４を介してローカル記憶装置３中の対応するアドレ
ス位置を指定し、テスタピン番号を、デマルチプレクサ
５を介して、テストデータを対応するビツト位置に転送
する。
第２図は、第１テーブル記憶装置２のピン番号変換機
能を図式的に示す。バツフア記憶装置１内のあるテスト
パターンは、仮想ピン１〜５に印加されるべきスキヤン
イン値Ａ〜Ｅと、仮想ピン６〜８から得られると期待さ
れるスキヤンアウト値Ｆ〜Ｈとからなる。各仮想ピン番
号は、第１テーブル記憶装置２によつて、LSアドレスと
テスタピン番号に変換される。その結果、スキヤンイン
値Ａ〜Ｅは、LSアドレス０〜４のテスタピン番号位置６
に格納されて、テスタピン６を通り入力側フリツプフロ
ツプ群FFiにスキヤンインされ、他方、スキヤンアウト
値Ｆ〜Ｈは、LSアドレス６〜８のテスタピン番号位置８
に格納されて、テスタピン８からスキヤンアウトされる
出力側フリツプフロツプ群FFoの出力と比較される。
能を図式的に示す。バツフア記憶装置１内のあるテスト
パターンは、仮想ピン１〜５に印加されるべきスキヤン
イン値Ａ〜Ｅと、仮想ピン６〜８から得られると期待さ
れるスキヤンアウト値Ｆ〜Ｈとからなる。各仮想ピン番
号は、第１テーブル記憶装置２によつて、LSアドレスと
テスタピン番号に変換される。その結果、スキヤンイン
値Ａ〜Ｅは、LSアドレス０〜４のテスタピン番号位置６
に格納されて、テスタピン６を通り入力側フリツプフロ
ツプ群FFiにスキヤンインされ、他方、スキヤンアウト
値Ｆ〜Ｈは、LSアドレス６〜８のテスタピン番号位置８
に格納されて、テスタピン８からスキヤンアウトされる
出力側フリツプフロツプ群FFoの出力と比較される。
第１図に戻り、従来装置では、バツフア記憶装置１か
ら読出されたテストデータDIが、直接デマルチプレクサ
５に供給される。これと対照的に、本発明によれば、第
２のテーブル記憶装置（TS2）６と、データ変換回路７
とが設けられる。第２テーブル記憶装置６は、第１テー
ブル記憶装置２と同様に、バツフア記憶装置１からの仮
想ピン番号によりアドレスされ、その各アドレス位置
は、コントロールデータと、マスクデータＭと、変換デ
ータDXとを保持する。これらのデータは、このテスト装
置の図示されていない入力機器（例えばキーボード）を
介して、第２テーブル記憶装置６に書込まれる。データ
変換回路７は、第２テーブル記憶装置６からのマスクデ
ータＭ及び変換データDXと、バツフア記憶装置１からの
テストデータDIとをオペランドとして受け、第２テーブ
ル記憶装置６からのコントロールデータの値が指定する
論理演算をこれらのオペランドに施して、その結果をデ
マルチプレクサ５に送る。
ら読出されたテストデータDIが、直接デマルチプレクサ
５に供給される。これと対照的に、本発明によれば、第
２のテーブル記憶装置（TS2）６と、データ変換回路７
とが設けられる。第２テーブル記憶装置６は、第１テー
ブル記憶装置２と同様に、バツフア記憶装置１からの仮
想ピン番号によりアドレスされ、その各アドレス位置
は、コントロールデータと、マスクデータＭと、変換デ
ータDXとを保持する。これらのデータは、このテスト装
置の図示されていない入力機器（例えばキーボード）を
介して、第２テーブル記憶装置６に書込まれる。データ
変換回路７は、第２テーブル記憶装置６からのマスクデ
ータＭ及び変換データDXと、バツフア記憶装置１からの
テストデータDIとをオペランドとして受け、第２テーブ
ル記憶装置６からのコントロールデータの値が指定する
論理演算をこれらのオペランドに施して、その結果をデ
マルチプレクサ５に送る。
第３図は、データ変換回路７がコントロールデータの
値に応じて行なう演算の例を論理式で示し、第４図は、
データ変換回路７の論理構造の一例を示す。コントロー
ルデータが“0"の時は、ANDゲート10を経て、バツフア
記憶装置１からのテストデータDIがそのまま得られ、コ
ントロールデータが“1"の時は、インバータ11とANDゲ
ート12を経て、テストデータの反転▲▼が得られ、
コントロールデータが“2"の時は、ANDゲート13、ORゲ
ート14、ANDゲート15を経て、テストデータDIと第２テ
ーブル記憶装置６からのマスクデータＭの論理積（DI・
Ｍ）と、第２テーブル記憶装置６からの変換データDXと
の論理和（（DI・Ｍ）＋DX）が得られ、コントロールデ
ータが“3"の時は、ANDゲート16を経て、変換データDX
がそのまま得られる。ANDゲート10,12,15,16の選択は、
コントロールデータをデコードするデコーダ17により行
なわれる。
値に応じて行なう演算の例を論理式で示し、第４図は、
データ変換回路７の論理構造の一例を示す。コントロー
ルデータが“0"の時は、ANDゲート10を経て、バツフア
記憶装置１からのテストデータDIがそのまま得られ、コ
ントロールデータが“1"の時は、インバータ11とANDゲ
ート12を経て、テストデータの反転▲▼が得られ、
コントロールデータが“2"の時は、ANDゲート13、ORゲ
ート14、ANDゲート15を経て、テストデータDIと第２テ
ーブル記憶装置６からのマスクデータＭの論理積（DI・
Ｍ）と、第２テーブル記憶装置６からの変換データDXと
の論理和（（DI・Ｍ）＋DX）が得られ、コントロールデ
ータが“3"の時は、ANDゲート16を経て、変換データDX
がそのまま得られる。ANDゲート10,12,15,16の選択は、
コントロールデータをデコードするデコーダ17により行
なわれる。
以上のようにして、第２テーブル記憶装置６における
所望の仮想ピン番号に対応するアドレス位置のデータを
適当な値に設定することにより、テストデータの一部
を、テスト実行時点において、一時的に変更することが
できる。
所望の仮想ピン番号に対応するアドレス位置のデータを
適当な値に設定することにより、テストデータの一部
を、テスト実行時点において、一時的に変更することが
できる。
以上において、本発明はスキヤンテスト装置に関して
説明されたが、本発明は、他の型、例えば、入力パター
ンが複数のピンに並列に供給される型のテスト装置に
も、同様に適用することができる。
説明されたが、本発明は、他の型、例えば、入力パター
ンが複数のピンに並列に供給される型のテスト装置に
も、同様に適用することができる。
本発明によれば、テスト装置の内部において、テスト
データをテスト実行時点で一時的に変更することができ
る。原テストデータは変更する必要がないから、テスト
現場で簡単にテストデータの変更ができ、テスト中断時
間が短縮される。複雑な構造のスキヤンテスト用テスト
データの変更も容易である。
データをテスト実行時点で一時的に変更することができ
る。原テストデータは変更する必要がないから、テスト
現場で簡単にテストデータの変更ができ、テスト中断時
間が短縮される。複雑な構造のスキヤンテスト用テスト
データの変更も容易である。
第１図は本発明によるテストデータ変更機構の一実施例
を示すブロツクダイヤグラムであり、第２図はピン番号
変換機能を説明するための模式図であり、第３図は第１
図中のデータ変換回路の機能を示す図であり、第４図は
第３図に示された変換機能を実現する回路の一例を示す
図である。 １……テストデータを保持する記憶装置、２……ピン番
号変換用テーブル、３……テストパターンを記憶する記
憶装置、６……変更制御データを保持する記憶装置、７
……データ変換回路。
を示すブロツクダイヤグラムであり、第２図はピン番号
変換機能を説明するための模式図であり、第３図は第１
図中のデータ変換回路の機能を示す図であり、第４図は
第３図に示された変換機能を実現する回路の一例を示す
図である。 １……テストデータを保持する記憶装置、２……ピン番
号変換用テーブル、３……テストパターンを記憶する記
憶装置、６……変更制御データを保持する記憶装置、７
……データ変換回路。
Claims (2)
- 【請求項１】複数のテストパターンを含むテストデータ
を保持するための第１記憶装置と、各テストパターンを
テスタピン群に対応付けて保持するための第２記憶装置
と、前記第１記憶装置から前記第２記憶装置へ各テスト
パターンを転送するための転送回路とを備え、特徴とし
て、前記転送回路は、前記第１記憶装置からのテストパ
ターンを変更するためのデータ変換回路と、前記データ
変換回路を制御する制御データを保持するための第３記
憶装置とを含み、前記データ変換回路は、前記第１記憶
装置からのテストパターンと変更用データの間の複数種
の論理演算を選択的に行なう論理回路を含み、前記制御
データは、前記変更用データと、前記複数の論理演算の
任意の一つを指定する演算指定情報を含む、論理回路テ
スト装置。 - 【請求項２】請求項１において、前記第１記憶装置内の
各テストパターンは、その各ビツトに割当てられたピン
番号を識別する情報を伴い、前記第３記憶装置中の各記
憶位置は、前記ピン番号に対応するアドレスを持ち、前
記制御データの読出位置が前記第１記憶装置からテスト
パターンと共に読出されたピン番号識別情報によつて指
定される、論理回路テスト装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145112A JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
| US07/532,447 US5072178A (en) | 1989-06-09 | 1990-06-04 | Method and apparatus for testing logic circuitry by applying a logical test pattern |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1145112A JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0312573A JPH0312573A (ja) | 1991-01-21 |
| JP2584673B2 true JP2584673B2 (ja) | 1997-02-26 |
Family
ID=15377666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145112A Expired - Lifetime JP2584673B2 (ja) | 1989-06-09 | 1989-06-09 | テストデータ変更回路を有する論理回路テスト装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072178A (ja) |
| JP (1) | JP2584673B2 (ja) |
Families Citing this family (69)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243273A (en) * | 1990-09-12 | 1993-09-07 | Hewlett-Packard Company | General purpose, reconfigurable system for processing serial bit streams |
| US5519719A (en) * | 1991-12-19 | 1996-05-21 | Adc Telecommunications, Inc. | Universal pattern generator |
| EP0578858A1 (en) * | 1992-07-17 | 1994-01-19 | International Business Machines Corporation | AC interconnect test of integrated circuit chips |
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