JPS6149698B2 - - Google Patents
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- JPS6149698B2 JPS6149698B2 JP56176419A JP17641981A JPS6149698B2 JP S6149698 B2 JPS6149698 B2 JP S6149698B2 JP 56176419 A JP56176419 A JP 56176419A JP 17641981 A JP17641981 A JP 17641981A JP S6149698 B2 JPS6149698 B2 JP S6149698B2
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- 238000000034 method Methods 0.000 claims description 17
- 230000010354 integration Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318558—Addressing or selecting of subparts of the device under test
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2201/00—Indexing scheme relating to error detection, to error correction, and to monitoring
- G06F2201/88—Monitoring involving counting
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はデータ処理システムを構成するハード
ウエア、例えばフリツプフロツプ、ゲート等の情
報を知るためのスキヤンアウト方式に関する。
ウエア、例えばフリツプフロツプ、ゲート等の情
報を知るためのスキヤンアウト方式に関する。
(2) 技術の背景
回路がLSI化されると、入出力ピンの数の限界
でLSIの内部回路の状態を直接知ることは困難で
あるが、スキヤンアウトによる方法は少数の入出
力ピンで内部回路の状態を知る方法として有効な
手段である。
でLSIの内部回路の状態を直接知ることは困難で
あるが、スキヤンアウトによる方法は少数の入出
力ピンで内部回路の状態を知る方法として有効な
手段である。
回路を構成するフリツプフロツプ（FF）やゲ
ートには、それぞれアドレスが割当てられてお
り、このアドレスをスキヤンアドレスという。論
理ブロツク（LSI等）内の任意のFFの状態を知
ろうとするとき、このFFに与えられたスキヤン
アドレスを外部から与えると、第１図に示すよう
に、マルチプレクサ（MPX）２２およびマルチ
プレクサ（MPX）１４により選択されて、指定
したFFの内容がスキヤン結果（SO）として出力
される。
ートには、それぞれアドレスが割当てられてお
り、このアドレスをスキヤンアドレスという。論
理ブロツク（LSI等）内の任意のFFの状態を知
ろうとするとき、このFFに与えられたスキヤン
アドレスを外部から与えると、第１図に示すよう
に、マルチプレクサ（MPX）２２およびマルチ
プレクサ（MPX）１４により選択されて、指定
したFFの内容がスキヤン結果（SO）として出力
される。
スキヤンアドレスは２つの部分に分けられ、上
位の部分は各論理ブロツクから送られて来るスキ
ヤン結果のうち、必要とする論理ブロツク１１を
選択するために使用される。スキヤンアドレスの
下位は、論理ブロツク１１内の任意のFF２１ま
たはゲートを選択するためのアドレスとして、全
論理ブロツクに対して共通に使用される。第１図
においてスキヤンアドレスの上位のビツトはレジ
スタ１２に下位のビツトはレジスタ１３に置かれ
たものとして示されている。
位の部分は各論理ブロツクから送られて来るスキ
ヤン結果のうち、必要とする論理ブロツク１１を
選択するために使用される。スキヤンアドレスの
下位は、論理ブロツク１１内の任意のFF２１ま
たはゲートを選択するためのアドレスとして、全
論理ブロツクに対して共通に使用される。第１図
においてスキヤンアドレスの上位のビツトはレジ
スタ１２に下位のビツトはレジスタ１３に置かれ
たものとして示されている。
各論理ブロツク（LSI）の内容を、より詳しく
説明したのが第２図である。論理ブロツク１１内
には論理ゲート３１ないし３３およびFF３４な
いし３７を含み、上記各ゲートおよびFFにはそ
れぞれスキヤンアドレスが割当てられると同時
に、それぞれの出力はMPX２２に供給されてい
る。MPX２２は前記スキヤンアドレスに対応し
て各ゲートまたはFFの出力を論理ブロツクの外
へ出力するように構成されている。
説明したのが第２図である。論理ブロツク１１内
には論理ゲート３１ないし３３およびFF３４な
いし３７を含み、上記各ゲートおよびFFにはそ
れぞれスキヤンアドレスが割当てられると同時
に、それぞれの出力はMPX２２に供給されてい
る。MPX２２は前記スキヤンアドレスに対応し
て各ゲートまたはFFの出力を論理ブロツクの外
へ出力するように構成されている。
従つて、任意のゲートまたはFFの内容を読出
そうとするときは、それぞれに割当てられたスキ
ヤンアドレスを論理ブロツクの外からMPXに与
えることにより任意に読出すことが可能である。
しかし、LSIの集積度が増すと読出し対象となる
論理ゲートやFFも増加し、アドレス数ｘも増加
し、アドレス空間ｘを実現するためのアドレス線
ｎも増加する。ｎ＝log2xであるから集積度が倍
になるごとにスキヤンアウトに必要な入出力ピン
数も１本ずつ増加する。
そうとするときは、それぞれに割当てられたスキ
ヤンアドレスを論理ブロツクの外からMPXに与
えることにより任意に読出すことが可能である。
しかし、LSIの集積度が増すと読出し対象となる
論理ゲートやFFも増加し、アドレス数ｘも増加
し、アドレス空間ｘを実現するためのアドレス線
ｎも増加する。ｎ＝log2xであるから集積度が倍
になるごとにスキヤンアウトに必要な入出力ピン
数も１本ずつ増加する。
一方、LSIの集積度は単位面積当りのゲート数
で決まるが、入出力ピンの数は単位長さ当りのピ
ン数で決まるため、入出力ピンの増加は集積度に
追従できなくなり、第２図の方法によるスキヤン
アウト方法では、LSIの集積度が増しても、入出
力ピンの数を増加することが難しく、限界が生じ
ている。
で決まるが、入出力ピンの数は単位長さ当りのピ
ン数で決まるため、入出力ピンの増加は集積度に
追従できなくなり、第２図の方法によるスキヤン
アウト方法では、LSIの集積度が増しても、入出
力ピンの数を増加することが難しく、限界が生じ
ている。
そこで、LSIの集積度が増しても、入出力ピン
の増加を招くことなく、スキヤンアウトを可能な
らしめる方式の開発が望まれていた。
の増加を招くことなく、スキヤンアウトを可能な
らしめる方式の開発が望まれていた。
(3) 従来技術と問題点
上述のような背景のもと、従来は、第３図に示
されるような回路が用いられていた。これは論理
ブロツク４１内のすべてのFF４５ないし４８を
破線で示すように、シフトレジスタとして環状に
接続し、スキヤンアウトを行うときは、スキヤン
クロツク（SC）により順次シフトして読出す方
式である。上記のように、論理ブロツク４１内の
すべてのFF４５ないし４８をシフトレジスタと
して結合し、最後のFF４８の出力をスキヤン結
果（SO）として論理ブロツク４１の外へ出力す
ることにより、スキヤンアウトのために必要な信
号は、スキヤンクロツクのみとなり、スキヤンア
ドレス信号は不要となり入出力ピンを減少でき
る。
されるような回路が用いられていた。これは論理
ブロツク４１内のすべてのFF４５ないし４８を
破線で示すように、シフトレジスタとして環状に
接続し、スキヤンアウトを行うときは、スキヤン
クロツク（SC）により順次シフトして読出す方
式である。上記のように、論理ブロツク４１内の
すべてのFF４５ないし４８をシフトレジスタと
して結合し、最後のFF４８の出力をスキヤン結
果（SO）として論理ブロツク４１の外へ出力す
ることにより、スキヤンアウトのために必要な信
号は、スキヤンクロツクのみとなり、スキヤンア
ドレス信号は不要となり入出力ピンを減少でき
る。
しかしながら、上述の方式を採つた場合、スキ
ヤンクロツクのみで順次FFの内容を取り出すこ
とができるため、すべてのFFのスキヤンアウト
（全ログアウト）のときは有利であるが、任意の
FFのみをスキヤンアウトしようとするとき、シ
フトレジスタの最終段に近い部分は少ないサイク
ル数（少ないスキヤンクロツク）ですむが、シフ
トレジスタの前段になる程サイクル数を要し、ラ
ンダムにスキヤンアウトすることが難しくなる。
また、シフトレジスタ構成により、データをシフ
トしてしまうため、本来の論理回路の状態を変え
てしまう破壊読出しとなり、システム動作中のス
キヤンアウトは不可能であり、スキヤンアウトを
行うためには、システムの動作を停止してから行
い、その後、スキヤンインの動作によりスキヤン
インデータ（SID）入力にデータを与え破壊され
たデータを復元する必要がある。またシフトレジ
スタ構成であるため、あるFFが故障を起した場
合、そのFFより前段のFFの内容を知ることは困
難である。そのほか、データを復元しようとする
とき、エラーFFより後段にはデータを転送でき
ないため、復元動作を行うことができない。ま
た、FFのみがスキヤンアウトの対象となり、論
理ゲートはスキヤンアウトの対象とはならない
等、上述のような種々の問題点があつた。
ヤンクロツクのみで順次FFの内容を取り出すこ
とができるため、すべてのFFのスキヤンアウト
（全ログアウト）のときは有利であるが、任意の
FFのみをスキヤンアウトしようとするとき、シ
フトレジスタの最終段に近い部分は少ないサイク
ル数（少ないスキヤンクロツク）ですむが、シフ
トレジスタの前段になる程サイクル数を要し、ラ
ンダムにスキヤンアウトすることが難しくなる。
また、シフトレジスタ構成により、データをシフ
トしてしまうため、本来の論理回路の状態を変え
てしまう破壊読出しとなり、システム動作中のス
キヤンアウトは不可能であり、スキヤンアウトを
行うためには、システムの動作を停止してから行
い、その後、スキヤンインの動作によりスキヤン
インデータ（SID）入力にデータを与え破壊され
たデータを復元する必要がある。またシフトレジ
スタ構成であるため、あるFFが故障を起した場
合、そのFFより前段のFFの内容を知ることは困
難である。そのほか、データを復元しようとする
とき、エラーFFより後段にはデータを転送でき
ないため、復元動作を行うことができない。ま
た、FFのみがスキヤンアウトの対象となり、論
理ゲートはスキヤンアウトの対象とはならない
等、上述のような種々の問題点があつた。
(4) 発明の目的
本発明の目的は、前述の従来方式における問題
点にかんがみ、LSIの集積度が増加しても、入出
力ピンの増加の必要がなく、比較的速いサイクル
でスキヤンアウトを行うことができ、スキヤンア
ウトによりデータの破壊を起すことなく、かつシ
ステムの動作中においても非同期にスキヤンアウ
トを可能にすることにある。
点にかんがみ、LSIの集積度が増加しても、入出
力ピンの増加の必要がなく、比較的速いサイクル
でスキヤンアウトを行うことができ、スキヤンア
ウトによりデータの破壊を起すことなく、かつシ
ステムの動作中においても非同期にスキヤンアウ
トを可能にすることにある。
(5) 発明の構成
この目的は本発明においては、データ処理シス
テムを構成するハードウエアの情報を知るための
スキヤンアウト方式において、スキヤンアドレス
を供給するためのアドレス入力部に、直列入力信
号を受け並列出力信号を供給する機能を有する２
進カウンタを具備し、該２進カウンタは直列入力
モードまたはカウント機能のいずれかを選択的に
指定する信号を受けてその機能が切換えられるよ
うにされ、該２進カウンタの入力には該２進カウ
ンタを動作させるためのクロツク信号およびアド
レスを指定するための直列入力信号が加えられて
いることを特徴とするスキヤンアウト方式を提供
することによつて達成される。
テムを構成するハードウエアの情報を知るための
スキヤンアウト方式において、スキヤンアドレス
を供給するためのアドレス入力部に、直列入力信
号を受け並列出力信号を供給する機能を有する２
進カウンタを具備し、該２進カウンタは直列入力
モードまたはカウント機能のいずれかを選択的に
指定する信号を受けてその機能が切換えられるよ
うにされ、該２進カウンタの入力には該２進カウ
ンタを動作させるためのクロツク信号およびアド
レスを指定するための直列入力信号が加えられて
いることを特徴とするスキヤンアウト方式を提供
することによつて達成される。
(6) 発明の実施例
本発明の一実施例としてのスキヤンアウト方式
を行う論理ブロツク（LSI）のブロツク回路図が
第４図に示される。論理ブロツク５１の内部には
論理ゲート５２ないし５４およびFF５５ないし
５８が含まれる。上記論理ゲート５２ないし５４
およびFF５５ないし５８には、それぞれスキヤ
ンアドレスが割当てられている。全部でｘのアド
レスを要する場合、０からｘまでのアドレスを表
わすのに必要なアドレス線はｎ＝log2xだけ必要
となり、スキヤンアドレスはｎビツトを必要とす
る。
を行う論理ブロツク（LSI）のブロツク回路図が
第４図に示される。論理ブロツク５１の内部には
論理ゲート５２ないし５４およびFF５５ないし
５８が含まれる。上記論理ゲート５２ないし５４
およびFF５５ないし５８には、それぞれスキヤ
ンアドレスが割当てられている。全部でｘのアド
レスを要する場合、０からｘまでのアドレスを表
わすのに必要なアドレス線はｎ＝log2xだけ必要
となり、スキヤンアドレスはｎビツトを必要とす
る。
任意のゲートまたはFFをスキヤンアウトしよ
うとするときは、スキヤンアドレス用カウンタ６
０のモード信号（SR／CT）を直列入力モード
（SR）にし、上記ゲートまたはFFに与えられた
スキヤンアドレス（SA）を１ビツトずつ直列入
力端子に加え、カウンタ６０へ加えられたスキヤ
ンクロツク（SC）信号でカウンタ６０の中へセ
ツトする。上記ゲートまたはFFの出力はMPX６
１に供給されており、カウンタ６０の出力は
MPX６１の選択端子に供給されているから、前
記カウンタ６０が示すスキヤンアドレスに対応し
て、MPX６１により選択されたゲートまたはFF
の出力をスキヤン効果（SO）として、論理ブロ
ツク５１の外へと読出すことができる。
うとするときは、スキヤンアドレス用カウンタ６
０のモード信号（SR／CT）を直列入力モード
（SR）にし、上記ゲートまたはFFに与えられた
スキヤンアドレス（SA）を１ビツトずつ直列入
力端子に加え、カウンタ６０へ加えられたスキヤ
ンクロツク（SC）信号でカウンタ６０の中へセ
ツトする。上記ゲートまたはFFの出力はMPX６
１に供給されており、カウンタ６０の出力は
MPX６１の選択端子に供給されているから、前
記カウンタ６０が示すスキヤンアドレスに対応し
て、MPX６１により選択されたゲートまたはFF
の出力をスキヤン効果（SO）として、論理ブロ
ツク５１の外へと読出すことができる。
前述のように、任意のゲートまたはFFをスキ
ヤンしようとするときは、スキヤンアドレスのビ
ツト数ｎだけのクロツクサイクルを必要とし、ｎ
サイクルごとに読出すことができる。
ヤンしようとするときは、スキヤンアドレスのビ
ツト数ｎだけのクロツクサイクルを必要とし、ｎ
サイクルごとに読出すことができる。
論理ブロツク内のスキヤンアウト可能なすべて
のゲートおよびFFを読出すような場合、すなわ
ち全ログアウトを行うときは、直列入力のモード
によつて、スキヤンアドレス用カウンタ６０の初
期化（「０」アドレス）を行つた後、カウンタ６
０のモードをバイナリカウントアツプモード
（CT）にする。以後、スキヤン結果を読出した
後、カウンタ６０へクロツク信号を１パルス入力
して、スキヤンアドレスを「１」だけ増加する。
前記手順をスキヤンアドレスの空間数ｘだけ繰返
す。これにより論理ブロツク５１内の全スキヤン
を行うときは、ｎ＋ｘサイクルの動作だけで処理
は終了する。
のゲートおよびFFを読出すような場合、すなわ
ち全ログアウトを行うときは、直列入力のモード
によつて、スキヤンアドレス用カウンタ６０の初
期化（「０」アドレス）を行つた後、カウンタ６
０のモードをバイナリカウントアツプモード
（CT）にする。以後、スキヤン結果を読出した
後、カウンタ６０へクロツク信号を１パルス入力
して、スキヤンアドレスを「１」だけ増加する。
前記手順をスキヤンアドレスの空間数ｘだけ繰返
す。これにより論理ブロツク５１内の全スキヤン
を行うときは、ｎ＋ｘサイクルの動作だけで処理
は終了する。
上述のスキヤンアドレスの取扱いは、そのまま
スキヤンインの場合にも適用できる。スキヤンイ
ンは論理ブロツクの内部のゲートまたはFF等の
要素を外部からセツトする場合の操作であつて、
スキヤンイン回路５９、スキヤンインデータ
（SID）入力、およびスキヤンインクロツク
（SIC）入力によつて行われる。
スキヤンインの場合にも適用できる。スキヤンイ
ンは論理ブロツクの内部のゲートまたはFF等の
要素を外部からセツトする場合の操作であつて、
スキヤンイン回路５９、スキヤンインデータ
（SID）入力、およびスキヤンインクロツク
（SIC）入力によつて行われる。
前述の実施例においては、スキヤンアウトの対
象として、LSIから成る論理ブロツクを用いて説
明したが本発明はこれに限られるものでなく、プ
リント板回路に回路要素を多数装着した場合等に
おいてスキヤンアウトを行う際、プリント板回路
を外部へ接続する接続コネクタのピン数を減少さ
せること等に応用できる。
象として、LSIから成る論理ブロツクを用いて説
明したが本発明はこれに限られるものでなく、プ
リント板回路に回路要素を多数装着した場合等に
おいてスキヤンアウトを行う際、プリント板回路
を外部へ接続する接続コネクタのピン数を減少さ
せること等に応用できる。
本実施例においては、第４図に示されるよう
に、スキヤンアウト可能な論理回路において、ス
キヤンアドレスの供給部に、直列入力を受け並列
出力を供給する機能を有するバイナリカウンタ
と、上記カウンタの動作モード（直列入力モード
またはカウント機能）を指定する信号と、カウン
タ制御のためのクロツク信号およびカウンタへの
直列入力信号を設けることにより、スキヤンアウ
トの対象となる論理ブロツク内の集積度の増加、
すなわちゲートおよびFFの数が増加しても、入
出力ピンの増加を招くことなく、任意のゲートや
FFの内容を読出すこと、および論理ブロツク内
の全スキヤン（ログアウト）を行うときも、スキ
ヤンアドレスを毎サイクル与えることなく順次取
出せるようにすることが可能となる。
に、スキヤンアウト可能な論理回路において、ス
キヤンアドレスの供給部に、直列入力を受け並列
出力を供給する機能を有するバイナリカウンタ
と、上記カウンタの動作モード（直列入力モード
またはカウント機能）を指定する信号と、カウン
タ制御のためのクロツク信号およびカウンタへの
直列入力信号を設けることにより、スキヤンアウ
トの対象となる論理ブロツク内の集積度の増加、
すなわちゲートおよびFFの数が増加しても、入
出力ピンの増加を招くことなく、任意のゲートや
FFの内容を読出すこと、および論理ブロツク内
の全スキヤン（ログアウト）を行うときも、スキ
ヤンアドレスを毎サイクル与えることなく順次取
出せるようにすることが可能となる。
(7) 発明の効果
以上詳細に説明したように、本発明によれば、
LSIの集積度が増加しても、入出力ピンの増加の
必要がなく、比較的速いサイクルでスキヤンアウ
トを行うことができ、スキヤンアウトによりデー
タの破壊を起すことなく、かつシステムの動作中
においても非同期にスキヤンアウトを行うことが
できる。
LSIの集積度が増加しても、入出力ピンの増加の
必要がなく、比較的速いサイクルでスキヤンアウ
トを行うことができ、スキヤンアウトによりデー
タの破壊を起すことなく、かつシステムの動作中
においても非同期にスキヤンアウトを行うことが
できる。
第１図はスキヤンアウト方式を説明するための
一般的な論理ブロツクの集合体を示すブロツク
図、第２図は第１図の集合体を構成する１つの論
理ブロツクのより詳細なブロツク回路図、第３図
は従来形のスキヤンアウト方式を説明するための
従来方式を行う論理ブロツクのブロツク回路図、
第４図は本発明の一実施例としてのスキヤンアウ
ト方式を行う論理ブロツクのブロツク回路図であ
る。 １１……論理ブロツク、１２……上位のスキヤ
ンアドレスレジスタ、１３……下位のスキヤンア
ドレスレジスタ、１４……マルチプレクサ、２１
……フリツプフロツプ、２２……マルチプレク
サ、３１，３２，３３……論理ゲート、３４，３
５，３６，３７……フリツプフロツプ、３８……
スキヤンイン回路、４１……論理ブロツク、４
２，４３，４４……論理ゲート、，４５，４６，
４７，４８……フリツプフロツプ、５１……論理
ブロツク、５２，５３，５４……論理ゲート、５
５，５６，５７，５８……フリツプフロツプ、５
９……スキヤンイン回路、６０……カウンタ、６
１……マルチプレクサ。
一般的な論理ブロツクの集合体を示すブロツク
図、第２図は第１図の集合体を構成する１つの論
理ブロツクのより詳細なブロツク回路図、第３図
は従来形のスキヤンアウト方式を説明するための
従来方式を行う論理ブロツクのブロツク回路図、
第４図は本発明の一実施例としてのスキヤンアウ
ト方式を行う論理ブロツクのブロツク回路図であ
る。 １１……論理ブロツク、１２……上位のスキヤ
ンアドレスレジスタ、１３……下位のスキヤンア
ドレスレジスタ、１４……マルチプレクサ、２１
……フリツプフロツプ、２２……マルチプレク
サ、３１，３２，３３……論理ゲート、３４，３
５，３６，３７……フリツプフロツプ、３８……
スキヤンイン回路、４１……論理ブロツク、４
２，４３，４４……論理ゲート、，４５，４６，
４７，４８……フリツプフロツプ、５１……論理
ブロツク、５２，５３，５４……論理ゲート、５
５，５６，５７，５８……フリツプフロツプ、５
９……スキヤンイン回路、６０……カウンタ、６
１……マルチプレクサ。
Claims (1)
- １ データ処理システムを構成するハードウエア
の情報を知るためのスキヤンアウト方式におい
て、スキヤンアドレスを供給するためのアドレス
入力部に、直列入力信号を受け並列出力信号を供
給する機能を有する２進カウンタを具備し、該２
進カウンタは直列入力モードまたはカウント機能
のいずれかを選択的に指定する信号を受けてその
機能が切換えられるようにされ、該２進カウンタ
の入力には該２進カウンタを動作させるためのク
ロツク信号およびアドレスを指定するための直列
入力信号が加えられていることを特徴とするスキ
ヤンアウト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176419A JPS5878242A (ja) | 1981-11-05 | 1981-11-05 | スキヤンアウト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56176419A JPS5878242A (ja) | 1981-11-05 | 1981-11-05 | スキヤンアウト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5878242A JPS5878242A (ja) | 1983-05-11 |
| JPS6149698B2 true JPS6149698B2 (ja) | 1986-10-30 |
Family
ID=16013360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56176419A Granted JPS5878242A (ja) | 1981-11-05 | 1981-11-05 | スキヤンアウト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878242A (ja) |
-
1981
- 1981-11-05 JP JP56176419A patent/JPS5878242A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5878242A (ja) | 1983-05-11 |
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