JP2543119B2 - 論理回路のテスト方法 - Google Patents
論理回路のテスト方法Info
- Publication number
- JP2543119B2 JP2543119B2 JP63026096A JP2609688A JP2543119B2 JP 2543119 B2 JP2543119 B2 JP 2543119B2 JP 63026096 A JP63026096 A JP 63026096A JP 2609688 A JP2609688 A JP 2609688A JP 2543119 B2 JP2543119 B2 JP 2543119B2
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- JP
- Japan
- Prior art keywords
- reset
- logic
- block
- circuit
- logic block
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- Expired - Lifetime
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- Test And Diagnosis Of Digital Computers (AREA)
- Logic Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は論理回路のリセット機能を利用したテスト方
法に関するものである。
法に関するものである。
従来の技術 従来の論理回路では、全ての論理ブロックは共通のリ
セット信号によって一律にリセットがかけられていた。
特に、論理回路のテストを行なう場合、論理ブロックの
機能を個別にテスト・デバッグするため各ブロックの入
力信号が制御できる必要がある。第４図は、スキャンパ
ス法を用いてテストすべき論理ブロック１の入力3,4,5
が周囲の論理ブロック２の出力6,7,8からではなく、フ
リップフロップ9,10,11の出力から与えられる様にした
ものである。前記フリップフロップはシフトレジスタを
形成するもので、シフトクロック12に同期して直列入力
端13より前記ブロック１に対する入力データがシフトイ
ンされる。フリップフロップの出力はマルチプレクサ1
4,15,16のセレクト信号17を“H"レベルに設定すれば、
前記テストすべきブロック１に印加される。これで入力
信号の設定が完了したわけで、次にリセット信号18を
“L"レベルに設定し、前記ブロック１を初期化したの
ち、リセット信号18を“H"レベルにしてリセットを解除
すれば、ブロック１はフリップフロップからの入力信号
に対する出力19を発生する。従って、この出力19を観測
すれば前記ブロックの良否が判定できる。
セット信号によって一律にリセットがかけられていた。
特に、論理回路のテストを行なう場合、論理ブロックの
機能を個別にテスト・デバッグするため各ブロックの入
力信号が制御できる必要がある。第４図は、スキャンパ
ス法を用いてテストすべき論理ブロック１の入力3,4,5
が周囲の論理ブロック２の出力6,7,8からではなく、フ
リップフロップ9,10,11の出力から与えられる様にした
ものである。前記フリップフロップはシフトレジスタを
形成するもので、シフトクロック12に同期して直列入力
端13より前記ブロック１に対する入力データがシフトイ
ンされる。フリップフロップの出力はマルチプレクサ1
4,15,16のセレクト信号17を“H"レベルに設定すれば、
前記テストすべきブロック１に印加される。これで入力
信号の設定が完了したわけで、次にリセット信号18を
“L"レベルに設定し、前記ブロック１を初期化したの
ち、リセット信号18を“H"レベルにしてリセットを解除
すれば、ブロック１はフリップフロップからの入力信号
に対する出力19を発生する。従って、この出力19を観測
すれば前記ブロックの良否が判定できる。
発明が解決しようとする課題 この様な従来の論理回路では、論理ブロックのリセッ
ト信号が共通なため、リセットを解除してある論理ブロ
ックをテストする場合、周囲論理ブロックからの入力信
号についてはリセットが解除されるためリセットによる
初期値が保持できず、従ってすべての入力信号が制御可
能な様にスキャンパス用フリップフロップを設けなけれ
ばならなかった。特に、入力信号線数の多い論理ブロッ
クを検査する場合には、必要なゲート数が大きくなりテ
スト回路が大規模になってしまう欠点を有していた。
ト信号が共通なため、リセットを解除してある論理ブロ
ックをテストする場合、周囲論理ブロックからの入力信
号についてはリセットが解除されるためリセットによる
初期値が保持できず、従ってすべての入力信号が制御可
能な様にスキャンパス用フリップフロップを設けなけれ
ばならなかった。特に、入力信号線数の多い論理ブロッ
クを検査する場合には、必要なゲート数が大きくなりテ
スト回路が大規模になってしまう欠点を有していた。
本発明はこのような点を考慮してなされたもので、テ
ストすべき論理ブロックの入力信号線を簡単な手段でも
ってその値を一義的に決定し、フリップフロップにて制
御すべき入力線数を削減する事を目的とする。
ストすべき論理ブロックの入力信号線を簡単な手段でも
ってその値を一義的に決定し、フリップフロップにて制
御すべき入力線数を削減する事を目的とする。
課題を解決するための手段 本発明は上記問題点を解決するため、論理回路を構成
する論理ブロックのうち、テストすべき論理ブロックと
クロック発生回路とを選択的にリセットを解除する手段
を設け、その他の論理ブロックについてはリセット信号
がイネーブルになる様にしたものである。
する論理ブロックのうち、テストすべき論理ブロックと
クロック発生回路とを選択的にリセットを解除する手段
を設け、その他の論理ブロックについてはリセット信号
がイネーブルになる様にしたものである。
作用 本発明は上記した構成により、周囲の論理ブロックは
リセット状態にあるため、そこから供給されるテストす
べき論理ブロックへの信号線はリセットにより初期化さ
れ一定値を保持する。従って、論理ブロックのテストに
必要な、すなわちスキャンパス用フリップフロップを使
って制御すべき信号線数を削減する事が可能である。
リセット状態にあるため、そこから供給されるテストす
べき論理ブロックへの信号線はリセットにより初期化さ
れ一定値を保持する。従って、論理ブロックのテストに
必要な、すなわちスキャンパス用フリップフロップを使
って制御すべき信号線数を削減する事が可能である。
実施例 以下、本発明の一実施例を図面にもとづいて説明す
る。
る。
第１図において、テストすべき論理ブロック１はリセ
ット端子20を有し、また、周囲の論理ブロック２もそれ
ぞれリセット端子21,22を備えている。テスト時には、
リセット端子21,22がイネーブル状態におかれ、一方テ
ストすべき論理ブロック１のリセット端子20はディスエ
ーブルされる。この場合、周囲の論理ブロックからの出
力6,7,8のうち、出力６はリセットによる初期値がその
ままテストすべきブロック１の入力信号として利用でき
るため出力7,8に見られる様なスキャンパス用フリップ
フロップ10,11を設ける必要がない。つまり、テスト用
のスキャンパス回路を簡略化できる。
ット端子20を有し、また、周囲の論理ブロック２もそれ
ぞれリセット端子21,22を備えている。テスト時には、
リセット端子21,22がイネーブル状態におかれ、一方テ
ストすべき論理ブロック１のリセット端子20はディスエ
ーブルされる。この場合、周囲の論理ブロックからの出
力6,7,8のうち、出力６はリセットによる初期値がその
ままテストすべきブロック１の入力信号として利用でき
るため出力7,8に見られる様なスキャンパス用フリップ
フロップ10,11を設ける必要がない。つまり、テスト用
のスキャンパス回路を簡略化できる。
第２図は全体の論理回路の中で、テストすべき論理ブ
ロック１をスキャンパス法を用いてテストする場合のブ
ロック構成を示している。各周囲の論理ブロック２へ
は、リセット回路25からそれぞれリセット信号線20〜24
が供給されており、クロック発生回路26へもリセット信
号23が入力されている。
ロック１をスキャンパス法を用いてテストする場合のブ
ロック構成を示している。各周囲の論理ブロック２へ
は、リセット回路25からそれぞれリセット信号線20〜24
が供給されており、クロック発生回路26へもリセット信
号23が入力されている。
第３図は一例として前記リセット回路25の論理図を示
すもので、セレクトイネーブルSEが“L"であればリセッ
トをかけると、すなわちRESETが“L"になると各論理ブ
ロックおよびクロック発生回路につながるリセット信号
20〜24がイネーブルになるため、全体回路のリセットが
実現される。次に、SEを“H"にすれば、クロック発生回
路26のリセットが解除されるのでクロックが全体の論理
回路に対して供給される。かつ、ブロックの選択端子
S0,S1によって指定されるリセット信号が“L"から“H"
に変化する（ディスエーブルになる）ため、前記S0,S1
によって指定された論理ブロックのリセットが解除され
る。この場合、S1を“H"、S0を“L"にすればリセット信
号20は“H"になるため論理ブロック１のリセットが解除
され、周囲の論理ブロック２にはリセットをかけた状態
でテストすべき論理ブロック１への出力信号値をリセッ
トにより初期化できるため、スキャンパスによる機能テ
ストが簡単に行える。
すもので、セレクトイネーブルSEが“L"であればリセッ
トをかけると、すなわちRESETが“L"になると各論理ブ
ロックおよびクロック発生回路につながるリセット信号
20〜24がイネーブルになるため、全体回路のリセットが
実現される。次に、SEを“H"にすれば、クロック発生回
路26のリセットが解除されるのでクロックが全体の論理
回路に対して供給される。かつ、ブロックの選択端子
S0,S1によって指定されるリセット信号が“L"から“H"
に変化する（ディスエーブルになる）ため、前記S0,S1
によって指定された論理ブロックのリセットが解除され
る。この場合、S1を“H"、S0を“L"にすればリセット信
号20は“H"になるため論理ブロック１のリセットが解除
され、周囲の論理ブロック２にはリセットをかけた状態
でテストすべき論理ブロック１への出力信号値をリセッ
トにより初期化できるため、スキャンパスによる機能テ
ストが簡単に行える。
発明の効果 本発明は、テストすべき論理ブロックの入力信号の値
を簡単に決定する事が可能なため、それだけテスト回路
の簡単化がはかれる。従って、入力信号線の数が多くな
る大規模な論理回路のテスト方式として極めて有効であ
る。
を簡単に決定する事が可能なため、それだけテスト回路
の簡単化がはかれる。従って、入力信号線の数が多くな
る大規模な論理回路のテスト方式として極めて有効であ
る。
第１図は本発明の一実施例における論理回路のテスト方
法のブロック図、第２図はそれを更に詳細に説明するた
めのブロック図、第３図はリセット回路を示す論理図、
第４図は従来のテスト方法のブロック図である。 １……テストすべき論理ブロック、２……周囲の論理ブ
ロック、３〜５……論理ブロックへの入力、９〜11……
スキャンパス用フリップフロップ、20〜24……リセット
信号、25……リセット回路。
法のブロック図、第２図はそれを更に詳細に説明するた
めのブロック図、第３図はリセット回路を示す論理図、
第４図は従来のテスト方法のブロック図である。 １……テストすべき論理ブロック、２……周囲の論理ブ
ロック、３〜５……論理ブロックへの入力、９〜11……
スキャンパス用フリップフロップ、20〜24……リセット
信号、25……リセット回路。
Claims (1)
- 【請求項１】複数個の論理ブロックより成る論理回路に
おいて、前記論理ブロックの全てのリセット端子をイネ
ーブルにして全体回路のリセット状態を実現したのち、
選択された論理ブロックのリセット端子のみディスエー
ブルにして前記論理ブロックのリセット状態を解除し、
周囲の論理ブロックからリセットにより初期化された信
号を前記論理ブロックに入力することにより前記論理ブ
ロックのテストを実施することを特徴とする論理回路の
テスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026096A JP2543119B2 (ja) | 1988-02-05 | 1988-02-05 | 論理回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63026096A JP2543119B2 (ja) | 1988-02-05 | 1988-02-05 | 論理回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01201176A JPH01201176A (ja) | 1989-08-14 |
| JP2543119B2 true JP2543119B2 (ja) | 1996-10-16 |
Family
ID=12184065
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63026096A Expired - Lifetime JP2543119B2 (ja) | 1988-02-05 | 1988-02-05 | 論理回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2543119B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145233A (ja) * | 1982-02-24 | 1983-08-30 | Hitachi Ltd | 診断用回路つき論理回路 |
-
1988
- 1988-02-05 JP JP63026096A patent/JP2543119B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145233A (ja) * | 1982-02-24 | 1983-08-30 | Hitachi Ltd | 診断用回路つき論理回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01201176A (ja) | 1989-08-14 |
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