JPS6336447A - 試験容易化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は試験容易化方式に関し、特にメモリ素子が混在
する論理回路構成の大規模集積回路の試験容易化方式に
関する。

慢」Ｕえ■ 従来、この種の試験容易化方式では、メモリ素子が混在
する論理回路構成の故障試験が、論理回路構成のメモリ
部とロジック部との物理的あるいは論理的切り離しを可
能にする設計を施すことによりなされていた。このメモ
リ部の試験はメモリテスタを使ってメモリ試験が行われ
、ロジック部の試験はメモリ部を削除した形や、あるい
は試験的にメモリ部をデータスルーにして試験が行われ
ており、これらにより故障検出率の向上および処理時間
の短縮をはかっている。

このような従来の試験容易化方式では、メモリ部とロジ
ック部とが試験詩に分離可能となるように試験容易化設
計を施している大規模集積回路においても、故障試験の
際に前段の回路からメモリ部に入力されるデータ系信号
の観測がむずかしい（観測するには前段の回路の出力端
に外部端子を設けなければならず、また、メモリにいっ
たん入力してもアドレスを指定して書込み、読出されな
ければならない）ので不良解析を困難にし、また、メモ
リ部から出力されて後段のロジック部に入力されるデー
タ系信号の単独制御がむずかしい〔後段の回路（ロジッ
ク部）をパス活性化するための情報は予めアドレス指定
してメモリ素子に書込んでおかなければならず、また、
必要とするときはその度にアドレス指定して読出されな
ければならないので、このパス活性化情報を直接的に後
段の回路へ入力できない〕ために回路内のパス活性化に
与える制約が多くなり、回路全体の故障検出率を低下さ
せるという欠点がある。

免肚立亘刀 本発明は上記のような従来のものの欠点を除去すべくな
されたもので、不良解析を容易にし、回路内のパス活性
化に与える制約をなくすことができ、回路全体の故障検
出率の向上を計ることができる試験容易化方式の提供を
目的とする。

λ亘立旦１ 本発明による試験容易化方式は、メモリが混在する論理
回路構成の大規模集積回路における試験容易化方式であ
って、前記メモリと同じビット幅のスキャンパスを構成
し、スキャンパス信号を入力とするレジスタ部と、前記
メモリへの前記メモリの前段の回路からの出力情報と、
前記スキャンパスのシフト動作により前記レジスタ部に
格納された前記メモリの後段の回路に対するパス活性化
のためのパス活性化情報とのうち一方を選択して前記メ
モリに出力する選択手段と、前記スキャンパス信号を入
力し、前記スキャンパス信号に含まれるテスト制御信号
に応答して前記選択手段を制御する制御手段とを設け、
前記テスト制御信号が前記出力情報を指示するときに前
記選択手段が前記出力情報を選択して前記メモリへ出力
し、前記メモリから前記レジスタ部へ前記出力情報をセ
ットした後にこのセットデータを前記スキャンパスのシ
フト動作により外部に読出し、前記テスト制御信号が前
記パス活性化情報を指示するときに前記選択手段が前記
パス活性化情報を選択して前記メモリへ出力し、前記メ
モリをスルーして前記後段の回路へ前記パス活性化情報
を供給するようにしたことを特徴とする。

１立Ｊ 次に、本発明の一実施例について図面を参照して説明す
る。

第１図は本発明の一実施例を示すブロック図である。図
において、本発明の一実施例は、メモリ素子１と、メモ
リ素子１が混在して論理を形成する回路の試験容易化の
ために設けられ、スキャンパス方式フリップフロップ回
路（以下スキャンＦ／Ｆとする）７がメモリ素子１と同
じビット幅となるように１ワードのビット数分で構成さ
れるメモリ素子簡易モデル３と、アドレス制御回路２と
、セレクタ回路５と、テスト制御用スキャンパス方式フ
リップ７０ツブ回路（以下テスト制御用スキャンＦ／Ｆ
とする）６とにより構成されている。

第２図は第１図のメモリ素子簡易モデル３の詳細なブロ
ック図である。図において、スキャンＦ／Ｆ７には夫々
セット動作とシフト動作とを選択するセレクタ回路４が
含まれており、シフト動作制御信号１０８により選択動
作してシフト動作の切換えが行われ、クロックパルス信
号１０９に同期してデータセットされる。テスト制御用
スキャンＦ／Ｆ６はホールド動作とシフト動作を選択す
るセレクタ回路を含み、シフト動作制御信号１０Ｂによ
り選択動作してシフト動作の切換えが行われ、クロック
パルス信号１０９に同期してデータセットする。テスト
制御信号１０γはアドレス指定モードとアドレス「０」
固定のデータスルーモードとを切換える信号としてアン
ド論理のアドレス制御回路２に入力されるほか、セレク
タ回路５の選択信号として入力され、さらにテスト制御
用スキャンＦ／Ｆ６のホールドゲートに入力される。遍
込み読出しアドレス信号１０５はアドレス制御回路２に
入力され、アドレス制御回路２の出力信号であるメモリ
素子入力アドレス信号１０６はメモリ素子１に入力され
る。メモリ素子１の読出しデータ信号１０１はメモリ素
子簡易モデル３を構成するスキャンＦ／Ｆ７が保有する
セレクタ回路４のセットゲートに入力され、スキャンパ
ス信号１０２はセレクタ回路４のシフトゲートに入力さ
れる。また、メモリ素子簡易モデル出力信号１０３は書
込みデータ信号１００と共にセレクタ回路５に入力され
、セレクタ回路５の出力信号であるメモリ素子入力デー
タ信号１０４はライトパルス信号１１０に同期してメモ
リ素子１に取込まれる。

第３図は本発明の一実施例の機能を示す図である。第１
図〜第３図を用いて本発明の一実施例の動作について説
明する。

シフト動作制御信号１０８を「１」にして、テスト制御
用スキャンＦ／Ｆ６のシフト動作によりスキャンパス信
号１０２からテスト制御信号「１」が入力されて、クロ
ックパルス信号１０９に同期してデータセットされた後
、シフト動作制御信号１０８を「０」に戻すと、メモリ
素子入力アドレス信号１０６にはアドレス指定モードの
書込み読出しアドレス信号１０５が出力されて、書込み
データ信号１００　〔メモリ素子１の前段のロジック部
（図示せず）の出力データ〕が選択出力されるメモリ素
子入力データ信号１０４をライトパルス信号１１０に同
期してこのアドレスでメモリ素子１に取込み、読出しデ
ータ信号１０１にこの書込みデータ信号１００をそのま
ま出力する。

メモリ素子簡易モデル３を構成するスキャンＦ／Ｆ７は
セットゲートよりメモリ素子１の読出しデータ信号１０
１をクロックパルス信号１０９によりセットする。この
時、テスト制御用スキャンＦ／Ｆ６はテスト制御信号１
０７の「１」レベルをクロックパルス信号１０９に同期
してホールドし続ける。

このためシフト動作制御信号１０８をｒｌＪにしてクロ
ックパルス信号１０９を１ワードのビット数だけ入力し
、メモリ素子簡易モデル３を構成するスキャンＦ／Ｆ７
をシフト動作させることにより、書込みデータ信号１ｏ
ｏはスキセンパス信号として図示せぬ外部接続端子から
外部に読出すことができるのでこの信号の観測が可能と
なり、メモリ素子１の前段のロジック部の故障の検出が
できる。

また、シフト動作制御信号１０８を「１」にして、メモ
リ素子簡易モデル３を構成するスキャンＦ／Ｆ７および
テスト制御用スキャンＦ／Ｆ６のシフト動作によりシフ
トゲートにスキャンパス信号１０２として擬似書込みデ
ータ信号〔メモリ素子１の後段のロジック部（図示せず
）のパス活性化のためのパス活性化情報〕とテスト制御
信号ｒＯＪとを入力し、この擬似書込みデータ信号とテ
スト制御信号とを夫々スキセンＦ／Ｆ７とテスト制御用
スキャンＦ／Ｆ６とにクロックパルス信号１０９でデー
タセット後に、シフト動作制御信号１０８を「０」に戻
すことにより、メモリ素子人力アドレス信号１０６には
データスルーモードのアドレス固定信号である「０」レ
ベルが出力されて、擬似書込みデータ信号であるメモリ
素子簡易モデル出力信号１０３が選択出力されるメモリ
素子入力データ信号１０４をライトパルス信号１１０に
よりメモリ素子１に取込み、この信号を読出しデータ信
号１０１にそのまま出力する。

メモリ素子簡易モデル３を構成するスキャンＦ／Ｆ７は
セットゲートよりメモリ素子１の読出しデータ信号１０
１をクロックパルス信号１０９によりホールドし続ける
。このため、メモリ素子１の１ワードを代表する入力端
としてのメモリ素子簡易モデル３に直接にデータセット
することが可能な擬似書込みデータ信号は、工込み読出
しアドレス信号１０５によるテストパターン数の増加を
なくすためメモリ素子１の固定アドレスに取込ませて、
読出しデータ信号１０１に出力させるのでメモリ素子１
の後段のロジック部を容易にパス活性化できる。

このように、メモリ素子１に入力されるメモリ素子１の
前段の回路（ロジック部）からの出力情報と、メモリ素
子１の後段の回路（ロジック部）へのパス活性化のため
のパス活性化情報とをスキャンパス信号１０２に含まれ
るテスト制御信号により選択してメモリ素子１に入力し
、出力情報はメモリ素子簡易モデル３にセットした後に
メモリ素子簡易モデル３のシフト動作によってスキャン
パス信号として読出し、パス活性化情報はメモリ素子１
をデータスルーしてメモリ素子１の後段の回路に供給す
るようにすることによって、メモリ素子１の入出力デー
タ系信号が回路内のパス活性化に与える制約をなくし、
テストパターン数の圧縮と処理時間の大幅な短縮がはか
られ、回路全体の故障検出率の向上と不良解析とを容易
にすることができる。また、これらの動作は少ない制御
信号線で実現可能である。

１１立１皿 以上説明したように本発明によれば、メ°モリに入力さ
れるメモリの前段の回路からの出力情報と、メモリの後
段の回路へのパス活性化情報とをスキャンパス信号に含
まれるテスト制御信号により選択してメモリに入力し、
出力情報はスキャンパスを構成するレジスタ部ヘセット
した後にシフト動作により読出し、パス活性化情報はメ
モリをデータスルーして後段の回路に供給するようにす
ることによって、不良解析を容易にし、回路内のパス活
性化に与える制約をなくすことができ、回路全体の故障
検出率の向上をはかること゛ができるという効果がある
。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図は
第１図のメモリ素子簡易モデルの詳細なブロック図、第
３図は本発明の一実施例の機能を示す図である。 主要部分の符号の説明 １・・・・・・メモリ素子 ２・・・・・・アドレス制御回路 ３・・・・・・メモリ素子簡易モデル ４．５・・・・・・セレクタ回路 ６・・・・・・テスト制御用スキャンパス方式フリップ
フロップ回路 （テスト制御用スキャンＦ／Ｆ） ７・・・・・・スキャンパス方式 フリップフロップ回路 （スキャンＦ／Ｆ）

Claims (1)

【特許請求の範囲】
1. メモリが混在する論理回路構成の大規模集積回路におけ
   る試験容易化方式であつて、前記メモリと同じビット幅
   のスキャンパスを構成し、スキャンパス信号を入力とす
   るレジスタ部と、前記メモリへの前記メモリの前段の回
   路からの出力情報と、前記スキャンパスのシフト動作に
   より前記レジスタ部に格納された前記メモリの後段の回
   路に対するパス活性化のためのパス活性化情報とのうち
   一方を選択して前記メモリに出力する選択手段と、前記
   スキャンパス信号を入力し、前記スキャンパス信号に含
   まれるテスト制御信号に応答して前記選択手段を制御す
   る制御手段とを設け、前記テスト制御信号が前記出力情
   報を指示するときに前記選択手段が前記出力情報を選択
   して前記メモリへ出力し、前記メモリから前記レジスタ
   部へ前記出力情報をセットした後にこのセットデータを
   前記スキャンパスのシフト動作により外部に読出し、前
   記テスト制御信号が前記パス活性化情報を指示するとき
   に前記選択手段が前記パス活性化情報を選択して前記メ
   モリへ出力し、前記メモリをスルーして前記後段の回路
   へ前記パス活性化情報を供給するようにしたことを特徴
   とする試験容易化方式。