JP3479653B2 - テスト装置 - Google Patents
テスト装置Info
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- JP3479653B2 JP3479653B2 JP02972794A JP2972794A JP3479653B2 JP 3479653 B2 JP3479653 B2 JP 3479653B2 JP 02972794 A JP02972794 A JP 02972794A JP 2972794 A JP2972794 A JP 2972794A JP 3479653 B2 JP3479653 B2 JP 3479653B2
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31903—Tester hardware, i.e. output processing circuits tester configuration
- G01R31/31905—Interface with the device under test [DUT], e.g. arrangements between the test head and the DUT, mechanical aspects, fixture
Description
【０００１】
【産業上の利用分野】本発明は境界走査テスト（ＢＳ
Ｔ）ロジックを具えている多数のディジタルＩＣ及びＢ
ＳＴロジックを具えていない多数のディジタルＩＣが配
列されている担体もＢＳＴ法によりテストするための接
続モジュールを具えているテスト装置に関するものであ
る。
Ｔ）ロジックを具えている多数のディジタルＩＣ及びＢ
ＳＴロジックを具えていない多数のディジタルＩＣが配
列されている担体もＢＳＴ法によりテストするための接
続モジュールを具えているテスト装置に関するものであ
る。
【０００２】
【従来の技術】ＢＳＴ法については１９９３年にボスト
ン所在のクルーワー社から発行されたＩＳＢＮ０−７９
２３−９２９６−５のハリーブリーカ、ピーター ファ
ン デン イーンデン及びフランス デ ヨング著によ
る“Boundary-Scan Test, A Practical Approach”（境
界走査テスト実践法）に記載されており、この文献の第
１５７〜１６６頁には多数のＩＣにＢＳＴロジックを設
けてある担体をテストすることについて記載してある。
ン所在のクルーワー社から発行されたＩＳＢＮ０−７９
２３−９２９６−５のハリーブリーカ、ピーター ファ
ン デン イーンデン及びフランス デ ヨング著によ
る“Boundary-Scan Test, A Practical Approach”（境
界走査テスト実践法）に記載されており、この文献の第
１５７〜１６６頁には多数のＩＣにＢＳＴロジックを設
けてある担体をテストすることについて記載してある。
【０００３】当今の担体にはＢＳＴロジックを有する多
数のＩＣとＢＳＴロジックを有していない多数のＩＣと
を具えているものがよくある。ＢＳＴロジックを有して
いないＩＣに対する相互接続は、ＢＳＴロジックを設け
てある隣りのＩＣから前者のＩＣを制御することにより
テストすることができる。
数のＩＣとＢＳＴロジックを有していない多数のＩＣと
を具えているものがよくある。ＢＳＴロジックを有して
いないＩＣに対する相互接続は、ＢＳＴロジックを設け
てある隣りのＩＣから前者のＩＣを制御することにより
テストすることができる。
【０００４】相互接続機能とは例えば次のような接続を
意味するものである。 ａ．担体上に設けた導体パターンの接続； ｂ．前記導体パターンとＩＣのピンとの間の接続； ｃ．ＩＣのピンとＩＣの基板上に設けた結合パッドとの
間の接続。
意味するものである。 ａ．担体上に設けた導体パターンの接続； ｂ．前記導体パターンとＩＣのピンとの間の接続； ｃ．ＩＣのピンとＩＣの基板上に設けた結合パッドとの
間の接続。
【０００５】
【発明が解決しようとする課題】上述したように、ＢＳ
Ｔロジックを有していないＩＣをＢＳＴロジックを有し
ている隣りのＩＣにより制御してテストする方法の欠点
はテストに比較的時間がかかることにある。これはＢＳ
Ｔロジックを有していないＩＣをテストするのにテスト
信号をレジスタのチェーンを経て送るからである。テス
トに時間がかかると結局、例えばＳＲＡＭの場合に２つ
の連続するサイクル間の間隔が長くなり過ぎてしまう。
Ｔロジックを有していないＩＣをＢＳＴロジックを有し
ている隣りのＩＣにより制御してテストする方法の欠点
はテストに比較的時間がかかることにある。これはＢＳ
Ｔロジックを有していないＩＣをテストするのにテスト
信号をレジスタのチェーンを経て送るからである。テス
トに時間がかかると結局、例えばＳＲＡＭの場合に２つ
の連続するサイクル間の間隔が長くなり過ぎてしまう。
【０００６】本発明の目的は、固有のＢＳＴロジックを
持たないＩＣの相互接続機能をＢＳＴロジックを有する
隣りのＩＣによりテストする方法を高速作動のＩＣにも
適するようにすることにある。
持たないＩＣの相互接続機能をＢＳＴロジックを有する
隣りのＩＣによりテストする方法を高速作動のＩＣにも
適するようにすることにある。
【０００７】
【課題を解決するための手段】本発明は、接続モジュー
ルであって、このモジュールの外部ピンに接続される１
個以上のテストＩＣを具えている接続モジュールを具
え、かつ第１個数のＩＣにはＢＳＴ（境界走査テスト）
ロジックが設けられ、第２個数のＩＣにはＢＳＴロジッ
クが設けられていない多数の対象ＩＣを形成してある担
体をＢＳＴ法によりテストするテスターも具えているテ
スト装置において、前記テストＩＣに少なくとも命令レ
ジスタ、ＴＡＰコントローラ、境界走査レジスタ、ＢＳ
Ｔテストピン及びデータピンと共にＢＳＴロジックを設
け、テストＩＣがＢＳＴチェーン内に含まれ、かつこの
ＢＳＴチェーンを経て前記テスターにより制御され、少
なくとも１個のテストＩＣが、ＢＳＴチェーンからＴＡ
Ｐコントローラの状態により同期をとられて命令レジス
タにシフトされる専用命令の制御下で前記テストすべき
担体用のＲＡＳ（行アドレスストローブ）及びＣＡＳ
（列アドレスストローブ）パルスを発生し、ＲＡＳピン
及びＣＡＳピンと称する多数の外部テストピンがテスト
ＩＣにより発生されるＲＡＳ及びＣＡＳプロトコルを転
送する働きをして、前記第２個数に属する高速作動の対
象ＩＣを制御し得るように構成したことを特徴とする。
ルであって、このモジュールの外部ピンに接続される１
個以上のテストＩＣを具えている接続モジュールを具
え、かつ第１個数のＩＣにはＢＳＴ（境界走査テスト）
ロジックが設けられ、第２個数のＩＣにはＢＳＴロジッ
クが設けられていない多数の対象ＩＣを形成してある担
体をＢＳＴ法によりテストするテスターも具えているテ
スト装置において、前記テストＩＣに少なくとも命令レ
ジスタ、ＴＡＰコントローラ、境界走査レジスタ、ＢＳ
Ｔテストピン及びデータピンと共にＢＳＴロジックを設
け、テストＩＣがＢＳＴチェーン内に含まれ、かつこの
ＢＳＴチェーンを経て前記テスターにより制御され、少
なくとも１個のテストＩＣが、ＢＳＴチェーンからＴＡ
Ｐコントローラの状態により同期をとられて命令レジス
タにシフトされる専用命令の制御下で前記テストすべき
担体用のＲＡＳ（行アドレスストローブ）及びＣＡＳ
（列アドレスストローブ）パルスを発生し、ＲＡＳピン
及びＣＡＳピンと称する多数の外部テストピンがテスト
ＩＣにより発生されるＲＡＳ及びＣＡＳプロトコルを転
送する働きをして、前記第２個数に属する高速作動の対
象ＩＣを制御し得るように構成したことを特徴とする。
【０００８】本発明の好適例では、ＲＡＳピン又はＣＡ
Ｓピンの信号特性が、前記テスターにより関連するピン
のＢＳＴセルに供給される第１符号により決定されるよ
うにする。このようにすれば、テスターによりピンの信
号特性にダイナミックに影響を及ぼすことができるとい
う利点がある。この例の場合には所定のテストに対して
ピンを非活動性とする。
Ｓピンの信号特性が、前記テスターにより関連するピン
のＢＳＴセルに供給される第１符号により決定されるよ
うにする。このようにすれば、テスターによりピンの信
号特性にダイナミックに影響を及ぼすことができるとい
う利点がある。この例の場合には所定のテストに対して
ピンを非活動性とする。
【０００９】本発明の他の好適例では、ＲＡＳ及びＣＡ
Ｓピンの信号の時間的変動が、多数の他の外部ピンのＢ
ＳＴセルにテスターにより供給される第２符号により機
能的に決定されるようにする。このようにすることの利
点はテストすべき対象ＩＣをテスターにより所定のプロ
トコルに従って十分に制御できることにある。
Ｓピンの信号の時間的変動が、多数の他の外部ピンのＢ
ＳＴセルにテスターにより供給される第２符号により機
能的に決定されるようにする。このようにすることの利
点はテストすべき対象ＩＣをテスターにより所定のプロ
トコルに従って十分に制御できることにある。
【００１０】
【実施例】図１はＢＳＴ（境界走査テスト）ロジックを
持たない対象ＩＣ（以後これらのＩＣを第１タイプの対
象ＩＣと称する）との相互接続機能をＢＳＴロジックを
有する近隣のＩＣ（以後これらのＩＣを第２タイプの対
象ＩＣと称する）によりテストする処理手順を示す。こ
のようなテスト中にはテストデータをＢＳＴチェーンを
経て第２タイプの対象ＩＣのピンのＢＳＴセルにシフト
させ、次いでテストすべき相互接続部を用いてテストデ
ータを第１タイプの対象ＩＣに供給する。
持たない対象ＩＣ（以後これらのＩＣを第１タイプの対
象ＩＣと称する）との相互接続機能をＢＳＴロジックを
有する近隣のＩＣ（以後これらのＩＣを第２タイプの対
象ＩＣと称する）によりテストする処理手順を示す。こ
のようなテスト中にはテストデータをＢＳＴチェーンを
経て第２タイプの対象ＩＣのピンのＢＳＴセルにシフト
させ、次いでテストすべき相互接続部を用いてテストデ
ータを第１タイプの対象ＩＣに供給する。
【００１１】第１タイプの対象ＩＣをダイナミックメモ
リとする図１に示す例では、メモリへのテストデータ用
のプロトコルをどのようにして与えるかについて示して
あり、メモリには書込み（２）、読取り（４）及びリフ
レッシュ（６）動作に対する種々のプロトコルがある。
各プロトコルの各ステップではＢＳＴチェーンを経て必
要なパターンを完全にシフトさせる（８）必要がある。
リとする図１に示す例では、メモリへのテストデータ用
のプロトコルをどのようにして与えるかについて示して
あり、メモリには書込み（２）、読取り（４）及びリフ
レッシュ（６）動作に対する種々のプロトコルがある。
各プロトコルの各ステップではＢＳＴチェーンを経て必
要なパターンを完全にシフトさせる（８）必要がある。
【００１２】メモリをテストする戦略は、メモリに或る
番号を書込み、後の段階にてメモリからその番号を読取
って検証するようにするものである。メモリと一緒に相
互接続機能をテストするための完全なテストパターンセ
ットは、全てのアドレスピン及びデータピンが少なくと
も一度は用いられるように選定する。メモリへの書込み
動作（２）に対するステップは、詳しくは次のような動
作を必要とする。即ち、 シフト動作１：行アドレス（１０）用のパターンを供給
し、かつデータ（１２）を予め準備する； シフト動作２：ＲＡＳを起動させるパターン（１４）を
供給する； シフト動作３：列アドレス用のパターン（１６）を供給
し、かつ書込みイネーブル（ｗｅ）信号（１８）を予め
準備する； シフト動作４：ＣＡＳを起動させるパターン（２０）を
供給する； シフト動作５：データ（１２）をメモリに実際に書込
む。
番号を書込み、後の段階にてメモリからその番号を読取
って検証するようにするものである。メモリと一緒に相
互接続機能をテストするための完全なテストパターンセ
ットは、全てのアドレスピン及びデータピンが少なくと
も一度は用いられるように選定する。メモリへの書込み
動作（２）に対するステップは、詳しくは次のような動
作を必要とする。即ち、 シフト動作１：行アドレス（１０）用のパターンを供給
し、かつデータ（１２）を予め準備する； シフト動作２：ＲＡＳを起動させるパターン（１４）を
供給する； シフト動作３：列アドレス用のパターン（１６）を供給
し、かつ書込みイネーブル（ｗｅ）信号（１８）を予め
準備する； シフト動作４：ＣＡＳを起動させるパターン（２０）を
供給する； シフト動作５：データ（１２）をメモリに実際に書込
む。
【００１３】メモリの読取り動作でもＢＳＴチェーンを
経て５つのシフト動作を必要な変更を加えて必要とす
る。図１からはメモリをリフレッシュするための単一プ
ロトコル（６）の実行には４つのシフト動作を必要とす
ることを推論することもできる。
経て５つのシフト動作を必要な変更を加えて必要とす
る。図１からはメモリをリフレッシュするための単一プ
ロトコル（６）の実行には４つのシフト動作を必要とす
ることを推論することもできる。
【００１４】ＢＳＴチェーンにてパターンをシフトさせ
るのに必要とされる時間はＢＳＴチェーンにおけるＢＳ
Ｔセルの数に比例する。本例では少なくとも約１５０個
のＢＳＴセルを必要とする。少なくとも１５０回のシフ
ト動作に必要とされる時間は、例えばダイナミックメモ
リのような高速ロジックにとっては長過ぎる。
るのに必要とされる時間はＢＳＴチェーンにおけるＢＳ
Ｔセルの数に比例する。本例では少なくとも約１５０個
のＢＳＴセルを必要とする。少なくとも１５０回のシフ
ト動作に必要とされる時間は、例えばダイナミックメモ
リのような高速ロジックにとっては長過ぎる。
【００１５】図２はテスター（２４）を含むテスト装置
（２２）を示し、テスター（２４）にはテストすべき担
体（２６）を接続する。担体（２６）はＢＳＴチェーン
（２８）を介してテスター２４のＴＡＰ１（３０）に接
続すると共に第２ＢＳＴチェーン（３２）を介してＴＡ
Ｐ２（３４）に接続する。第２ＢＳＴチェーン（３２）
はＩＯポッド（３６）及び接続モジュール（３８）を含
む。ＩＯポッド３６は通常テスター（２４）の拡張部分
と見なされ、これは担体（２６）のコネクタ（４０）を
テストすることができ、従って担体への広範囲のアクセ
スも可能である。
（２２）を示し、テスター（２４）にはテストすべき担
体（２６）を接続する。担体（２６）はＢＳＴチェーン
（２８）を介してテスター２４のＴＡＰ１（３０）に接
続すると共に第２ＢＳＴチェーン（３２）を介してＴＡ
Ｐ２（３４）に接続する。第２ＢＳＴチェーン（３２）
はＩＯポッド（３６）及び接続モジュール（３８）を含
む。ＩＯポッド３６は通常テスター（２４）の拡張部分
と見なされ、これは担体（２６）のコネクタ（４０）を
テストすることができ、従って担体への広範囲のアクセ
スも可能である。
【００１６】接続モジュール（３８）は、このモジュー
ルが担体（２６）上の元来のＩＣに取って替わり、制御
信号ＲＡＳ及びＣＡＳ（４２）を送れるように担体（２
６）に接続する。こうした元来のＩＣは担体の通常の動
作状態ではメモリを制御するのに用いる。プル−アツプ
抵抗（４４）は本来必要ではないが、元来のＩＣとモジ
ュール（３８）との間での切換え瞬時に制御信号を規定
値とするために設ける。
ルが担体（２６）上の元来のＩＣに取って替わり、制御
信号ＲＡＳ及びＣＡＳ（４２）を送れるように担体（２
６）に接続する。こうした元来のＩＣは担体の通常の動
作状態ではメモリを制御するのに用いる。プル−アツプ
抵抗（４４）は本来必要ではないが、元来のＩＣとモジ
ュール（３８）との間での切換え瞬時に制御信号を規定
値とするために設ける。
【００１７】図３は接続モジュールのテストＩＣにおけ
るＢＳＴレジスタを示す。このＢＳＴレジスタはＢＳＴ
セルのチェーンであり、これはテストＩＣのＴＤＩピン
（４６）からテストＩＣのＴＤＯピン（４８）まで延在
している。テストＩＣにおけるデータピンは随意入力端
子として、又は出力端子として作動することができる。
テストＩＣにおける各データピンは２つのＢＳＴセルを
有しており、ピンｉｏＯ（５０）に対するＢＳＴセルは
位置Ｏ（５２）のセルと位置Ｉ（５４）のセルである。
るＢＳＴレジスタを示す。このＢＳＴレジスタはＢＳＴ
セルのチェーンであり、これはテストＩＣのＴＤＩピン
（４６）からテストＩＣのＴＤＯピン（４８）まで延在
している。テストＩＣにおけるデータピンは随意入力端
子として、又は出力端子として作動することができる。
テストＩＣにおける各データピンは２つのＢＳＴセルを
有しており、ピンｉｏＯ（５０）に対するＢＳＴセルは
位置Ｏ（５２）のセルと位置Ｉ（５４）のセルである。
【００１８】データＢＳＴセル（５２）は関連するピン
（５０）が出力端子として作動する場合にはこのピン用
の所望ビットを包含し、かつピン（５０）が入力端子と
して作動する場合にはこのピン用の監視ビットを包含す
る。さらに、制御ＢＳＴセル（５４）は関連するピン
（５０）を非活動化し、このピンに接続されているもの
に最早影響を及ぼさないようにすることができる。この
ような不活動状態は幾つかのソースが１個の受信機を随
意制御できる場合に用いられる。本例の場合にはこの特
徴を用いてテスト中に元来のＩＣによるか、又は接続モ
ジュールにより制御信号ＲＡＳ及びＣＡＳを随意発生さ
せる。
（５０）が出力端子として作動する場合にはこのピン用
の所望ビットを包含し、かつピン（５０）が入力端子と
して作動する場合にはこのピン用の監視ビットを包含す
る。さらに、制御ＢＳＴセル（５４）は関連するピン
（５０）を非活動化し、このピンに接続されているもの
に最早影響を及ぼさないようにすることができる。この
ような不活動状態は幾つかのソースが１個の受信機を随
意制御できる場合に用いられる。本例の場合にはこの特
徴を用いてテスト中に元来のＩＣによるか、又は接続モ
ジュールにより制御信号ＲＡＳ及びＣＡＳを随意発生さ
せる。
【００１９】図４は接続モジュール（５８）におけるテ
ストＩＣ（５６）の内部構造及び外部ピン（６０及び６
２）並びにもしあるならば他のテストＩＣ（６４）への
テストＩＣ（５６）の接続の仕方を示している。テスト
ＩＣ（５６）はＴＡＰ（テストアクセスポート）コント
ローラ（６６）を具えており、このコントローラはＢＳ
Ｔ標準規格に従ってＩＣを制御する。テストＩＣの特性
がＴＡＰコントローラ（６６）の状態と、命令レジスタ
（６８）にシフトされる命令とにより決定されるように
することが重要なことである。
ストＩＣ（５６）の内部構造及び外部ピン（６０及び６
２）並びにもしあるならば他のテストＩＣ（６４）への
テストＩＣ（５６）の接続の仕方を示している。テスト
ＩＣ（５６）はＴＡＰ（テストアクセスポート）コント
ローラ（６６）を具えており、このコントローラはＢＳ
Ｔ標準規格に従ってＩＣを制御する。テストＩＣの特性
がＴＡＰコントローラ（６６）の状態と、命令レジスタ
（６８）にシフトされる命令とにより決定されるように
することが重要なことである。
【００２０】テストＩＣ（５６）は、このテストＩＣの
ＴＤＩピン（７２）からテストＩＣのＴＤＯピン（７
４）まで延在し、従ってテスターと一緒にＢＳＴチェー
ンに含まれる境界走査レジスタ（７０）も具えている。
この境界走査レジスタは各データピン（７８）用のセル
（７６）を具えており、これらのセルはテストＩＣのロ
ジック（８０）にビットを供給したり、又はロジック
（８０）からビットを受取ったりする。
ＴＤＩピン（７２）からテストＩＣのＴＤＯピン（７
４）まで延在し、従ってテスターと一緒にＢＳＴチェー
ンに含まれる境界走査レジスタ（７０）も具えている。
この境界走査レジスタは各データピン（７８）用のセル
（７６）を具えており、これらのセルはテストＩＣのロ
ジック（８０）にビットを供給したり、又はロジック
（８０）からビットを受取ったりする。
【００２１】ロジック（８０）はＢＳＴチェーンを経て
幾つかのピンのＢＳＴセル（７６及び８２）にシフトさ
れたデータに基づいて関連するピン（７８）用のＲＡＳ
及びＣＡＳパターンを決定する。ロジック（８０）は命
令レジスタ（６８）により制御され、かつＴＡＰコント
ローラ（６６）の所定の状態によりＲＡＳ及びＣＡＳパ
ターンを実際にスタートさせるようにトリガされる。
幾つかのピンのＢＳＴセル（７６及び８２）にシフトさ
れたデータに基づいて関連するピン（７８）用のＲＡＳ
及びＣＡＳパターンを決定する。ロジック（８０）は命
令レジスタ（６８）により制御され、かつＴＡＰコント
ローラ（６６）の所定の状態によりＲＡＳ及びＣＡＳパ
ターンを実際にスタートさせるようにトリガされる。
【００２２】図５はＢＳＴロジックを持たない第１タイ
プの対象ＩＣとの相互接続機能をＢＳＴロジックを有す
る近隣の第２タイプの対象ＩＣによりテストする際の処
理手順を示している。このテスト中には第１タイプの対
象ＩＣ用のテストデータをＢＳＴチェーンを経て第２タ
イプの対象ＩＣのピンのＢＳＴセルにシフトさせるが、
この場合にはダイナミックメモリ用のＲＡＳ及びＣＡＳ
パルスのような高速とする必要のある信号を第２タイプ
の対象ＩＣによらずに接続モジュールによって供給す
る。
プの対象ＩＣとの相互接続機能をＢＳＴロジックを有す
る近隣の第２タイプの対象ＩＣによりテストする際の処
理手順を示している。このテスト中には第１タイプの対
象ＩＣ用のテストデータをＢＳＴチェーンを経て第２タ
イプの対象ＩＣのピンのＢＳＴセルにシフトさせるが、
この場合にはダイナミックメモリ用のＲＡＳ及びＣＡＳ
パルスのような高速とする必要のある信号を第２タイプ
の対象ＩＣによらずに接続モジュールによって供給す
る。
【００２３】図５はメモリの書込みサイクル（８４）、
読取りサイクル（８６）及びリフレッシュサイクル（８
８）用の様々な信号を示している。テストＩＣに関する
信号には次のようなものがある。即ち、 ＲＡＳ（９０）：行アドレス指定用にトリガする行アド
レスストローブ信号； ＣＡＳ（９２）：列アドレス指定用にトリガする列アド
レスストローブ信号； ｔｒ〔１：０〕（９４）：所望プロトコルを決めるため
にテストＩＣに供給される符号。
読取りサイクル（８６）及びリフレッシュサイクル（８
８）用の様々な信号を示している。テストＩＣに関する
信号には次のようなものがある。即ち、 ＲＡＳ（９０）：行アドレス指定用にトリガする行アド
レスストローブ信号； ＣＡＳ（９２）：列アドレス指定用にトリガする列アド
レスストローブ信号； ｔｒ〔１：０〕（９４）：所望プロトコルを決めるため
にテストＩＣに供給される符号。
【００２４】第２タイプのＩＣに関する信号は次のよう
なものである。 アドレス（９６）：データをメモリのどこに入れるかの
アドレスを有するパターン； Ｗｅ（９８）：メモリがデータを受け取ることができる
ようにメモリを切り換える書込みイネーブル信号； Ｏｅ（１００）：メモリがデータを読取れるようにメモ
リを切り換える出力イネーブル信号 データ入力（１０２）：メモリに入れられるテストデー
タ； データ出力（１０４）：メモリから読取られるデータ。
なものである。 アドレス（９６）：データをメモリのどこに入れるかの
アドレスを有するパターン； Ｗｅ（９８）：メモリがデータを受け取ることができる
ようにメモリを切り換える書込みイネーブル信号； Ｏｅ（１００）：メモリがデータを読取れるようにメモ
リを切り換える出力イネーブル信号 データ入力（１０２）：メモリに入れられるテストデー
タ； データ出力（１０４）：メモリから読取られるデータ。
【００２５】ＴＡＰコントローラのライン（１０６）は
テストに伴うＢＳＴロジックを有するＩＣのＴＡＰコン
トローラの状態を示す。これらの状態はＢＳＴ標準規格
にて特定化されている。ライン（１０６）は担体のＢＳ
Ｔチェーンに含まれるＩＣ並びに接続モジュールのＢＳ
Ｔチェーンに含まれるＩＣとの双方に対して成立するも
のであり、これは２つのチェーンをテスターにより同期
させるからである。ピンが関連する境界走査セルからそ
れらピンの値を受け取る状態ｕｄｒ（更新データレジス
タ１３４の状態）は、ＲＡＳ及びＣＡＳパルスを他の信
号と同期させるのに用いられる。
テストに伴うＢＳＴロジックを有するＩＣのＴＡＰコン
トローラの状態を示す。これらの状態はＢＳＴ標準規格
にて特定化されている。ライン（１０６）は担体のＢＳ
Ｔチェーンに含まれるＩＣ並びに接続モジュールのＢＳ
Ｔチェーンに含まれるＩＣとの双方に対して成立するも
のであり、これは２つのチェーンをテスターにより同期
させるからである。ピンが関連する境界走査セルからそ
れらピンの値を受け取る状態ｕｄｒ（更新データレジス
タ１３４の状態）は、ＲＡＳ及びＣＡＳパルスを他の信
号と同期させるのに用いられる。
【００２６】書込みサイクル（８４）はＢＳＴチェーン
での２つのシフト動作（８４）で行われる。第１動作は
メモリの行アドレス（１１０）及びデータ（１１２）を
供給し、かつメモリアクセスサイクルが開始することを
示すために選定プロトコル（１１４）をテストＩＣに供
給することにある。斯かる特定のプロトコルは、テスト
ＩＣが第１動作の終了時にＲＡＳパルス（１１６）を供
給し、第２動作の開始後の短時間でＣＡＳパルス（１１
８）を供給することを意味する。
での２つのシフト動作（８４）で行われる。第１動作は
メモリの行アドレス（１１０）及びデータ（１１２）を
供給し、かつメモリアクセスサイクルが開始することを
示すために選定プロトコル（１１４）をテストＩＣに供
給することにある。斯かる特定のプロトコルは、テスト
ＩＣが第１動作の終了時にＲＡＳパルス（１１６）を供
給し、第２動作の開始後の短時間でＣＡＳパルス（１１
８）を供給することを意味する。
【００２７】第２動作はメモリ用の列アドレス（１２
０）及び書込みイネーブル信号を供給すると共にテスト
ＩＣ用の待機プロトコル（１２４）を供給することにあ
る。ＲＡＳパルスの終了後直ぐにメモリは確実に満たさ
れ、次いで次のサイクルの第１ステップが待機される。
これは読取りサイクル又はリフレッシュサイクルでも同
じように行われる。
０）及び書込みイネーブル信号を供給すると共にテスト
ＩＣ用の待機プロトコル（１２４）を供給することにあ
る。ＲＡＳパルスの終了後直ぐにメモリは確実に満たさ
れ、次いで次のサイクルの第１ステップが待機される。
これは読取りサイクル又はリフレッシュサイクルでも同
じように行われる。
【００２８】全テスト手法はメモリの種々のアドレスに
多数の連続書込み動作を行ない、その後これらのアドレ
スを読み取り、正しい番号が再び読み取られるかどうか
チェックすることにある。実際に行うことのできる連続
書込み動作回数はメモリをリフレッシュしなければなら
ない期間によって制限される。
多数の連続書込み動作を行ない、その後これらのアドレ
スを読み取り、正しい番号が再び読み取られるかどうか
チェックすることにある。実際に行うことのできる連続
書込み動作回数はメモリをリフレッシュしなければなら
ない期間によって制限される。
【００２９】図６はＢＳＴ標準規格にて特定化されるよ
うなＴＡＰコントローラ（６６）の状態図を示す。この
状態図にはＴＡＰコントローラの１６通りの状態（これ
らの状態をブロックにて示してある）を示してある。各
状態からの矢印はＴＡＰコントローラが次に取り得る状
態の行先を示している。矢印の実際の行先は与えられる
信号、所謂テストモデル選択信号の値に依存する。
うなＴＡＰコントローラ（６６）の状態図を示す。この
状態図にはＴＡＰコントローラの１６通りの状態（これ
らの状態をブロックにて示してある）を示してある。各
状態からの矢印はＴＡＰコントローラが次に取り得る状
態の行先を示している。矢印の実際の行先は与えられる
信号、所謂テストモデル選択信号の値に依存する。
【００３０】ＢＳＴロジックを具えたＩＣの通常の動作
中、即ち全てのテストロジックがスイッチ・オフされ、
ＩＣがその機能を実行している期間中は、ＴＡＰコント
ローラはテスト−ロジックリセット状態（１２６）にあ
る。ＩＣはテストが実際に行われている時にはラン−テ
スト／アイドル状態（１２８）にある。ＴＡＰコントロ
ーラの状態には、命令を命令レジスタ（６０）に入れる
状態のグループ（１３０）及びデータレジスタを読取
り、又このレジスタをデータで満たす状態のグループ
（１３２）もある。
中、即ち全てのテストロジックがスイッチ・オフされ、
ＩＣがその機能を実行している期間中は、ＴＡＰコント
ローラはテスト−ロジックリセット状態（１２６）にあ
る。ＩＣはテストが実際に行われている時にはラン−テ
スト／アイドル状態（１２８）にある。ＴＡＰコントロ
ーラの状態には、命令を命令レジスタ（６０）に入れる
状態のグループ（１３０）及びデータレジスタを読取
り、又このレジスタをデータで満たす状態のグループ
（１３２）もある。
【００３１】本発明はＴＡＰコントローラが実際のテス
トの直前に更新−ＤＲ状態（１３４）、即ちラン−テス
ト／アドレス状態にあることを利用する。テストＩＣは
ＴＡＰコントローラの斯かる状態によってＲＡＳ及びＣ
ＡＳプロトコルの生成がトリガされるように設計する。
トの直前に更新−ＤＲ状態（１３４）、即ちラン−テス
ト／アドレス状態にあることを利用する。テストＩＣは
ＴＡＰコントローラの斯かる状態によってＲＡＳ及びＣ
ＡＳプロトコルの生成がトリガされるように設計する。
【図１】本発明による接続モジュールを用いない場合の
メモリＩＣ用テスト処理手順を示す説明図である。
メモリＩＣ用テスト処理手順を示す説明図である。
【図２】本発明による装置並びにテスターと、接続モジ
ュールと、テストすべき担体との相互接続を示すブロッ
ク図である。
ュールと、テストすべき担体との相互接続を示すブロッ
ク図である。
【図３】接続モジュール内のテストＩＣにおけるＢＳＴ
チェーンをテストＩＣのピンに如何にして接続するのか
を示す図である。
チェーンをテストＩＣのピンに如何にして接続するのか
を示す図である。
【図４】テストＩＣの構成及びこのテストＩＣを接続モ
ジュールのピン及び他のテストＩＣへの接続の仕方を示
すブロック線図である。
ジュールのピン及び他のテストＩＣへの接続の仕方を示
すブロック線図である。
【図５】接続モジュールを用いるメモリＩＣ用のテスト
処理手順を示す説明図である。
処理手順を示す説明図である。
【図６】ＩＣのＴＡＰコントローラがＢＳＴ標準規格に
従ってとり得る状態を示す説明図である。
従ってとり得る状態を示す説明図である。
２２ テスト装置
２４ テスター
２６ テスト用担体
２８，３２ ＢＳＴチェーン
３６ ＩＯポッド
３８ 接続モジュール
４０ コネクタ
４４ プル−アップ抵抗
５６ テストＩＣ
５８ 接続モジュール
６０，６２ 外部ピン
６４ 別のテストＩＣ
６６ ＴＡＰコントローラ
６８ 命令レジスタ
７０ 境界走査レジスタ
７２ ＴＤＩピン
７４ ＴＤＯピン
７６，８２ ＢＳＴセル
７８ データピン
８０ ロジック
─────────────────────────────────────────────────────
フロントページの続き
(73)特許権者 599011702
ジェイタグ テクノロジーズ ベスロー
テン フェンノートシャップ
ＪＴＡＧ ＴＥＣＨＮＯＬＯＧＩＥＳ
Ｂ．Ｖ.
オランダ国 5612 アーエン アインド
ーフェン ボスデイク 50
(74)上記１名の代理人 100072051
弁理士 杉村 興作 （外４名）
(72)発明者 マシアス ニコラス マリー ムリス
オランダ国 5621 ベーアー アインド
ーフェン フルーネヴァウツウェッハ
１
(56)参考文献 特開 平６−18620（ＪＰ，Ａ)
特開 平３−96879（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G01R 31/28 - 31/3193
Claims (9)
- 【請求項１】 接続モジュールであって、このモジュー
ルの外部ピンに接続される１個以上のテストＩＣを具え
ている接続モジュールを具え、かつ第１個数のＩＣには
ＢＳＴ（境界走査テスト）ロジックが設けられ、第２個
数のＩＣにはＢＳＴロジックが設けられていない多数の
対象ＩＣを形成してある担体をＢＳＴ法によりテストす
るテスターも具えているテスト装置において、前記テス
トＩＣに少なくとも命令レジスタ、ＴＡＰコントロー
ラ、境界走査レジスタ、ＢＳＴテストピン及びデータピ
ンと共にＢＳＴロジックを設け、テストＩＣがＢＳＴチ
ェーン内に含まれ、かつこのＢＳＴチェーンを経て前記
テスターにより制御され、少なくとも１個のテストＩＣ
が、ＢＳＴチェーンからＴＡＰコントローラの状態によ
り同期をとられて命令レジスタにシフトされる専用命令
の制御下で前記テストすべき担体用のＲＡＳ（行アドレ
スストローブ）及びＣＡＳ（列アドレスストローブ）パ
ルスを発生し、ＲＡＳピン及びＣＡＳピンと称する多数
の外部テストピンがテストＩＣにより発生されるＲＡＳ
及びＣＡＳプロトコルを転送する働きをして、前記第２
個数に属する高速作動の対象ＩＣを制御し得るように構
成したことを特徴とするテスト装置。 - 【請求項２】 前記テスターによって供給され、かつ復
号化後にＲＡＳピン及びＣＡＳピンの信号特性を決定す
る第１符号を包含し得るＲＡＳピン及びＣＡＳピン用の
１個以上のＢＳＴセルを設けたことを特徴とする請求項
１に記載のテスト装置。 - 【請求項３】 ＲＡＳ及びＣＡＳピン用プロトコルの選
定が、テスターにより多数の外部ピンのＢＳＴセルに供
給される第２符号により決定されるようにしたことを特
徴とする請求項２に記載のテスト装置。 - 【請求項４】 ＲＡＳ及びＣＡＳピン用のプロトコルを
少なくとも４つ、即ち − ホールドモード； − ＲＡＳの前にＣＡＳをリフレッシュ； − メモリアクセスサイクル； − ＲＡＳだけリフレッシュ（ＣＡＳはダミー） とすることを特徴とする請求項３に記載のテスト装置。 - 【請求項５】 前記第２個数に属する対象ＩＣ用の幾つ
かのテスト信号をテストＩＣにより発生させ、他のテス
ト信号を第１個数に属する対象ＩＣにより発生させるこ
とを特徴とする請求項１〜４のいずれか一項に記載のテ
スト装置によるテスト方法。 - 【請求項６】 請求項１〜４のいずれか一項に記載のテ
スト装置に使用する接続モジュール。 - 【請求項７】 請求項１〜４のいずれか一項に記載のテ
スト装置に使用するのに好適なテストＩＣ。 - 【請求項８】 前記対象ＩＣ及びテストＩＣを同一基板
上に物理的に集積化したことを特徴とする請求項１〜４
のいずれか一項に記載のテスト装置。 - 【請求項９】 請求項８に記載のテスト装置に使用する
のが好適な半導体基板。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL93202924:2 | 1993-10-15 | ||
| EP93202924 | 1993-10-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07128407A JPH07128407A (ja) | 1995-05-19 |
| JP3479653B2 true JP3479653B2 (ja) | 2003-12-15 |
Family
ID=8214138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02972794A Expired - Fee Related JP3479653B2 (ja) | 1993-10-15 | 1994-02-28 | テスト装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP3479653B2 (ja) |
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|---|---|---|---|---|
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| US6408413B1 (en) * | 1998-02-18 | 2002-06-18 | Texas Instruments Incorporated | Hierarchical access of test access ports in embedded core integrated circuits |
| US6393591B1 (en) * | 1999-02-12 | 2002-05-21 | Xilinx, Inc. | Method for remotely testing microelectronic device over the internet |
| JP3763385B2 (ja) * | 1999-11-09 | 2006-04-05 | シャープ株式会社 | 半導体装置 |
| JP2007303874A (ja) * | 2006-05-09 | 2007-11-22 | Fujitsu Ltd | 電源センス回路，電源供給システム，及び集積回路 |
| CN102818986A (zh) * | 2012-08-20 | 2012-12-12 | 桂林电子科技大学 | 混合信号电路边界扫描测试系统及测试方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW253097B (ja) * | 1992-03-02 | 1995-08-01 | At & T Corp | |
| US5404358A (en) * | 1993-02-04 | 1995-04-04 | Bull Hn Information Systems Inc. | Boundary scan architecture analog extension |
| US5377199A (en) * | 1993-06-30 | 1994-12-27 | Intel Corporation | Boundary test scheme for an intelligent device |
| US5428624A (en) * | 1993-10-12 | 1995-06-27 | Storage Technology Corporation | Fault injection using boundary scan |
-
1994
- 1994-02-28 JP JP02972794A patent/JP3479653B2/ja not_active Expired - Fee Related
- 1994-05-26 US US08/249,427 patent/US5978945A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07128407A (ja) | 1995-05-19 |
| US5978945A (en) | 1999-11-02 |
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