JPH07169300A - ランダム・アクセス・メモリの組み込み自己テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 安価でテスト時間の短縮化が図られ、回路面
積を拡大する必要のないランダム・アクセス・メモリの
組み込み自己テスト回路を提供することを目的とする。 【構成】 集積回路中のＲＡＭ１０の組み込み自己テス
ト・モード時に、データ・セレクタ２６により、アドレ
ス線形フィードバック・シフト・レジスタ２８のテスト
・アドレスをデータ・セレクタ２６を通して、ＲＡＭ１
０に供給し、データ・セレクタ３２でデータ線形フィー
ドバック・シフト・レジスタ３４のテスト・データをデ
ータ・セレクタ３２を通してＲＡＭ１０のデータ入力に
供給し、ＲＡＭ１０からの出力データをデータ・セレク
タ４０を通して多重入力シグナチュア・レジスタ４４に
供給し、所定数のテスト・サイクルが終了すると、多重
入力シグナチュア・レジスタ４４のビット・パターンを
走査経路に沿って走査する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、大規模集積回路のテス
トに関するものであり、とりわけ、ランダム・アクセス
・メモリの組み込み自己テスト回路に関するものであ
る。

【０００２】

【従来の技術】大規模集積回路のテストは、極めて複雑
である。こうした集積回路には、数千の半導体デバイス
が含まれている可能性がある。集積回路にメモリ素子が
含まれている場合、集積回路の出力状態は、その現在の
入力だけでなく、メモリ素子に影響する可能性のある先
行入力にも左右される。

【０００３】大規模集積回路のテストに対する先行技術
によるアプローチには、コンピュータ・ベースのテスタ
の利用が必要になる。テスタは、集積回路の入力に一連
のテスト・ベクトルを加えて、その出力を観測する。大
規模集積回路を完全に機能させるためには、数千のテス
ト・ベクトルが必要になる可能性がある。こうしたテス
トは、時間を浪費するので、集積回路のコストが増すこ
とになる。

【０００４】大規模集積回路のテストに対する先行技術
によるもう１つのアプローチは、組み込み自己テスト
（ＢＩＳＴ）として既知のところである。ＢＩＳＴアプ
ローチは、集積回路にテストを容易にするための回路要
素を追加する必要がある。一般に、こうした装置には、
走査経路を実現するための回路要素が組み込まれてい
る。全てのメモリ素子は、走査モードで、メモリ素子
に、所望のビット・パターンをセットできるように、該
メモリ素子を走査経路と直列に接続することによって、
走査可能になる。これによって、テストの開始時に、メ
モリ素子の状態に関する不確実性が除去される。テスト
結果は、走査経路に沿って、集積回路から走査すること
が可能である。走査経路アプローチによって、テストの
より良好な制御が行われ、テスト時間が短縮されるが、
集積回路に、付加回路要素が追加されることになる。

【０００５】

【発明が解決しようとする課題】既知の先行技術による
テスト技法には、全て、とりわけ、いくつかのタイプの
大規模集積回路に適用される場合には、１つ以上の欠点
がある。これらの欠点には、長いテスト時間、高コスト
及び回路面積の拡大を必要とするといったことがある。
これらの欠点は、集積回路に、他の論理回路要素によっ
て包囲された埋め込み式ランダム・アクセス・メモリが
含まれている場合には、とりわけ、過酷である。

【０００６】

【課題を解決するための手段】本発明によれば、回路に
は、組み込み自己テスト用の回路要素が含まれている。
この回路は、組み込み自己テスト・モードで、ランダム
・アクセス・メモリと、アドレス線形フィードバック・
シフト・レジスタの内容をランダム・アクセス・メモリ
のアドレス入力に供給し、通常モードで、ランダム・ア
クセス・メモリのアドレス入力にシステム・アドレスを
供給する第１のセレクタ手段と、データ線形フィードバ
ック・レジスタと、組み込み自己テスト・モードで、デ
ータ線形フィードバック・シフト・レジスタの内容をラ
ンダム・アクセス・メモリのデータ入力に供給し、通常
モードで、システム入力データをランダム・アクセス・
メモリのデータ入力に供給する第２のセレクタ手段と、
組み込み自己テスト・モードで、ランダム・アクセス・
メモリのデータ出力から出力データを受信するための多
重入力シグナチュア（signature)・レジスタと、走査モ
ードで、走査経路に沿って、アドレス線形フィードバッ
ク・シフト・レジスタ、データ線形フィードバック・シ
フト・レジスタ及び多重入力シグナチュア・レジスタ
に、所望のビット・パターンのスキャン・インを行うた
めの手段と、組み込み自己テスト・モードで、所定のテ
スト・サイクル数にわたって、アドレス線形フィードバ
ック・シフト・レジスタ、データ線形フィードバック・
シフト・レジスタ、多重入力シグナチュア・レジスタ及
びランダム・アクセス・メモリを進めるためのクロック
手段と、所定の数のテスト・サイクルが終わると、走査
経路に沿って、多重入力シグナチュア・レジスタから結
果として生じるビット・パターンを走査するための手段
から構成される。

【０００７】ランダム・アクセス・メモリに、読み取り
／書き込み許可入力が含まれている場合、回路には、組
み込み自己テスト・モードで、読み取り／書き込み許可
入力を制御するための制御手段を含むことが可能であ
る。制御手段には、既定の数の制御状態にわたって、繰
り返し巡回する巡回待ち行列が含まれていることが望ま
しい。組み込み自己テスト・モードの場合、アドレス線
形フィードバック・シフト・レジスタ、データ線形フィ
ードバック・シフト・レジスタ、多重入力シグナチュア
・レジスタ及びランダム・アクセス・メモリは、回路の
通常動作速度で刻時されるのが望ましい。

【０００８】本発明のもう１つの特徴によれば、アドレ
ス線形フィードバック・シフト・レジスタ及びデータ線
形フィードバック・シフト・レジスタは、回路中の論理
回路要素のテスト時に、可観測性レジスタとして利用す
ることが可能である。この回路には、さらに、通常モー
ドで、システム・アドレスをランダム・アクセス・メモ
リに供給するための入力アドレス回路要素と、システム
・テスト・モードで、アドレス線形フィードバック・シ
ステム・レジスタを可観測性レジスタとして動作させる
ための手段と、システム・テスト・モードで、入力アド
レス回路要素からアドレス線形フィードバック・シフト
・レジスタにシステム・アドレスをロードするための手
段と、走査モードで、走査経路に沿って、システム・テ
スト・モードで、回路からアドレス線形フィードバック
・シフト・レジスタにロードされたシステム・アドレス
を走査するための手段を含むことが可能である。

【０００９】該回路には、さらに、通常モードで、シス
テム入力データをランダム・アクセス・メモリに供給す
るための入力データ回路要素と、システム・テスト・モ
ードで、データ線形フィードバック・シフト・レジスタ
を可観測性レジスタとして動作させるための手段と、シ
ステム・テスト・モードで、入力データ回路要素からの
システム入力データをデータ線形フィードバック・シフ
ト・レジスタにロードするための手段と、走査モード
で、走査経路に沿って、回路から、システム・テスト・
モードで、データ線形フィードバック・シフト・レジス
タにロードされたシステム入力データを走査するための
手段を含めることも可能である。

【００１０】この回路には、さらに、通常モードで、ラ
ンダム・アクセス・メモリのデータ出力から出力データ
を受信するための出力回路要素と、システム・テスト・
モードで、多重入力シグナチュア・レジスタを制御レジ
スタとして動作させるための手段と、走査モードで、走
査経路に沿って、多重入力シグナチュア・レジスタに、
既知のビット・パターンを走査するための手段と、シス
テム・テスト・モードで、多重入力シグナチュア・レジ
スタに含まれている既知のビット・パターンを出力回路
要素に供給するための手段を含めることも可能である。
出力回路要素の出力は、出力回路要素の動作状態を表示
する。

【００１１】本発明のもう１つの態様によれば、回路
は、入力及び出力を備えたメモリ回路と、通常モード
で、メモリ回路にシステム入力を供給するための入力論
理回路要素と、ビット・パターンを記憶するためのレジ
スタと、走査モードで、走査経路に沿って、レジスタ
に、所望のビット・パターンを走査するための手段と、
組み込み自己テスト・モードで、レジスタの所望のビッ
ト・パターンをメモリ回路の入力に供給するための手段
と、組み込み自己テスト・モードで、メモリ回路の出力
を観測するための手段と、システム・テスト・モード
で、入力論理回路要素からのシステム入力をレジスタに
ロードするための手段と、走査モードで、走査経路に沿
って、システム・テスト・モードで、回路からレジスタ
にロードされたシステム入力を走査するための手段から
構成される。レジスタは、組み込み自己テスト・モード
の場合、線形フィードバック・シフト・レジスタとして
動作し、システム・テスト・モードの場合、可観測性レ
ジスタとして動作することが望ましい。

【００１２】本発明のもう１つの態様によれば、回路
は、入力及び出力を備えたメモリ回路と、通常モード
で、メモリ回路からの出力データを受信するための出力
論理回路と、組み込み自己テスト・モードで、所望のビ
ット・パターンをメモリ回路の入力に供給するための手
段と、組み込み自己テスト・モードで、メモリ回路から
出力データを受信するためのレジスタと、走査モード
で、走査経路に沿って、レジスタから結果として生じる
ビット・パターンを走査するための手段と、走査モード
で、走査経路に沿って、レジスタに、既知のビット・パ
ターンを走査するための手段と、システム・テスト・モ
ードで、レジスタに含まれている既知のビット・パター
ンを出力論理回路要素に供給するための手段から構成さ
れる。出力論理回路要素の出力は、出力論理回路要素の
動作状態を表示する。レジスタは、組み込み自己テスト
・モードの場合、多重入力シグナチュア・レジスタとし
て動作し、システム・テスト・モードの場合、制御レジ
スタとして動作することが望ましい。

【００１３】本発明のさらにもう１つの態様によれば、
メモリ回路の組み込み自己テストの方法は、メモリ回
路、アドレス線形フィードバック・シフト・レジスタ、
データ線形フィードバック・シフト・レジスタ及び多重
入力シグナチュア・レジスタを含む回路を設けるステッ
プと、走査モードで、走査経路に沿って、アドレス線形
フィードバック・シフト・レジスタ、データ線形フィー
ドバック・シフト・レジスタ及び多重入力シグナチュア
・レジスタに、所望のビット・パターンを走査するステ
ップと、組み込み自己テスト・モードで、アドレス線形
フィードバック・シフト・レジスタの内容をメモリ回路
のアドレス入力に供給するステップと、組み込み自己テ
スト・モードで、データ線形フィードバック・シフト・
レジスタの内容をメモリ回路のデータ入力に供給するス
テップと、組み込み自己テスト・モードで、メモリ回路
のデータ出力をTSに供給するステップと、組み込み自己
テスト・モードで、所定のテスト・サイクル数にわたっ
て、アドレス線形フィードバック・シフト・レジスタ、
データ線形フィードバック・シフト・レジスタ、多重入
力シグナチュア・レジスタ及びメモリ回路を進めるステ
ップと、所定の数のテスト・サイクルが終わると、走査
経路に沿って、多重入力シグナチュア・レジスタから結
果生じるビット・パターンを走査するステップから構成
される。

【００１４】

【実施例】図１には、本発明による組み込み自己テスト
（以下、ＢＩＳＴという）のための回路要素を組み込ん
だモノリシック大規模集積回路（ＩＣ）が示されてい
る。この集積回路は、所望の機能を実施することが可能
である。集積回路の通常のシステム機能は、本発明とは
関係がない。メモリ回路としてのランダム・アクセス・
メモリ（以下、ＲＡＭという）１０は、集積回路の回路
要素に組み込まれている。ＲＡＭ１０には、１つ以上の
アドレス入力としてのアドレス入力ライン１２、１つ以
上のデータ入力としてのデータ入力ライン１４、１つ以
上のデータ出力としてのデータ出力ライン１６、読み取
り／書き込み許可ライン１８及びクロック・ライン２０
が含まれている。

【００１５】システム入力アドレス回路要素２４は、通
常動作モードにおいて、データ・セレクタ２６を介し
て、アドレス・ライン１２で、システム入力アドレスを
ＲＡＭ１０に供給する。アドレス線形フィードバック・
シフト・レジスタ（LFSR）２８は、ＢＩＳＴモードにお
いて、データ・セレクタ２６を介して、アドレス・ライ
ン１２で、テスト・アドレスをＲＡＭ１０に供給する。
データ・セレクタ２６は、通常動作モードまたはＢＩＳ
Ｔモードを指示するＲＡＭ ＢＩＳＴ信号によって制御
される。アドレス線形フィードバック・シフト・レジス
タ２８については、詳細に後述する。一般に、アドレス
線形フィードバック・シフト・レジスタ２８は、ＲＡＭ
１０に対するアドレス入力と同じ数のビットを備えてお
り、擬似ランダム・シーケンスでＲＡＭ１０の全てのア
ドレスを循環する。

【００１６】システム入力データ回路要素３０は、通常
動作モードにおいて、データ・セレクタ３２を介して、
データ・ライン１４で、システム入力データをＲＡＭ１
０に供給する。データ線形フィードバック・シフト・レ
ジスタ３４は、ＢＩＳＴモードにおいて、データ・セレ
クタ３２を介して、データ・ライン１４で、テスト・デ
ータをＲＡＭ １０に供給する。データ・セレクタ３２
は、ＲＡＭ ＢＩＳＴ信号によって制御される。データ
線形フィードバック・シフト・レジスタ３４は、ＲＡＭ
１０に対するデータ入力と同じ数のビットを備えてい
る。データ線形フィードバック・シフト・レジスタ３４
については、詳細に後述する。

【００１７】ＲＡＭ１０からの出力データは、データ・
セレクタ４０を介して、出力データ・ライン１６で、シ
ステム出力回路要素４２及び多重入力シグナチュア・レ
ジスタ（MISR）４４に供給される。後述のように、シス
テム出力回路要素４２は、通常動作モードで、出力デー
タを利用し、多重入力シグナチュア・レジスタ４４は、
ＢＩＳＴモードで、出力データを利用する。データ・セ
レクタ４０は、後述のように、システム・テスト・モー
ドで、ＲＡＭのバイパスに用いられる。システム・テス
ト・モードの場合、ＲＡＭ１０ではなく、多重入力シグ
ナチュア・レジスタ４４が、データ・セレクタ４０を介
して、データをシステム出力回路要素４２に供給する。
データ・セレクタ４０は、システム・テスト・モードを
表したバイパス信号によって制御される。多重入力シグ
ナチュア・レジスタ４４は、ＲＡＭ１０のデータ出力と
同じ数のビットを備えている。多重入力シグナチュア・
レジスタ４４については、詳細に後述する。

【００１８】読み取り／書き込み許可論理回路５０は、
読み取り／書き込み許可ライン１８で、読み取り／書き
込み許可信号をＲＡＭ１０に供給する。図５に示すよう
に、読み取り／書き込み許可信号は、通常動作モード
で、データ・セレクタ５４を介して、システム論理回路
５２から供給され、ＢＩＳＴモードで、データ・セレク
タ５４を介して、制御論理回路５６から供給される。

【００１９】システム入力アドレス回路要素２４、シス
テム入力データ回路要素３０、システム出力回路要素４
２及びシステム論理回路５２は、通常のシステム動作と
関連しており、一般に、任意の所望の構成をとることが
可能であるため、概略で示されている。これらの回路
は、ＲＡＭ１０と同じ集積回路、または、異なる集積回
路に配置することが可能である。

【００２０】図１に示す回路には、走査経路（不図示）
も含まれている。走査経路は、走査モードで活動状態に
なる。ＲＡＭ１０の記憶素子は除くが、走査経路におい
て、フリップ／フロップのような記憶素子は、全て、直
列に接続されるので、記憶素子の全てに任意のビット・
パターンをセットすることができる。すなわち、アドレ
ス線形フィードバック・シフト・レジスタ２８、データ
線形フィードバック・シフト・レジスタ３４、多重入力
シグナチュア・レジスタ４４及び読み取り／書き込み許
可論理回路５０の記憶素子が、走査経路に接続される。
後述のように、スキャン・イン／スキャン・アウト能力
は、ＲＡＭ１０のテストに関連して利用されるが、ＲＡ
Ｍ１０の外部のシステム論理回路のテストに関連して利
用することも可能である。

【００２１】図２には、データ線形フィードバック・シ
フト・レジスタ３４の一例に関する概略図が示されてい
る。データ線型フィードバック・シフト・レジスタ３４
には、ＲＡＭ１０の各データ入力ライン毎に１つの、ｎ
個のステージが含まれている。図２には、ステージ６
０、６２、．．．、６８が示されている。各ステージに
は、それぞれ、ダブル・ストローブの走査可能なフリッ
プ／フロップである、Ｄタイプのフリップ／フロップ７
０が含まれている。線形フィードバック構成は、選択さ
れたステージの出力を受信し、データ・セレクタ７４及
びデータ・セレクタ７６を介して、第１ステージ６０の
D 入力に出力を供給する、排他的オアゲート７２によっ
て確立される。当該技術において既知のように、線形フ
ィードバック・シフト・レジスタは、排他的オアゲート
７２を介して、第１ステージ６０への接続のために選択
されたレジスタ・ステージによって決まる、多項式を実
施する。好適な実施例の場合、データ線形フィードバッ
ク・シフト・レジスタ３４は、２項の原始多項式を実施
する。

【００２２】データ線形フィードバック・シフト・レジ
スタ３４には、また、最終ステージ６８の出力がデータ
・セレクタ７４及び７６を介して、ライン７８で、第１
ステージ６０の入力に供給される、循環シフト・モード
もある。データ線形フィードバック・シフト・レジスタ
３４のフィードバック・モード及び循環モードは、デー
タ・セレクタ７４に加えられるLS信号によって制御され
る。LS信号は、その状態が走査モードでセットされる、
フリップ／フロップ８０の出力である。

【００２３】データ・セレクタ３２は、ｎビット幅のデ
ータ・セレクタである。データ・セレクタ３２の各ビッ
トは、データ線形フィードバック・シフト・レジスタ３
４のステージの１つ（LFSR₀ 〜_n ）から出力を受信し、
システム入力データ回路要素３０から対応するビットを
受信する（図１）。データ・セレクタ３２は、ＲＡＭＢ
ＩＳＴ信号によって制御される。データ・セレクタ３２
の出力は、データ・ライン１４で、ＲＡＭ１０のデータ
入力に供給され、可観測性入力0BSV₀ 〜_N として、デー
タ線形フィードバック・シフト・レジスタ３４のそれぞ
れのステージに供給される。可観測性入力0BSV₀ 〜
_N は、それぞれ、ステージ６０、６２及び６８における
データ・セレクタ７６、８２及び８４を介して、フリッ
プ／フロップ７０に供給される。データ・セレクタ７
６、８２及び８４は、ライン８６のモード信号によって
制御される。ＢＩＳＴモードの場合、データ線形フィー
ドバック・シフト・レジスタ３４は、線形フィードバッ
ク・シフト・レジスタとして動作し、ゲート７２の出力
は、データ・セレクタ７４及び７６を介して、第１ステ
ージ６０のフリップ／フロップ７０に供給される。後続
ステージにおいて、ＢＩＳＴモードの場合、先行ステー
ジの出力は、それぞれのデータ・セレクタ８２、８４を
介して、後続ステージに供給される。システム・テスト
・モードの場合、データ線形フィードバック・シフト・
レジスタ３４は、可観測性レジスタとして動作し、ライ
ンの可観測性入力0BSV₀ 〜_N は、データ・セレクタ３２
及びそれぞれのデータ・セレクタ７６、８２及び８４を
介して、データ線形フィードバック・シフト・レジスタ
３４の各ステージにロードされる。システム・テスト・
モードについては、詳細に後述する。データ線形フィー
ドバック・シフト・レジスタ３４におけるフリップ／フ
ロップ７０は、それぞれ、通常動作時に生じるシステム
・クロックによって、同じ速度で刻時される。

【００２４】要するに、データ線形フィードバック・シ
フト・レジスタ３４は、次のモードに関連している：
（１）．入力データが、データ・セレクタ３２を介し
て、システム入力データ回路要素３０からＲＡＭ１０に
供給される、通常モード、（２）．データ線形フィード
バック・シフト・レジスタ３４が、線形フィードバック
構成で動作し、出力LFSR₀ 〜_n が、データ・セレクタ３
２を介してＲＡＭ１０に供給される、ＢＩＳＴモード、
（３）．レジスタ３４が、可観測性レジスタとして動作
し、システム入力データ回路要素３０の出力が、データ
・セレクタ３２を介してデータ線形フィードバック・シ
フト・レジスタ３４の可観測性入力OBSV₀ 〜_n にロード
される、システム・テスト・モード、（４）フリップ／
フロップ７０及び８０にビット・パターンのスキャン・
インまたはスキャン・アウトを行う、スキャン・イン／
スキャン・アウト・モード。

【００２５】図１に示すアドレス線形フィードバック・
シフト・レジスタ２８は、アドレス線形フィードバック
・シフト・レジスタ２８が、m 度のde Bruijn の線形フ
ィードバック・シフト・レジスタとして実現される点を
除けば（ここで、m は、ＲＡＭ１０へのアドレス・ライ
ン１２の数）、図２に示すデータ線形フィードバック・
シフト・レジスタ３４と同様のやり方で実現されるのが
望ましい。de Bruijnシーケンス線形フィードバック・
シフト・レジスタは、擬似アドレス・ジェネレータとし
て利用されるので、全部で２m のアドレスが生成され
る。図３には、m＝３の場合の、de Bruijn のシーケン
ス線形フィードバック・シフト・レジスタの実現に必要
なシーケンス線形フィードバック・シフト・レジスタの
修正が示されている。最終ステージ８９を除く全てのス
テージ８７、８８の出力（ステージ１〜m −１）が、ノ
アゲート９０の入力に接続される。ノアゲート９０の出
力は、排他的オアゲート９２を介して、第１ステージ８
７の入力に供給される。排他的オアゲート９６は、所望
の多項式を実施するため、レジスタにおける選択された
ステージの出力を受信する。排他的オアゲート９６は、
図２に示すゲート７２に対応する。従って、アドレス線
形フィードバック・シフト・レジスタ２８は、図３に示
すノアゲート９０及び排他的オアゲート９２に対応する
ゲートを追加することによって実現する。さもなけれ
ば、アドレス線形フィードバック・シフト・レジスタ２
８は、図２に示した、上述のデータ線形フィードバック
・シフト・レジスタ３４と同じである。

【００２６】図４には、多重入力シグナチュア・レジス
タ４４の一例に関する概略図が示されている。多重入力
シグナチュア・レジスタ４４には、ＲＡＭ１０の各デー
タ出力ライン毎に１つの、W 個のステージが含まれてい
る。図４には、ステージ１００、１０２、．．．、１０
８が示されている。各ステージには、二重ストローブの
走査可能なフリップ／フロップである、D タイプのフリ
ップ／フロップ１１０が含まれている。排他的オアゲー
ト１１２は、選択されたステージの出力を受信し、排他
的オアゲート１１４及びデータ・セレクタ１１６を介し
て、第１ステージ１００のＤ入力に出力を供給する。多
重入力シグナチュア・レジスタ４４は、排他的オアゲー
ト１１２を介して第１ステージ１００に接続するために
選択されたステージによって決まる、多項式を実施す
る。好適な実施例の場合、多重入力シグナチュア・レジ
スタ４４は、２項の原始多項式を実施する。

【００２７】データ・セレクタ４０は、W ビット幅のデ
ータ・セレクタである。データ・セレクタ４０の各ビッ
トは、多重入力シグナチュア・レジスタ４４のステージ
の１つから出力（CNTL₀ 〜_w ）を受信し、ＲＡＭ１０か
らデータ・ライン１６で対応するビットを受信する。デ
ータ・セレクタ４０は、ＲＡＭバイパス信号によって制
御される。ＲＡＭバイパス信号がアクティブで、システ
ム・テスト・モードを指示する場合、出力CNTL₀ 〜_n 、
データ・セレクタ４０によってシステム出力回路要素４
２（図１）に供給される。ＲＡＭバイパス信号が非アク
ティブで、ＢＩＳＴモードまたは通常モードを指示する
場合、ＲＡＭ１０からのデータ・ライン１６による出力
データは、データ・セレクタ４０によってシステム出力
回路要素４２に供給される。

【００２８】多重入力シグナチュア・レジスタ４４に対
する入力MISR₀ 〜_w 、データ・セレクタ４０のそれぞれ
の出力である。入力MISR₀ 〜_w 、データ線形フィードバ
ック・シフト・レジスタ４４のそれぞれのステージ１０
０、１０２、．．．１０８に接続されている。入力MISR
₀ は、データ・セレクタ１１６の入力の一方及び排他的
オアゲート１１４の入力の一方に接続されている。排他
的0Rゲート１１４のもう一方の入力は、排他的オアゲー
ト１１２の出力を受信する。排他的オアゲート１１４の
出力は、データ・セレクタ１１６のもう一方の入力に供
給される。ステージ１０２において、入力MISR₁ は、デ
ータ・セレクタ１２０の入力の一方及び排他的オアゲー
ト１２２の入力の一方に供給される。第１ステージ１０
０の出力CNTL₀ は、排他的オアゲート１２２のもう一方
の入力に供給される。排他的オアゲート１２２の出力
は、データ・セレクタ１２０のもう一方の入力に供給さ
れる。データ・セレクタ１２０の出力は、フリップ／フ
ロップ１１０に接続される。第１ステージに後続する全
てのステージが、ステージ１０２と同じ構成を備えてい
る。従って、最終ステージ１０８において、入力MISR_w
は、データ・セレクタ１２６の入力の一方及び排他的オ
アゲート１２８の入力の一方に加えられる。先行ステー
ジの出力は、排他的オアゲート１２８のもう一方の入力
に供給される。排他的オアゲート１２８の出力は、デー
タ・セレクタ１２６のもう一方の入力に供給される。デ
ータ・セレクタ１２６の出力は、ステージ１０８におけ
るフリップ／フロップ１１０のD 入力に接続される。

【００２９】データ・セレクタ１１６、１２０、．．．
１２６は、ＲＡＭバイパス信号によって制御される。バ
イパス信号が、非アクティブの場合、入力MISR₀ 〜_w 、
ＢＩＳＴ時に、排他的ＯＲゲート１１４、１２
２、．．．１２８を介して、多重入力シグナチュア・レ
ジスタ４４のそれぞれのステージに加えられる。排他的
ＯＲゲート１１２、１１４、１２２及び１２８は、多重
入力シグナチュア・レジスタ４４のシグナチュア機能を
確立する。バイパス信号がアクティブの場合、入力入力
MIST₀ 〜_w 、データ・セレクタ１１６、１２０及び１２
６を介して、多重入力シグナチュア・レジスタ４４のそ
れぞれのステージに直接供給される。バイパス信号が、
フリップ／フロップ１３０の出力の場合、その状態は、
走査モードでセットされる。

【００３０】ＢＩＳＴモードの場合、多重入力シグナチ
ュア・レジスタ４４は、多重入力シグナチュア・レジス
タとして動作し、ＲＡＭ１０からのデータ出力は、入力
MISR₀ 〜_w して、データ・セレクタ４０を介して、多重
入力シグナチュア・レジスタ４４のそれぞれのステージ
の入力に供給される。所定の数のテスト・サイクルが終
わると、多重入力シグナチュア・レジスタ４４の内容
が、走査モードで、走査経路に沿って、集積回路からス
キャン・アウトされる。システム・テスト・モードの場
合、多重入力シグナチュア・レジスタ４４は、出力回路
４２（図１）にビット・パターンを供給するための制御
レジスタとして、動作する。走査モードの場合、所望の
ビット・パターンが、走査経路で、多重入力シグナチュ
ア・レジスタ４４にロードされる。システム・テスト・
モードの場合、多重入力シグナチュア・レジスタ４４の
内容は、出力CNTL₀ 〜_w を出力して、データ・セレクタ
４０を介して、システム出力回路要素４２に供給され
る。多重入力シグナチュア・レジスタ４４におけるフリ
ップ／フロップ１１０のそれぞれは、通常動作時に生じ
るシステム・クロックによって、同じ速度で刻時され
る。

【００３１】図５には、ＢＩＳＴモードに関する読み取
り／書き込み制御論理回路５６が示されている。読み取
り／書き込み制御論理回路は、読み取り／書き込み指令
及び制御ビットのシーケンスを含む巡回制御待ち行列と
して実現するのが望ましい。一般に、制御待ち行列は、
組み込み自己テスト指令のシーケンスを保持する、Wビ
ットの幅×D ビットの深さの巡回待ち行列である。制御
待ち行列は、システム・クロックによって連続して刻時
されるので、システム・クロックの速度で、ＢＩＳＴ指
令のシーケンスが繰り返される。

【００３２】図５に示す巡回待ち行列は、１ビットの幅
×２ビットの深さの巡回待ち行列である。LFSR（データ
線形フィードバック・シフト・レジスタ） RW ADVと呼
ばれる第１の制御ビットを利用して、読み取りサイクル
または書き込みサイクル後に、アドレス線形フィードバ
ック・シフト・レジスタ２８及びデータ線形フィードバ
ック・シフト・レジスタ３４を進めるべきか否かが判定
される。LFSR RW ADV制御ビットは、走査モードで、走
査経路を通じてセットされるD タイプのフリップ／フロ
ップ１４０に保持される。フリップ／フロップ１４０
は、システム・クロックによって刻時される。LFSR RW
ADV 制御信号は、ＢＩＳＴモードで、排他的オアゲート
１４６及びABD ゲート１４８を介して、アドレス線形フ
ィードバック・シフト・レジスタ２８及びデータ線形フ
ィードバック・シフト・レジスタ３４に供給される。Ｂ
ＩＳＴモードにおける、ＲＡＭ１０に関する読み取り／
書き込み許可信号は、D タイプのフリップ／フロップ１
４２及び１４４によって発生する。フリップ／フロップ
１４２及び１４４は、巡回データ接続が施されており、
システム・クロックによって刻時される。ＢＩＳＴモー
ドの場合、フリップ／フロップ１４２からの読み取り／
書き込み許可信号が、データ・セレクタ５４を介して、
読み取り／書き込み許可ライン１８でＲＡＭ１０に供給
される。システム論理回路５２からのシステム読み取り
／書き込み許可信号は、通常モードで、データ・セレク
タ５４を介してＲＡＭ１０に供給される。データ・セレ
クタ５４は、ＢＩＳＴモードを指示するＲＡＭ ＢＩＳ
Ｔ信号によって制御される。

【００３３】上述のように、ＢＩＳＴモードに関する制
御論理回路は、制御状態毎に任意の所望の数のビットを
備えることができるし、任意の数の所望の制御状態を備
えることができる。制御待ち行列は、指令のシーケンス
を繰り返すため、システム・クロックによって、制御状
態全体にわたる順序づけが行われる。制御待ち行列の出
力は、必要な制御信号を得るため、必要に応じて復号化
することが可能である。制御待ち行列は、フレキシビリ
ティを得るため、走査モード時に、走査経路にロードす
るのが望ましい。

【００３４】図１に示すＲＡＭ組み込み自己テスト回路
の動作は、次の通りである。初期設定パス時に、走査経
路において、所望のビット・パターンのスキャン・イン
行うことによって、アドレス線形フィードバック・シフ
ト・レジスタ２８、データ線形フィードバック・シフト
・レジスタ３４、多重入力シグナチュア・レジスタ４４
及び読み取り／書き込み制御論理回路５６がセットされ
る。次に、一般には、集積回路の外部ピンにおいて、Ｂ
ＩＳＴモードがセットされる。次に、ＲＡＭ１０に既知
データによる初期設定を行うため、N のシステム・クロ
ックが加えられる。ＲＡＭのデータ出力ライン１６は、
やはり、既知の値に初期設定される。初期設定のパスが
済むと、一連のテスト・パスが実施される。再び、走査
経路を利用して、アドレス線形フィードバック・シフト
・レジスタ２８、データ線形フィードバック・シフト・
レジスタ３４、多重入力シグナチュア・レジスタ４４及
び制御論理回路５６に、所望のビット・パターンのスキ
ャン・インが行われる。次に、ＢＩＳＴモードがセット
され、ＲＡＭ１０のアドレス空間全体にわたる所望の数
のテスト・パスを完了するため、集積回路に、十分な数
のシステム・クロックが加えられる。最後に、走査経路
において、集積回路から多重入力シグナチュア・レジス
タ４４の内容をスキャン・アウトし、多重入力シグナチ
ュア・レジスタ４４の最終状態がチェックされる。多重
入力シグナチュア・レジスタ４４は、各テスト・パス後
に、オプションで、スキャン・アウトすることができる
が、次のテスト・パスを再始動する前に、走査経路にお
けるテスト状態をリセットするように、注意しなければ
ならない。データ線形フィードバック・シフト・レジス
タ３４及び多重入力シグナチュア・レジスタ４４は、ス
キャン・アウトされた状態にリセットするのが望まし
い。

【００３５】好適なテスト・アルゴリズムは、１９９１
年４月ミュンヒェンにおけるSecondEuropian Test Conf
erence （第２ヨーロッパテスト会議）での「A Univers
alTest Algolithm for the Self-Test of Parametrizab
le Randam Access Memories （パラメータ化可能ランダ
ム・アクセス・メモリの自己テストに関する全世界テス
ト・アルゴリズム）」において、Ritter（リッタ）及び
Schwai（シュワイア）によって解説されたものにわずか
な修正を施したバージョンである。Ritter及びSchwaiの
アルゴリズムは、ＲＡＭアドレス空間全体にわたって上
昇するだけのパスを利用して、アドレス・カウンタをイ
ンクリメントする、擬似ランダム・データを用いるもの
である。ＲＡＭの出力データは、多重入力シグナチュア
・レジスタ４４を利用して、簡約化される。後述の望ま
しい修正アルゴリズムは、擬似ランダム・データとアド
レスの両方を利用する。

【００３６】上述のように、アルゴリズムは、ＲＡＭ読
み取り／書き込み操作の２つのシーケンスを利用する。
第１のシーケンスは、初期設定パスと呼ばれ、ＲＡＭア
レイとＲＡＭのデータ出力ラインの両方を初期設定す
る。第２の読み取り／書き込みシーケンスは、ＲＡＭの
テストに用いられる実際のテスト・パスである。

【００３７】ＲＡＭのテストにとって望ましいアルゴリ
ズムは、下記の表記法を利用して、書かれる：W _i は、
書き込み初期設定パターンを表し、W _p は、書き込み擬
似ランダム・データを表し、R は、読み取り操作を表
し、A _p は、擬似ランダム・アドレスを表している。ア
ルゴリズムは、次のように書くことができる： 初期設定シーケンス：パス１ for （A _p ) W _i,R next A _p endfor テスト・シーケンス：パス２〜N for （A _p ) R ，W _p next A _p endfor

【００３８】W _i ステップに関する初期設定パターン
は、全て０か、または、全て１のデータとすることが可
能である。テスト・パスの実行前に、ＲＡＭのデータ出
力ラインにおける有効データを得るため、初期設定パス
における読み取りステップが追加された。多重入力シグ
ナチュア・レジスタ４４は、テスト・パスの各ステップ
R 及びW _p 毎に、ＲＡＭのデータ出力ラインからの新し
いデータによって更新される。

【００３９】各テスト・パス後におけるＲＡＭアレイ
は、テスト・パスのW _p ステップ時に書かれた擬似ラン
ダム・データ・パターンによって決まる、独自の状態に
ある。テスト・パスは、所望の網羅度が得られるまで、
（N −１）回繰り返されるが、ここで、N は、初期設定
パスを含む全パス数である。N 回のパスが全て完了する
と、各アドレスに２N 回アクセスすることになる（各ア
ドレス毎に、N 回の書き込みとN 回の読み取り）。

【００４０】図６には、本発明の第２の実施例が示され
ている。レジスタ・ファイル１６０は、二重書き込みポ
ート（A 及びB ）と、単一読み取りポートを備えてい
る。書き込みポートは、別個にアドレス指定して、書き
込むことが可能である。読み取りポートも、A 及びB の
書き込みポートとは別個にアドレス指定し、読み取るこ
とが可能である。従って、２回の書き込み操作及び１回
の読み取り操作が、全て、同時に行われる可能性があ
る。

【００４１】この例におけるレジスタ・ファイル１６０
は、書き込みポートA 及びB に関する完全に復号化され
た選択行を備えているので、書き込みポートA 及びB に
対するアドレス指定は、書き込むべきレジスタ項目に対
するポインタを保持する、シフト／回転レジスタを利用
して行われる。シフト・レジスタには、単一ポートから
１つのレジスタ、または、任意の組み合わせによる２つ
以上のレジスタに書き込むことができるという利点があ
る。システム・アドレス回路要素１６２は、通常動作モ
ードで、データ・セレクタ１６４を介して、レジスタ・
ファイル１６０のアドレス・ポートA にシステム書き込
みアドレスを供給する。シフト・レジスタ１６６は、Ｂ
ＩＳＴモードで、データ・セレクタ１６４を介して、レ
ジスタ・ファイル１６０のアドレス・ポートA にテスト
・アドレスを供給する。同様に、システム・アドレス回
路要素１７０は、通常動作モードで、データ・セレクタ
１７２を介して、レジスタ・ファイル１６０のアドレス
・ポートB にシステム書き込みアドレスを供給する。シ
フト・レジスタ１７４は、ＢＩＳＴモードで、データ・
セレクタ１７２を介して、レジスタ・ファイル１６０の
アドレス・ポートBにテスト・アドレスを供給する。デ
ータ・セレクタ１６４及び１７２は、通常動作モードま
たはＢＩＳＴモードを指示するＢＩＳＴモード信号によ
って制御される。レジスタ・ファイル１６０は、読み取
り／書き込み許可入力を備えていないので、図６の実施
例の場合、図１及び５に示した、上述の、読み取り／書
き込み許可論理回路５０は不要である。

【００４２】システム入力データ回路１８０は、通常動
作モードで、データ・セレクタ１８２を介して、レジス
タ・ファイル１６０のデータ書き込みポートA にシステ
ム入力データを供給する。線形フィードバック・シフト
・レジスタ１８４は、ＢＩＳＴモードで、データ・セレ
クタ１８２を介して、レジスタ・ファイル１６０のデー
タ書き込みポートA にテスト・データを供給する。シス
テム入力データ回路要素１９０は、通常動作モードで、
データ・セレクタ１９２を介して、レジスタ・ファイル
１６０のデータ書き込みポートB にシステム入力データ
を供給する。線形フィードバック・シフト・レジスタ１
９４は、ＢＩＳＴモードで、データ・セレクタ１９２を
介して、レジスタ・ファイル１６０のデータ書き込みポ
ートB にテスト・データを供給する。データ・セレクタ
１８２及び１９２は、ＢＩＳＴモード信号によって制御
される。

【００４３】システム入力アドレス回路要素２００は、
通常動作モードで、データ・セレクタ２０２を介して、
レジスタ・ファイル１６０のアドレス読み取りポートに
システム読み取りアドレスを供給する。カウンタ２０４
は、ＢＩＳＴモードで、データ・セレクタ２０２を介し
て、レジスタ・ファイル１６０のアドレス読み取りポー
トに読み取りアドレスを供給する。R prime レジスタ２
０６は、ＢＩＳＴモードで、データ・セレクタ２０２を
介して、レジスタ・ファイル１６０のアドレス読み取り
ポートに読み取りアドレスを供給する。R prime レジス
タ２０６は、レジスタ・ファイル１６０のアドレス読み
取りポートに第２のソース・アドレスを供給する。カウ
ンタ２０４及びレジスタ２０６は、異なる周波数で、レ
ジスタ・ファイルの読み取りポートにアドレス指定する
ことが可能である。R prime レジスタ２０６は、一般
に、ポートB の書き込み結果を読み取るために利用され
るので、ポートB の書き込み操作にシャドウイングを施
して、二重操作が正確に行われたことを検証する。

【００４４】レジスタ・ファイル１６０の読み取りポー
トからの出力データは、データ・セレクタ２１０を介し
て供給される。出力データは、多重入力シグナチュア・
レジスタ２１２に入力される。多重入力シグナチュア・
レジスタ２１２は、ＢＩＳＴモードで、出力データを受
信する。データ・セレクタ２１０は、システム・テスト
・モードにおいて、図１に関して上述のレジスタ・ファ
イル１６０をバイパスするために利用される。シフト・
レジスタ１６４及び１７２、線形フィードバック・シフ
ト・レジスタ１８４及び１９４及びカウンタ２０４は、
図１に関して上述のように、システム・テスト・モード
において、システム論理回路のテスト時に、可観測性レ
ジスタとして利用することが可能である。シフト・レジ
スタ１６４及び１７２、線形フィードバック・シフト・
レジスタ１８４及び１９４、カウンタ２０４、レジスタ
２０６及び多重入力シグナチュア・レジスタ２１２は、
走査モードで、ビット・パターンの読み取り及び書き込
みを走査可能である。

【００４５】図１及び６に示す本発明の実施例では、ラ
ンダム・アクセス・メモリ及びＢＩＳＴ回路要素は、同
じモノリシック集積回路に配置される。しかし、ランダ
ム・アクセス・メモリ及びＢＩＳＴ回路要素は、任意の
所望のやり方で分割することが可能であり、本発明の範
囲内において、異なる集積回路に配置することが可能で
ある。

【００４６】現時点において、本発明の望ましい実施例
とみなされるものについて例示し、解説してきたが、当
業者の熟練者には明らかなように、付属の請求項に定義
の本発明の範囲を逸脱することなく、さまざまな変更及
び修正を加えることが可能である。

【００４７】以上、本発明の各実施例について詳述した
が、ここで、本発明の各実施例の理解を容易にするため
に、各実施例ごとに要約して以下に列挙する。

【００４８】（１）．アドレス入力（１２）、１つ以上
のデータ入力（１４）及び１つ以上のデータ出力（１
６）を備えたランダム・アクセス・メモリと、アドレス
線形フィードバック・シフト・レジスタ（２８）と、前
記アドレス線形フィードバック・シフト・レジスタ（２
８）の内容を組み込み自己テスト・モードで前記ランダ
ム・アクセス・メモリ（１０）のアドレス入力に供給
し、システム・アドレスを前記ランダム・アクセス・メ
モリ（１０）に通常モードで供給するための第１のセレ
クタ手段（２６）と、データ線形フィードバック・シフ
ト・レジスタと、前記データ線形フィードバック・シフ
ト・レジスタ（３４）の内容を組み込み自己テスト・モ
ードで前記ランダム・アクセス・メモリ（１０）のデー
タ入力に供給し、システム入力データを前記ランダム・
アクセス・メモリ（１０）のデータ入力に通常モードで
供給するための第２のセレクタ手段（３２）と、前記ラ
ンダム・アクセス・メモリ（１０）のデータ出力から出
力データを組み込み自己テスト・モードで受信する多重
入力シグナチュア・レジスタ（４４）と、走査モード
で、走査経路に沿って、前記アドレス線形フィードバッ
ク・シフト・レジスタ（２８）、前記データ線形フィー
ドバック・シフト・レジスタ（３４）、前記多重入力シ
グナチュア・レジスタ（４４）に、所望のビット・パタ
ーン走査をするための手段と、組み込み自己テスト・モ
ードで、所定のテスト・サイクル数にわたって、前記ア
ドレス線形フィードバック・シフト・レジスタ（２
８）、前記データ線形フィードバック・シフト・レジス
タ（３４）、前記多重入力シグナチュア・レジスタ（４
４）及び前記ランダム・アクセス・メモリ（１０）を進
めるためのクロック手段と、前記所定の数のテスト・サ
イクルが終わると、前記走査経路に沿って、前記多重入
力シグナチュア・レジスタ（４４）から結果として生じ
るビット・パターンを走査するための手段から構成され
る、ランダム・アクセス・メモリの組み込み自己テスト
回路である。

【００４９】（２）．前記ランダム・アクセス・メモリ
には、読み取り／書き込み許可入力が含まれていること
と、回路に、さらに、組み込み自己テスト・モードで、
前記ランダム・アクセス・メモリの読み取り／書き込み
許可入力を制御するための制御手段が含まれる前記
（１）に限定されるようなランダム・アクセス・メモリ
の組み込み自己テスト回路である。

【００５０】（３）．さらに、通常モードで、前記ラン
ダム・アクセス・メモリに前記システムアドレスを供給
するための入力アドレス回路要素と、システム・テスト
・モードで、可観測性レジスタとして前記アドレス線形
フィードバック・シフト・レジスタを操作するための手
段と、システム・テスト・モードで、前記入力アドレス
回路要素から前記アドレス線形フィードバック・シフト
・レジスタに前記システム・アドレスをロードするため
の手段と、走査モードで、前記走査経路に沿って、シス
テム・テスト・モードで、前記集積回路から前記アドレ
ス線形フィードバック・シフト・レジスタにロードされ
たシステム・アドレス・ビットを走査するための手段が
含まれる前記（１）に限定されるようなランダム・アク
セス・メモリの組み込み自己テスト回路である。

【００５１】（４）．さらに、通常モードで、前記シス
テム入力データを前記ランダム・アクセス・メモリに供
給するための入力データ回路要素と、システム・テスト
・モードで前記データ線形フィードバック・シフト・レ
ジスタを可観測性レジスタとして操作するための手段
と、システム・テスト・モードで、前記入力データ回路
要素から前記データ線形フィードバック・シフト・レジ
スタに、前記システム入力データをロードするための手
段と、走査モードで、前記走査経路に沿って、システム
・テスト・モードで、前記集積回路から前記データ線形
フィードバック・シフト・レジスタにロードされたシス
テム入力データを走査するための手段が含まれる前記
（１）に限定されるようなランダム・アクセス・メモリ
の組み込み自己テスト回路である。

【００５２】（５）．さらに、通常モードで、前記ラン
ダム・アクセス・メモリのデータ出力から出力データを
受信するための出力回路要素と、システム・テスト・モ
ードで、前記多重入力シグナチュア・レジスタを制御レ
ジスタとして操作するための手段と、走査モードで、前
記走査経路に沿って、前記多重入力シグナチュア・レジ
スタに、既知のビット・パターンを走査するための手段
と、システム・テスト・モードで、前記多重入力シグナ
チュア・レジスタに含まれている既知のビット・パター
ンを前記出力回路要素に供給するための手段が含まれ、
前記出力回路要素の出力が、前記出力回路要素の動作状
態を表している前記（１）に限定されるようなランダム
・アクセス・メモリの組み込み自己テスト回路である。

【００５３】（６）．前記ランダム・アクセス・メモリ
に、それぞれ、アドレス入力及びデータ入力を備えた、
２つ以上の読み取りポートが含まれ、前記回路に、前記
読み取りポートのそれぞれに対して、アドレス線形フィ
ードバック・シフト・レジスタ、第１のセレクタ手段、
データ線形フィードバック・シフト・レジスタ及び第２
のセレクタ手段が含まれる前記（１）に限定されるよう
なランダム・アクセス・メモリの組み込み自己テスト回
路である。

【００５４】（７）．入力（１２、１４）及び出力（１
６）を備えたメモリ回路（１０）と、通常モードで、前
記メモリ回路にシステム入力を供給するための入力論理
回路要素（２４、３０）と、ビット・パターンを記憶す
るためのレジスタ（２８、３４）と、走査モードで、走
査経路に沿って、前記レジスタ（２８、３４）に、所望
のビット・パターンを走査するための手段と、組み込み
自己テスト・モードで、前記メモリ回路（１０）の入力
に前記レジスタ（２８、３４）における所望のビット・
パターンを供給するための手段（２６、３２）と、組み
込み自己テスト・モードで、前記メモリ回路（１０）の
出力を観測するための手段（４４）と、 システム・テ
スト・モードで、前記入力論理回路要素（２４、３０）
から前記レジスタにシステム入力をロードするための手
段（２６、３２）と、走査モードで、前記走査経路に沿
って、システム・テスト・モードで、前記回路から前記
レジスタ（２８、３４）にロードされたシステム入力を
走査するための手段とから構成される、ランダム・アク
セス・メモリの組み込み自己テスト回路である。

【００５５】（８）．入力（１２、１４）及び出力（１
６）を備えたメモリ回路（１０）と、通常モードで、前
記メモリ回路（１０）から出力データを受信するための
出力論理回路要素（４２）と、組み込み自己テスト・モ
ードで、所望のビット・パターンを前記メモリ回路（１
０）の入力に供給するための手段（２８、３４）と、組
み込み自己テスト・モードで、前記メモリ回路（１０）
から出力データを受信するためのレジスタ（４４）と、
走査モードで、走査経路に沿って、前記レジスタ（４
４）から結果生じるビット・パターンを走査するための
手段と、前記走査モードで、前記走査経路に沿って、前
記レジスタ（４４）に、既知のパターンを走査するため
の手段と、システム・テスト・モードで、前記出力論理
回路要素（４２）に対して、前記レジスタ（４４）に含
まれる既知のビット・パターンを供給するための手段と
から構成され、前記出力論理回路要素の出力が、前記出
力論理回路要素の動作状態を表すランダム・アクセス・
メモリの組み込み自己テスト回路である。

【００５６】（９）．さらに、組み込み自己テスト・モ
ードで、前記レジスタを多重入力シグナチュア・レジス
タとして操作し、システム・テスト・モードで、前記レ
ジスタを制御レジスタとして操作するための手段が含ま
れる前記（８）に限定されるようなランダム・アクセス
・メモリの組み込み自己テスト回路である。

【００５７】（１０）．メモリ回路（１０）、アドレス
線形フィードバック・シフト・レジスタ（２８）、デー
タ線形フィードバック・シフト・レジスタ（３４）及び
多重入力シグナチュア・レジスタ（４４）から成り、前
記メモリ回路（１０）がアドレス入力（１２）、１つ以
上のデータ入力（１４）及び１つ以上のデータ出力（１
６）を備えている、回路を設けるステップと、 走査モ
ードで、走査経路に沿って、前記アドレス線形フィード
バック・シフト・レジスタ（２８）、前記データ線形フ
ィードバック・シフト・レジスタ（３４）及び前記多重
入力シグナチュア・レジスタ（４４）に、所望のビット
・パターンを走査するステップと、組み込み自己テスト
・モードで、前記アドレス線形フィードバック・シフト
・レジスタ（２８）の内容を前記メモリ回路（１０）に
供給するステップと、組み込み自己テスト・モードで、
前記メモリ回路（１０）のデータ入力に前記データ線形
フィードバック・シフト・レジスタ（３４）の内容を供
給するステップと、組み込み自己テスト・モードで、前
記多重入力シグナチュア・レジスタ（４４）に前記メモ
リ回路（１０）のデータ出力を供給するステップと、組
み込み自己テスト・モードで、所定のテスト・サイクル
数にわたって、前記アドレス線形フィードバック・シフ
ト・レジスタ（２８）、前記データ線形フィードバック
・シフト・レジスタ（３４）、前記多重入力シグナチュ
ア・レジスタ（４４）及び前記メモリ回路（１０）を進
めるステップと、前記所定の数のテスト・サイクルが終
わると、前記走査経路に沿って、前記多重入力シグナチ
ュア・レジスタ（４４）から結果として生じるビット・
パターンを走査するステップから構成される、メモリ回
路の自己組み込みテスト方法である。

【００５８】

【発明の効果】以上のように、本発明によれば、組み込
み自己テスト・モードで第１のセレクタ手段により、ア
ドレス線形フィードバック・シフト・レジスタの内容を
ランダム・アクセス・メモリのアドレス入力に供給する
とともに、第２のセレクタ手段により、データ線形フィ
ードバック・シフト・レジスタの内容をランダム・アク
セス・メモリのデータ入力に供給し、ランダム・アクセ
ス・メモリからの出力データを多重入力シグナチュア・
レジスタで受信し、所定数のテスト・サイクルが終了す
ると、走査経路に沿って多重入力シグナチュア・レジス
タから結果として生じるビット・パターンを走査するよ
うにしたので、アドレス線形フィードバック・シフト・
レジスタとデータ線形フィードバック・シフト・レジス
タが集積回路でテスト・システム論理回路用の可観測性
レジスタとして使用することができるとともに、多重入
力シグナチュア・レジスタがＲＡＭに続くテスト・シス
テム論理回路用制御レシレスタとして使用することがで
きる。これに伴い、安価にテスト時間の短縮化が図られ
るとともに、回路面積の拡大を必要とせず、しかも、集
積回路に他の論理回路要素によって包囲されている埋め
込み式ランダム・アクセス・メモリが含まれていめ場合
であっても、これらの長所を損なうことがない。

【図面の簡単な説明】

【図１】本発明によるランダム・アクセス・メモリ及び
組み込み自己テスト回路要素を備えた、モノリシック集
積回路のブロック図である。

【図２】図１に示すデータ線形フィードバック・シフト
・レジスタの概略図である。

【図３】図１のアドレス線形フィードバック・シフト・
レジスタの実施に利用されるdeBruijn線形フィードバッ
ク・シフト・レジスタを示す、単純化された概略図であ
る。

【図４】図１に示す多重入力シグナチュア・レジスタの
概略図である。

【図５】図１に示す読み取り／書き込み許可論理回路の
概略図である。

【図６】本発明のもう１つの実施例のブロック図であ
る。

【符号の説明】

１０ ランダム・アクセス・メモリ １２ アドレス入力ライン １４ データ入力ライン １６ データ出力ライン １８ 読み取り／書き込み許可ライン ２０ クロック・ライン ２４ システム入力アドレス回路要素 ２６，３２，４０，５４，７４，７６，８２，８４，１
１６，１２０，１２６，１６４，１７２，１８２，１９
２，２０２，２１０ データ・セレクタ ２８ アドレス線形フィードバック・シフト・レジス
タ ３０，１８０，１９０ システム入力データ回路要素 ３４，１８４，１９４ データ線形フィードバック・
シフト・レジスタ ４２ システム出力回路要素 ４４，２１２ 多重入力署名レジスタ ５０ 読み取り／書き込み許可論理回路 ５２ システム論理回路 ５６ 制御論理回路 ７０，８０，１１０，１４０，１４２，１４４ フリ
ップ／フロップ ７２，９２，９６，１１２，１１４，１２２，１２８，
１４６ 排他的オアゲート ９０ ノアゲート １４８ アンドゲート １６０ レジスタ・ファイル １６２，１７０ システム・アドレス回路要素 １６６，１７４ シフト・レジスタ ２００ システム入力アドレス回路要素 ２０４ カウンタ ２０６ Rprimeレジスタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 アドレス入力（１２）、１つ以上のデー
   タ入力（１４）及び１つ以上のデータ出力（１６）を備
   えたランダム・アクセス・メモリと、 アドレス線形フィードバック・シフト・レジスタ（２
   ８）と、 前記アドレス線形フィードバック・シフト・レジスタ
   （２８）の内容を組み込み自己テスト・モードで前記ラ
   ンダム・アクセス・メモリ（１０）のアドレス入力に供
   給し、システム・アドレスを前記ランダム・アクセス・
   メモリ（１０）に通常モードで供給するための第１のセ
   レクタ手段（２６）と、 データ線形フィードバック・シフト・レジスタと、 前記データ線形フィードバック・シフト・レジスタ（３
   ４）の内容を組み込み自己テスト・モードで前記ランダ
   ム・アクセス・メモリ（１０）のデータ入力に供給し、
   システム入力データを前記ランダム・アクセス・メモリ
   （１０）のデータ入力に通常モードで供給するための第
   ２のセレクタ手段（３２）と、 前記ランダム・アクセス・メモリ（１０）のデータ出力
   から出力データを組み込み自己テスト・モードで受信す
   る多重入力シグナチュア・レジスタ（４４）と、 走査モードで、走査経路に沿って、前記アドレス線形フ
   ィードバック・シフト・レジスタ（２８）、前記データ
   線形フィードバック・シフト・レジスタ（３４）、前記
   多重入力シグナチュア・レジスタ（４４）に、所望のビ
   ット・パターン走査をするための手段と、 組み込み自己テスト・モードで、所定のテスト・サイク
   ル数にわたって、前記アドレス線形フィードバック・シ
   フト・レジスタ（２８）、前記データ線形フィードバッ
   ク・シフト・レジスタ（３４）、前記多重入力シグナチ
   ュア・レジスタ（４４）及び前記ランダム・アクセス・
   メモリ（１０）を進めるためのクロック手段と、 前記所定の数のテスト・サイクルが終わると、前記走査
   経路に沿って、前記多重入力シグナチュア・レジスタ
   （４４）から結果として生じるビット・パターンを走査
   するための手段から構成される、ランダム・アクセス・
   メモリの組み込み自己テスト回路。