JPS61223675A - デジタル集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明はデジタル集積回路に関する。

デジタル集積回路は、データ、命令、アドレスを保持す
るために多数の多ビット・レジスタ（マルチビット・レ
ジスタ）を一般的に有している。これらのレジスタは集
積回路の他の機能素子に接続されて、通常は並列入力／
出力バッファとして動作される。

これらのレジスタは、集積回路チップの外部端子からア
クセスし得ない可能性があるので、以上のような集積回
路の試験は困難である。この問題を克服する一つの方法
は、集積回路チップの全てのレジスタが直列の入力／出
力シフト・レジスタに変換され、そして、集積回路チッ
プの一対の端子間に一個以上の直列シフト路を形成する
ために、直列に共に接続される特別の動作試験モードを
提供することである。これにより試験データはレジスタ
に格納することができ、試験結果は、集積回路チップの
最小数の余分な端子だけを用いてレジスタから読み出す
ことができる。このことは、例えば英国特許第１５３６
１４７号に記載されている。

各レジスタは、上述の、普通の並列格納モード及び直列
シフト・モードの外に、他の動作モードを有することも
できる。例えば、集積回路チップの試験用の擬似不規則
試験パターンを発生するために、レジスタは帰還シフト
・レジスタとして動作可能にしてもよい。

このことは、例えば、米国特許第３９６１２５２号に記
載されている。

また、この代りにルジスタは、診断用のデジタル　サイ
ンを形成するために一連の試験結果を圧縮する解析器と
して動作可能とすることもできる。他の可能なモードは
、レジスタの内容が、このレジスタに加えられる如何な
る入力にも関係なく、レジスタの現在の値に保持又は凍
結される「保持」モードである。更に他のモードも可能
である。

この場合の問題は、これらの異なるモードのどれかを選
択する制御信号を受信するために数本の余分な入力線が
通常必要とされるということである。これにより集積回
路チップに要求される通路数が増加し、必要な全ての接
続がしにくくなるという望ましくない事態が生ずる可能
性がある。

本発明の目的は、それ故、相異なる動作モードを選択す
るのに必要なレジスタへの余分な入力路の数が減少され
た、そのレジスタを含むデジタル集積回路を提供するこ
とにより、上記の問題を克服することである。

発明の要約 本発明によれば、少なくとも一個のレジスタであって、
このレジスタの個とのビットが一対の外部端子間のシフ
ト路の一部として直列に接続されるシフト・モードを有
するレジスタを備えたデジタル集積回路において、前記
レジスタと直列に前記の直列シフト路に接続された少な
くとも一つの制御ビット・セルを有し、この制御ビット
・セルが前記レジスタの別の動作モードを選択するため
の一つ以上の制御信号を提供するデジタル集積回路が提
供される。

制御ビット・セルはシフト・モードで、直列シフト路に
わたって格納することができるので、制御ビット・セル
から発生される制御信号は特別な入力線を必要としない
。

本発明の一実施例を次に添付図面に関し例示的に説明す
る。

第１図は、超ＬＳ１回路チップの一部を示す。このチッ
プの有する算術論理ユニットＡＬＵは入力レジスタＡ　
、　Ｂ、出力レジスタＣ及びＡＬＵの動作モードを制御
する制御レジスタＤを有する。

通常動作では、各レジスタＡ〜Ｄは並列入出力をもつ従
来のバッファ・レジスタとして動作する。以下に記載す
るように、各レジスタは、また、シフト・レジスタとし
℃動作するシフト・モードで動作することができ、これ
により直列データ入力ＳＤＩによってレジスタ自体内へ
データをシフトして直列データ出力５ＤＯＩによりデー
タをレジスタ自体から出力することができる。図示のよ
うに、レジスタＡ〜Ｄはこれらの直列入出力端子により
直列に接続されてループ・データ入力ピンＬＯＯＰ　Ｉ
Ｎとループ・データ出力ピンＬＯＯＰＯＵＴ間を伸長す
る直列シフト路又はループを形成する。上記チップは、
また、ＬＯＯＰＯＵＴピンに接続されるループの任意の
一つの出力を選択できるマルチプレクサＭＰＸにより図
示のループと並列接続される他の類似のループ（図示せ
ず）を含んでいる。

第２図は上記レジスタの一つを更に詳細に示す。このレ
ジスタ１０は、各々が４個のセルを含む２つの部分ＳＯ
，Ｓ１に配列された８個のビット・セルＢ０〜Ｂ７を有
している。

これらのビット・セルは、データの並列入出力のために
、それぞれデータ入力部ＰＤＯ〜ＰＤ７及びデータ出力
部ＤＯ〜Ｄ７を有している。これらの並列入出力は、レ
ジスタ１０が上記チップ上でデータ・フローの一部とし
てその通常の機能を果しているときは、このレジスタの
通常の入出力であり、そして、第１図に示すように接続
される。この通常の動作モードでは、入力部ＰＤＯ〜Ｐ
Ｄ３及びＰＤ４〜ＰＤ７からそれぞれの部分５Ｏ１Ｓ１
へデータを並列に格納可能による格納可能制御信号ＬＥ
Ｃ０１ＬＥＣ１により部分５Ｏ１Ｓ１は個々に制御され
る。

各ビット・セルは又直列データ入力部１１を有している
。各ビット・セルＢＯ−ＢＳの出力は、全てのビット・
セルＢ０〜ＢＴを共に直列にシフト・レジスタとして接
続するように、次のビット・セルのデータ入力部１１に
供給される。最後のビット・セルＢＴからの出力はレジ
スタ１０の直列データ出力部ＳＤＱに接続される。レジ
スタ１０は、また、２個の試験制御ビット・セルＴ１、
Ｔ２を含んでいる。これらのビット・セルはレジスタ１
０の直列データ入力部ＳＤ１とビット・セルＢＯの直列
データ入力部１１との間に直列にマルチプレクサ１２に
よって接続されている。

マルチプレクサ１２は信号ＦＢＩによって制御される。

ＦＢＩが低のとき、マルチプレクサ１２はビット・セル
１２の出力を選択する。これによりビット・セルＴ１、
Ｔ２、Ｂ０〜Ｂ７の全ては、端子ＳＤＩとＳＤＯとの間
に直列シフト・レジスタとして共に接続される。ＦＢＩ
が高のとき、マルチプレクサ１２は帰還路１３を選択す
る。この帰還路は、信号ＦＢ２により制御される別のマ
ルチプレクサ１４から来るものである。

ＦＢ２が低のときは、マルチプレクサ１４は、排他的論
理和ゲート・トリー１５の出力を選択し、ＦＢ２が高の
ときは、最後のビット・セルＢＴの出力を選択する。各
排他的論理和ゲート１５は、図示のように、ビット・セ
ルＢ３、Ｂ４、Ｂ５及びＢＴの出力に接続されて、これ
らの出力の排他的論理相関数（モジューロ−２加算）を
形成するようにされている。

レジスタ１０は以下の入力信号を受ける制御回路１６を
有している。

（ａ）　　モード制御信号ＤＣ１、ＤＣ２゜これらはル
ープ内の全てのレジスタＡ〜Ｄに共通である。

（ｂ）　　レジスタの試験ビット・セルＴ１、Ｔ２から
のモード制御信号ＴＣ１、Ｔｅ３゜（ｃ）　　格納イネ
ーブル制御信号ＬＥＣＯ１ＬＥＣ１゜制御回路１６は以
下の回路信号を発生する。

（ａ）　　マルチプレクサ１２．１４を制御する信号Ｆ
Ｂ１、ＦＢ２゜ （ｂｌ　　全てのビット・セルＢ０〜ＢＴに共通に供給
される信号ＩＰＬとｌ５Ｈ０ （ｃ）　　試験制御ビット・セルＴ１、Ｔ２の両方に供
給される信号ＴＣＨＯＬＤ０ （ｄ）　　部分ＳＯと８１にそれぞれ供給される信号Ｈ
ＯＬＤＯとＨＯＬＤＩ。

次に、８３図は、部分Ｓｎ（ここでｎ　＝　０又はｌ）
のビット。セルＢｉ（ここでｉ　＝　０．１・・・７）
の一つを示す。

ビット・セルＢｉの直列データ入力部１１は信号ＩＳＨ
により制御されるＮＡＮＤゲート２１に接続されている
。このゲートの出力は排他的論理和ゲート２２の一方の
入力点に供給され、その他方の入力点はＮＡＮＤゲート
２３の出力点に接続されている。このゲート２３はビッ
ト、セルに関する並列データ入力ｐＤｉを受け、そして
、信号ＩＰＬにより制御される。

こうして、ＩＳＨが高でＩＰＬが低のとき、排他的論理
和ゲート２２の出力は直列データ入力部１１で受けたデ
ータに等しい。ＩＳＨが低でＩＰＬが高のときは、排他
的論理和ゲート２２の出力は並列データ・ビット１）Ｄ
ｉＫ等しい。ＩＳＨとＩＰＬの両方が高のときは、排他
的論理和ゲート２２の出力は直列データ入力と並列デー
タ入力の排他的論理和である。

ＮＡＮＤゲート２３の出力はマルチプレクサ２４の一方
の入力点に接続され、このマルチプレクサの出力はフリ
ップ−フロップ（双安定回路）２５のデータ入力点に供
給される。

このフリップ−フロップの出力点はマルチプレクサ２４
の他方の入力点に接続され、そして、また、ビット・セ
ルＢｉのデータ出力点Ｄｉにも接続されている。

マルチプレクサ２４は信号ＨＯＬＤｎにより制御される
。ＨＯＬＤｎが高のとき、マルチプレクサ２４は、フリ
ップ−フロップ２５の出力を選択して、その現在の内容
をその入力点へ帰還させる。こうして、フロップ−フロ
ップ２５は、その入力データ信号の状態に関係なく、そ
の現在の状態に凍結されて保持される。ＨＯＬＤｎが低
のとき、マルチプレクサ２４は排他的論理和ゲート２２
の出力を選択し、これにより、直列入力データ、並列入
力データ、又は、これらの排他的論理和関数のいずれか
がフリップ−フロップ２５の中にクロック式に入力され
る。

フリップ−フロップ２５は２相クロツクにより制御され
るマスタースレーブ型フリップ−フロップであるが、こ
のフリップ−フロップは公知であるので、これを詳細に
記載はしない。

次に、第４図は試験制御ビット・セルＴ１、Ｔ２の一つ
を示す。

このビット・セルは、第３図のマルチプレフサ２４と７
リツプーフロツプ２５に似た仕方で接続されたマルチプ
レクサ３４とフリップ−フロップ３５からなる。マルチ
プレクサ３４は信号ＴＣＨＯＬＤにより制御される。

ＴＣＨＯＬＤが低のとぎ、マルチプレクサ３４はビット
・セルの直列入力路３０を選択してデータがフリップ−
フロップ３５の中へ直列にシフトできるようにする。Ｔ
ＣＨＯＬＤが高のとき、マルチプレクサ３４はフリップ
−フロップ３５の出力を選択し、これにより、フリップ
−フロップ３５の現状を凍結させる。

動作 レジスタ１０は、次の如く制御信号ＤＣｉ、ＤＣ２、Ｔ
Ｃｌ及びＴｅ３により特定される７つの動作モードを有
する： 「チップ保持」モードでは、信号ＨＯＬＤＱ。

ＨＯＬＤｌ及びＴＣＨＯＬＤが高に保持される。従って
、全てのビット・セルＢ０〜ＢＴ及び両試験制御ビット
・セルＴ１、Ｔ２の内容は凍結され、そしてシフト又は
オーバライドすることはできない。

「シフト」モードでは、信号ＨＯＬＤＯ１ＨＯＬＤＩ及
びＴＣＨＯＬＤは低に保持され、ＩＳＨは高に、モして
ＩＰＬは低に保持される。従って、このモードでは、デ
ータは端子ＳＤＩとＳＤＯの間の全てのビット・セルＴ
１、Ｔ２、Ｂ０〜Ｂ７．を通り直列シフト路に沿ってシ
フトされる。このモードは試験制御ビット・セルＴ１、
Ｔ２を任意所望の値に設定するために、そして又、試験
データをこれらのビットセルＢＯ−Ｂ７に格納するため
に、又は、これらのビット・セルから試験結果を読み取
るために、使用することができる。

「ユーザＪモードは、レジスタ１０が並列入出力レジス
タとしてその通常の機能を果しているときは、通常動作
モードである。このモードでは、ＩＰＬは高に、ＩＳＨ
は低に保持され、信号ＨＯＬＤｎは格納可能（イネーブ
ル）制御信号ＬＥＣｎにより直接制御される。従って、
ＬＥＣｎが高のとき、ＨＯＬＤｎも高で、これにより、
対応する部分Ｓｎのビット・セルの内容は凍結される。

ＬＥＣｎが低のときは、ＨＯＬＤｎも低→、これにより
データは対応する部分Ｓｎの中にデータ入力部ＰＤＯ〜
３又はＰＤ４〜７から並列に格納することができる。こ
のモードではＴＣＨＯＬＤは常に高に保持されるので、
試験制御ビット・セルＴ１、Ｔ２の内容は凍結される。

「試験保持」モードでは信号ＨＯＬＤ　Ｑ、ＨＯＬＤＩ
及びＴＣＨＯＬＤは全てのビット・セルＢ０〜Ｂ７．Ｔ
Ｉ及びＴ２の内容を凍結するように全て高に保持される
。

「試験スライド」モードでは、ＨＯＬＤＯｌＨＯＬＤＩ
は低に設定され、ＴＣＨＯＬＤは高、ＩＳＨは高、ＩＰ
Ｌは低である。これによりデ−夕は、ビット・セルＢ０
〜Ｂ７を通して直列にシフトし得るが、試験制御ビット
・セルＴ１、Ｔ２は通されない。また、ＦＢＩ及びＦＢ
２は両方とも高に保持されるので、マルチプレクサ１２
．１４は、ＢＯへの直列入力として最終段Ｂ７から直列
出力を選択するように切換えられる。従って、このモー
ドでは、レジスタ１０は循環型のシフト・レジスタとし
て接続され、これにより、その内容は循環することがで
きる。

このモードはスライドする連続試験パターンの発生に有
用である。例えば、レジスタ１０が、最初、パターン０
００００００１を格納されると、「試験スライド」モー
ドは、このパターンを循環させて「１」が各ビット位置
に連続して現われるようにするために使用できる。

「試験発生」モードでは、信号ＨＯＬＤＯ１ＨＯＬＤ１
、ＩＳＨ，ＩＰＬ及びＦＢＩの全てが「試験スライド」
モードの場合と同じ値をもつ。しかしながら、この場合
、ＦＢ２は低に保持される。従って、マルチプレクサ１
２．１４は、今度はビット・セル８０への直列入力とし
て排他的論理和ゲート１５の出力を選択するように設定
される。従って、このモードでは、レジスタ１０は、試
験パターンとして使用される複数連の擬似乱数を発生す
るだめの帰還シフト・レジスタとして動作する。

「試験解析」モードでは、信号ＨＯＬＤＯ１ＨＯＬＤ１
、ＴＣＨＯＬＤｌｌＳＨ，ＦＢＩ及びＦＢ２は「試験発
生」モードの場合と同じである。しかしながら、この場
合には、ＩＰＬは高に保持される。従って、入力される
並列データＰＤＯ−ＰＤ７は排他的論理和ゲート２２で
レジスタ１０内をシフトするデータと組み合わされる。

従って、このモードでは、レジスタ１０はサイン解析器
として動作して一連の並列入力からデジタル的なサイン
を発生する。そしてこのサインは「シフト」モードを用
いて読み取り、診断のために使用して超ＬＳＩチップ内
の欠陥を検出し識別することができる。

制御回路 第５図は制御回路１６を詳細に示す。

信号ＨＯＬＤＯは図示のＡＮＤ／ＱＲゲート組合グー路
４０により発生される。ＨＯＬＤｌは図示しない同様な
論理回路の組合せにより発生される。

ＩＰＬはＡ　Ｎ　Ｄｌｏ　Ｒグー８組合せ回路４１によ
り発生される。ＴＣＨＯＬＤはＯＲゲート４２により発
生される。Ｉ　Ｓ　Ｈ，、ＦＢ１、及びＦＢ２はインバ
ータ４３．４４及び４５により発生される。

上述のように、チップは、第１図に示したループに似た
幾つかのループを含むことができ、これらのループの各
々は直列接続の１個以上のレジスタを含むことができる
。

このチップは４つの動作状態すなわち、保持、シフト、
実行、及び自己試験を有する。

「保持」状態では、全てのループについて信号ＤＣ１と
ＤＣ２は高に保持されるので、該チップの全てのレジス
タは「保持」モードに置かれる。これによりチップの全
内容が凍結される。

「シフト」状態では、一つの選択されたループを除く全
てのループについて信号ＤＣＩとＤＣ２は再び高に保持
される。その選択されたループについては、１クロツク
・ビートの間、信号ＤＣ１は低のパルス状態にある。こ
れにより、その選択されたループはｌクロック・ビート
の間、「シフト」モードに置かれ、その内容は１ステツ
プだけシフトすることができる。そうでない場合、この
ループは「保持」モードに復帰する。

「実行」状態では、全てのループに関して信号ＤＣ１は
高に、そして、ＤＣ２は低に保持される。従って、全て
のレジスタは「ユーザ」モードに置かれる。

「自己試験」状態では、信号ＤＣ１とＤＣ２は全てのル
ープについて両方とも低に保持される。従って、各レジ
スタは、その個々の試験制御ビットＴＣ１とＴｅ３の値
に従って４つの試験モードの一つに置かれる。その試験
制御ビツトＴＣ１とＴｅ３は、「シフト」モードを用い
てデータを試験制御ビット・セルＴ１、Ｔ２ヘシフトす
ることによって所要の値に以前に設定されていたもので
ある。

従って、「自己試験」状態では、チップはその内部回路
を試験するために種々の自己試験動作を行うことができ
る。例えば、ＡＬＵ（第１図）の試験が要求されると、
レジスタＡとＢは「試験発生」モードに、レジスタＣは
「試験解析」モードに、そして、レジスタＤは「試験保
持」モードに設定することができる。チップの他の回路
（図示せず）の試験のために、レジスタ類は必要に応じ
他のモードに設定することができる。

結　　論 上述のレジスタにおいては、４つのモード制御信号ＤＣ
１、ＤＣ２、ＴＣＩ及びＴｅ３が存在することがわかる
。これらのモード制御信号のうちの２つのみ（ＤＣ１、
ＤＣ２）が特別な入力路を要する。他の２つ（ＴＣ１、
Ｔｅ３）は試験制御ビット・セルＴ１、Ｔ２により供給
されるので、端子ＳＤＩを介し直列シフト路にわたって
格納することができる。従って、これらのビットは特別
な入力路を必要としないので、この場合、本発明により
レジスタへの必要な入力路数が２つだけ減少される。

なお、「シフト」モードは信号ＤＣ１，ＤＣ２によって
のみ選択されて信号ＴＣ１、Ｔｅ３は要しない。これに
より、試験制御ビット格納のために「シフト」モードが
使用できる。なおまた、試験ビット・セルは他の全ての
モードでは凍結される。

本発明の他の実施例では、データ・ビット及び試験制御
ビットの数は変えてもよいことは知られよう。また、レ
ジスタを分割する部分の数も変えることができる。

レジスタが別のビットを含む場合、排他的論理和ゲート
を通る帰還接続は別の構成のものでもよい。例えば、レ
ジスタが１６個のビット・セルＢ０〜Ｂ１５を有すると
、排他的論理和ゲート１５は、なるべくなら、ビットＢ
９、Ｂ　１１、Ｂ１４及びＢ１５の出力に接続したほう
がよい。

【図面の簡単な説明】

第１図は本発明によるデジタル集積回路チップの一部の
ブロック回路図である。 第２図は該チップの一部を形成するレジスタの回路図で
ある。 第３図はそのレジスタのビット・セルの論理回路図であ
る。 第４図は該レジスタに関連する試験ビットセルの論理回
路図である。 第５図は該レジスタに関連する制御回路の論理回路図で
ある。 （主要部分の符号の説明） 算術論理ユニツ！・・・・ＡＬＵ、レジスタ・・・１０
、部分・・・５Ｏ１Ｓ１、ビット・セル・・・Ｂ０〜Ｂ
８、直列データ入力部・・・ＳＤ１、直列データ出力部
・・・ＳＤＯ，ループ・データ入力ピン・・・ＬＯＯＰ
ＩＮ。 ループ・データ出力ビン・・・ＬＯＯＰＯＵＴ。 データ入力部・・・ＰＤＯ−ＰＤ７、データ出力部・・
・ＤＯ〜Ｄ７、格納可能制御信号・・・ＬＥＣ１、ＬＥ
Ｃ１、試験制御ビット・セル・・・Ｔ１、Ｔ２、直列デ
ータ入力部・・・１１、ｔＢ１、ＦＢ２・・・信号、排
他的論理和ゲート・トリー・・・１５、モード制御信号
・・・ＤＣ１、ＤＣ２、ＴＣ１、Ｔｅ３、信号・・・Ｉ
ＰＬ、ＩＳＨ，ＴＣＨＯＬＤ％ＨＯＬＤＯ１ＨＯＬＤ　
１、ＮＡＮＤゲート・・・２１．２３、排他的論理和ゲ
ート・・・２２、マルチプレクサ・・・１２．２４．３
４、フリップ−フロップ・・・２５．３５、直列入力路
・・・３０、ＡＮＤ１０Ｒゲート組合せ回路・・・４０
．４１、ＯＲゲート・・・４２、インバータ・・・４３
〜４５゜

Claims (1)

1. 【特許請求の範囲】 １　少なくとも１個のレジスタ（１０；Ａ、Ｂ、Ｃ、Ｄ
   ）であつて、このレジスタの個 々のビット（Ｂ０〜Ｂ７）が一対の外部端 子（ＬＯＯＰＩＮ、ＬＯＯＰＯＵＴ）間の シフト路の一部として直列に接続されるシ フト・モードを有するレジスタを備えたデ ジタル集積回路において、前記レジスタと 直列に前記の直列シフト路に接続された少 なくとも一つの制御ビット・セル（Ｔ１、 Ｔ２）を有し、この制御ビット・セルが前 記レジスタの別の動作モードを選択するた めの一つ以上の制御信号（ＴＣ１、ＴＣ２）を提供する
   ことを特徴とするデジタル集積 回路。 ２　特許請求の範囲第１項に記載のデジタル集積回路で
   あつて、前記レジスタ（１０； Ａ〜Ｄ）が複数個設けられ、この各レジス タが、このレジスタ用の一以上の制御信号 （ＴＣ１、ＴＣ２）を提供するためのそれ 自体の一個又は複数の制御ビット・セル （Ｔ１、Ｔ２）を有していることを特徴と するデジタル集積回路。 ３　特許請求の範囲第２項に記載のデジタル集積回路で
   あつて、（ａ）各レジスタが並列入力／出力レジスタと
   して動作する正常動作 モードに全ての前記レジスタが置かれる 「実行」状態、（ｂ）全ての前記レジスタが前記シフト
   ・モードに置かれる「シフト」状 態、及び、（ｃ）各レジスタが、このレジスタ用の一個
   又は複数の制御信号（ＴＣ１、 ＴＣ２）の値に従つて複数の自己試験モー ドの一つに置かれる「試験」状態を少なく とも有する複数の制御状態を備えているこ とを特徴とするデジタル集積回路。 ４　特許請求の範囲第３項に記載のデジタル集積回路で
   あつて、前記「シフト」状態で、前記外部端子（ＬＯＯ
   ＰＩＮ、ＬＯＯＰＯＵＴ）間に単一のシフト路を形成す
   るために全ての 前記レジスタの全てのビット（Ｂ０〜Ｂ７）及び制御ビ
   ット・セル（Ｔ１、Ｔ２）が直 列に接続されていることを特徴とするデジ タル集積回路。 ５　特許請求の範囲第３項又は第４項に記載のデジタル
   集積回路であつて、全ての前記 レジスタに並列に印加される別の制御信号 （ＤＣ１、ＤＣ２）により前記制御状態が 選択されることを特徴とするデジタル集積 回路。 ６　特許請求の範囲第３項ないし第５項のいずれかに記
   載のデジタル集積回路であつて、レジスタが擬似不規則
   試験パターンを発生 するための帰還シフト・レジスタとして動 作する「試験発生」モードを前記各レジス タの自己試験モードが有していることを特 徴とするデジタル集積回路。 ７　特許請求の範囲第３項ないし第６項のいずれかに記
   載のデジタル集積回路であつて、レジスタがデジタルサ
   イン解析器として動 作する「試験解析」モードを前記各レジス タの自己試験モードが有していることを特 徴とするデジタル集積回路。 ８　特許請求の範囲第３項ないし第７項のいずれかに記
   載のデジタル集積回路であつて、レジスタの内容を凍結
   する「試験保持」モ ードを前記各レジスタの自己試験モードが 有していることを特徴とするデジタル集積 回路。