JP2628105B2 - 集積回路およびその集積回路をテストする方法 - Google Patents
集積回路およびその集積回路をテストする方法Info
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- JP2628105B2 JP2628105B2 JP3513476A JP51347691A JP2628105B2 JP 2628105 B2 JP2628105 B2 JP 2628105B2 JP 3513476 A JP3513476 A JP 3513476A JP 51347691 A JP51347691 A JP 51347691A JP 2628105 B2 JP2628105 B2 JP 2628105B2
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- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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Description
【発明の詳細な説明】 技術分野 この発明は、集積回路、システムまたは集積回路を含
むモジュールをテストするための方法及び装置に関す
る。本発明は、特に集積回路中のシステム中で診断ソフ
トウェアの誤り挿入テストに適用できる。
むモジュールをテストするための方法及び装置に関す
る。本発明は、特に集積回路中のシステム中で診断ソフ
トウェアの誤り挿入テストに適用できる。
技術的背景 集積回路の複雑さが増しまた表面実装相互接続技術の
使用が増加したので、集積回路の製造業者はいわゆる
「境界走査」技術と呼ばれる技術を使ったより簡単なテ
スト方法を設計した。テストの目的のために集積回路に
標準化アクセスを使うことが提案された。その結果、IE
EE基準1149.1が標準シリアル・バス・アクセス法として
規定された。この方法は集積回路の入出力ピン全体を制
御する「境界走査」技術を使用している。この標準シリ
アル・バスインターフェースは、システムが動作してい
る間、集積回路の動作と独立に集積回路の入出力動作の
すべての制御を可能にする。
使用が増加したので、集積回路の製造業者はいわゆる
「境界走査」技術と呼ばれる技術を使ったより簡単なテ
スト方法を設計した。テストの目的のために集積回路に
標準化アクセスを使うことが提案された。その結果、IE
EE基準1149.1が標準シリアル・バス・アクセス法として
規定された。この方法は集積回路の入出力ピン全体を制
御する「境界走査」技術を使用している。この標準シリ
アル・バスインターフェースは、システムが動作してい
る間、集積回路の動作と独立に集積回路の入出力動作の
すべての制御を可能にする。
境界走査の構成は、次の論文において開示されてい
る。
る。
（１）Colin Maundar及びFrans Beenker「境界走査：構
造化されたテスト設計用のフレームワーク」、IEEE国際
テスト会議、1987年２月発行。
造化されたテスト設計用のフレームワーク」、IEEE国際
テスト会議、1987年２月発行。
（２）Patrick P.Fasang「境界走査及びボード／システ
ム環境におけるアナログ−ディジタルASICテストへの応
用」、IEEEカスタム集積回路会議、1989年発行。
ム環境におけるアナログ−ディジタルASICテストへの応
用」、IEEEカスタム集積回路会議、1989年発行。
IEEE1149.1と互換性を持つ境界走査集積回路は、各ボ
ンディングパッドすなわち端子と集積回路のコア回路間
の信号パス中に走査セルを含む。この明細書において、
「コア回路」とは、テストされる集積回路の内部にある
回路を指す。走査セルは、テスト用の走査チェーンにア
クセスを行うTAPインターフェースとして知られている
４ワイヤ・インターフェースに直列、すなわち、チェー
ン状に接続される。
ンディングパッドすなわち端子と集積回路のコア回路間
の信号パス中に走査セルを含む。この明細書において、
「コア回路」とは、テストされる集積回路の内部にある
回路を指す。走査セルは、テスト用の走査チェーンにア
クセスを行うTAPインターフェースとして知られている
４ワイヤ・インターフェースに直列、すなわち、チェー
ン状に接続される。
TAPインターフェースは一連のシフトレジスタを含
み、その内の一つは命令をストアし、他はそれらの命令
に従って使用されるテストデータをストアする。走査チ
ェーンはこのTAPインターフェース・ポート間に接続さ
れた外部シフトレジスタを含む。
み、その内の一つは命令をストアし、他はそれらの命令
に従って使用されるテストデータをストアする。走査チ
ェーンはこのTAPインターフェース・ポート間に接続さ
れた外部シフトレジスタを含む。
各走査セルは記憶装置及びスイッチを含んでいる。通
常の動作においては、このスイッチは、コア回路をこの
パッドまたは端子に接続し、普通の機能信号を通過させ
る。テスト目的に対して、このスイッチは、端子パッド
またはコア回路を記憶装置に接続する。記憶装置のチェ
ーン中にストアされた基準バイナリ・ベクトルは、集積
回路のコア回路にまたは端子パッドに印加される。
常の動作においては、このスイッチは、コア回路をこの
パッドまたは端子に接続し、普通の機能信号を通過させ
る。テスト目的に対して、このスイッチは、端子パッド
またはコア回路を記憶装置に接続する。記憶装置のチェ
ーン中にストアされた基準バイナリ・ベクトルは、集積
回路のコア回路にまたは端子パッドに印加される。
このIEEE基準境界走査の設計は、ハードウェアのテス
トを容易にする。しかし、ソフトウェアをテストする場
合には全く満足できるものではない。特に、システムの
機能をモニタするための診断及び保守ソフトウェアには
そうである。電話交換機及びデータ伝送装置のような大
容量で複雑なシステムは、保守及び診断機能用の動作ソ
フトウェアの相当な部分を有する。典型的には、そのよ
うなシステムは、問題を診断することができ、ある場合
には、修復動作を始めることができる。
トを容易にする。しかし、ソフトウェアをテストする場
合には全く満足できるものではない。特に、システムの
機能をモニタするための診断及び保守ソフトウェアには
そうである。電話交換機及びデータ伝送装置のような大
容量で複雑なシステムは、保守及び診断機能用の動作ソ
フトウェアの相当な部分を有する。典型的には、そのよ
うなシステムは、問題を診断することができ、ある場合
には、修復動作を始めることができる。
保守及び診断ソフトウェア・パッケージ自身は、大容
量で複雑なそして重要なシステムである。これらのソフ
トウェア・パッケージの動作をテストし、検査できるこ
とは必要なことである。そのようにする一つ方法は、ハ
ードウェアに故意に誤りを起こすことである。そして印
加できる場所が検出されれば適当な訂正動作をとること
ができる。この手続きは、「誤り挿入」として知られて
いる。誤り挿入は、システムの通常の動作構成において
なされなければならない。誤り挿入システムの例は、発
明者James K.Mathewes Jr等の1987年５月26日付けの米
国特許番号4,669,081、及び発明者James K.Mathewes Jr
等の1989年10月17日付けの米国特許番号4,875,209に開
示されている。
量で複雑なそして重要なシステムである。これらのソフ
トウェア・パッケージの動作をテストし、検査できるこ
とは必要なことである。そのようにする一つ方法は、ハ
ードウェアに故意に誤りを起こすことである。そして印
加できる場所が検出されれば適当な訂正動作をとること
ができる。この手続きは、「誤り挿入」として知られて
いる。誤り挿入は、システムの通常の動作構成において
なされなければならない。誤り挿入システムの例は、発
明者James K.Mathewes Jr等の1987年５月26日付けの米
国特許番号4,669,081、及び発明者James K.Mathewes Jr
等の1989年10月17日付けの米国特許番号4,875,209に開
示されている。
そのような誤り挿入技術は誤りが適用される多くのノ
ードを有するハードウェア・システムの大きさ及びパッ
キングの密度の観点から適切に完全に実行するのは一般
に困難である。
ードを有するハードウェア・システムの大きさ及びパッ
キングの密度の観点から適切に完全に実行するのは一般
に困難である。
IEEE基準1149.1を用いるシステム中で誤り挿入テスト
を使用できることが好ましい。残念ながら、これは可能
でない。というのは、IEEE基準1149.1の境界走査システ
ムにおいては、集積回路の個々の入出力端子を独立にア
クセスすることが簡単にできないからである。したがっ
て、もし誤りが挿入されるとすれば、すべての端子が影
響を受け、集積回路はまったく機能しなくなるであろう
からである。
を使用できることが好ましい。残念ながら、これは可能
でない。というのは、IEEE基準1149.1の境界走査システ
ムにおいては、集積回路の個々の入出力端子を独立にア
クセスすることが簡単にできないからである。したがっ
て、もし誤りが挿入されるとすれば、すべての端子が影
響を受け、集積回路はまったく機能しなくなるであろう
からである。
本発明の目的は、集積回路用のテスト構成、及び／又
はモジュール又は集積回路を含むシステム用のテスト構
成を提供することである。それは、前述のIEEE基準114
9.1と互換性を持ち、関連するソフトウェアの誤り挿入
テストを容易にする。
はモジュール又は集積回路を含むシステム用のテスト構
成を提供することである。それは、前述のIEEE基準114
9.1と互換性を持ち、関連するソフトウェアの誤り挿入
テストを容易にする。
発明の開示 本発明の一つの見地によれば、集積回路はテスト・イ
ンターフェース、複数の端子パッド、各々がそれぞれ複
数の端子パッドの一つに接続され対応する複数の各走査
セル及びコア回路を有する。
ンターフェース、複数の端子パッド、各々がそれぞれ複
数の端子パッドの一つに接続され対応する複数の各走査
セル及びコア回路を有する。
各走査セルは： （ｉ）入力、出力のいずれかが前記端子パッドに接続さ
れ、それに対応する出力・入力は前記コア回路に接続さ
れ；さらに、 （ii）一対のバイナリ・ビットをストアするための記憶
手段を備え、前記一対のバイナリ・ビットの一つは前記
走査セルの出力に加えられるべき誤りデータ・ビットを
含み、前記一対のバイナリ・ビットの他方は前記一対の
バイナリ・ビットの一つを前記走査セルの出力に印加す
ることを制御するように動作し、前記記憶手段は、テス
ト・インターフェースの入力ポートと出力ポート間で、
複数の走査セルの残りの対応記憶手段と直列に接続さ
れ、前記テスト・インターフェースは前記一連の記憶手
段に対応する一連の一対のバイナリ・ビットを含むバイ
ナリ・ベクトルをロードするための手段を含み；さら
に、 （iii）制御信号（Ｃ）、トリガ信号（Ｔ）及び、前記
一対のバイナリ・ビットの他方に応答するセレクタ手段
を備え、前記走査セルの入力及び前記記憶手段の出力の
いずれかを選択的に前記走査セルの出力へ接続し、前記
誤りデータ・ビットを前記走査セルの出力へ加えること
は、前記一対のバイナリ・ビットの他方の状態に依存す
る。
れ、それに対応する出力・入力は前記コア回路に接続さ
れ；さらに、 （ii）一対のバイナリ・ビットをストアするための記憶
手段を備え、前記一対のバイナリ・ビットの一つは前記
走査セルの出力に加えられるべき誤りデータ・ビットを
含み、前記一対のバイナリ・ビットの他方は前記一対の
バイナリ・ビットの一つを前記走査セルの出力に印加す
ることを制御するように動作し、前記記憶手段は、テス
ト・インターフェースの入力ポートと出力ポート間で、
複数の走査セルの残りの対応記憶手段と直列に接続さ
れ、前記テスト・インターフェースは前記一連の記憶手
段に対応する一連の一対のバイナリ・ビットを含むバイ
ナリ・ベクトルをロードするための手段を含み；さら
に、 （iii）制御信号（Ｃ）、トリガ信号（Ｔ）及び、前記
一対のバイナリ・ビットの他方に応答するセレクタ手段
を備え、前記走査セルの入力及び前記記憶手段の出力の
いずれかを選択的に前記走査セルの出力へ接続し、前記
誤りデータ・ビットを前記走査セルの出力へ加えること
は、前記一対のバイナリ・ビットの他方の状態に依存す
る。
本発明の第二の見地によれば、このシステムは少なく
ともテスト・インターフェースを制御するための手段と
組み合わせた一つの第一の見地による集積回路を含み、
その制御手段はテスト・インターフェースを介して制御
信号、トリガ信号及びバイナリ・ベクトルを供給するよ
うに動作し、バイナリ・ベクトルのバイナリ・ビット
は、誤りデータビット及び制御または可能ビットを交互
に含み、走査セルによって、誤りデータの印加を制御す
る。
ともテスト・インターフェースを制御するための手段と
組み合わせた一つの第一の見地による集積回路を含み、
その制御手段はテスト・インターフェースを介して制御
信号、トリガ信号及びバイナリ・ベクトルを供給するよ
うに動作し、バイナリ・ベクトルのバイナリ・ビット
は、誤りデータビット及び制御または可能ビットを交互
に含み、走査セルによって、誤りデータの印加を制御す
る。
本発明の好ましい実施例によれば、このシステムは、
誤りデータビットを診断するための手段を含む。
誤りデータビットを診断するための手段を含む。
本発明の第三の見地によると、第一の見地による集積
回路をテストする方法が提供される。この方法は次のス
テップを含んでいる。
回路をテストする方法が提供される。この方法は次のス
テップを含んでいる。
（ｉ）各記憶手段が一対のバイナリ・ビットを保持する
ようにバイナリ・ベクトルを前記一連の記憶手段にロー
ドし、一対のバイナリ・ビットの一つは誤りデータ・ビ
ットを含み、一対のバイナリ・ビットの他方は動作ビッ
トを含み、トリガ信号を前記セレクタ手段に加えて、前
記一対のバイナリ・ビットの他方の状態によって、前記
誤りデータビットを前記走査セルの出力に加えるように
初期設定するステップ。
ようにバイナリ・ベクトルを前記一連の記憶手段にロー
ドし、一対のバイナリ・ビットの一つは誤りデータ・ビ
ットを含み、一対のバイナリ・ビットの他方は動作ビッ
トを含み、トリガ信号を前記セレクタ手段に加えて、前
記一対のバイナリ・ビットの他方の状態によって、前記
誤りデータビットを前記走査セルの出力に加えるように
初期設定するステップ。
図面の簡単な説明 本発明の一つの実施例が添付の図面を用いて説明され
る。
る。
図１は、モジュール中にグループ化されたいくつかの
集積回路を含む回路のブロック図であり、その中で各集
積回路は境界走査のテストに使用する走査セルを含んで
いる。
集積回路を含む回路のブロック図であり、その中で各集
積回路は境界走査のテストに使用する走査セルを含んで
いる。
図２は、一つの集積回路の境界走査構成をより詳細に
示す図である。
示す図である。
図３は、変形された走査セルの詳細図である。
実施例 図１はディジタルエレクトロニススシステムの簡略図
であり、モジュール10はそれぞれ４つの集積回路11〜14
を含んでいる。この明細書においては、モジュールは単
に４のみが示されるが、典型的なシステムにおいては、
より多くのモジュール又はより少ないモジュールが存在
してもよい。集積回路11〜14は機能バス16によってマイ
クロプロセッサ15に接続される。マイクロプロセッサ15
はメモリ17、ソフトウェアストア18及びユーザ・インタ
ーフェース19に接続される。マイクロプロセッサ15は、
ソフトウェアストア18からのプログラムを用いて、機能
バス16を用いてモジュール10を制御する。
であり、モジュール10はそれぞれ４つの集積回路11〜14
を含んでいる。この明細書においては、モジュールは単
に４のみが示されるが、典型的なシステムにおいては、
より多くのモジュール又はより少ないモジュールが存在
してもよい。集積回路11〜14は機能バス16によってマイ
クロプロセッサ15に接続される。マイクロプロセッサ15
はメモリ17、ソフトウェアストア18及びユーザ・インタ
ーフェース19に接続される。マイクロプロセッサ15は、
ソフトウェアストア18からのプログラムを用いて、機能
バス16を用いてモジュール10を制御する。
動作において、システムのオペレーティング・ソフト
ウェア20は電話呼のようなシステムの通常の動作を制御
する。診断及び保守・ソフトウェア21は、システムの動
作をモニタし、もし誤りが発生した場合は修復動作を開
始する。誤り挿入ソフトウェア22は、後でより詳細に記
述されるように、診断及び保守・ソフトウェア21の動作
をテストするために用いられる。
ウェア20は電話呼のようなシステムの通常の動作を制御
する。診断及び保守・ソフトウェア21は、システムの動
作をモニタし、もし誤りが発生した場合は修復動作を開
始する。誤り挿入ソフトウェア22は、後でより詳細に記
述されるように、診断及び保守・ソフトウェア21の動作
をテストするために用いられる。
また、マイクロプロセッサ15はバス24に接続されてい
るIEEE1149.1のテストバス・コントローラ23によってモ
ジュール10に接続される。集積回路とシステムの他の構
成要素間に種々の相互接続が存在している。しかし、説
明を簡単にするために、集積回路のテストに関連する接
続のみが示される。
るIEEE1149.1のテストバス・コントローラ23によってモ
ジュール10に接続される。集積回路とシステムの他の構
成要素間に種々の相互接続が存在している。しかし、説
明を簡単にするために、集積回路のテストに関連する接
続のみが示される。
適当なテストバス・コントローラ23及び関連のソフト
ウェアはTI社によってASSETの商標名でパッケージとし
て販売されている。このパッケージはパーソナルコンピ
ュータ及びソフトウェアに挿入するカードによって構成
され、このカードはIEEE基準1149.1に従って構成される
いわゆるTAPインターフェースを有する集積回路と通信
を行う。集積回路11〜14はそれぞれTAPインターフェー
ス25〜28を有し、各々はクロック、モードセレクト、デ
ータ入力ポート及びデータ出力ポートを有する。TAPイ
ンターフェースは、４線式バス29によってテストバス・
コントローラ23と通信を行う。
ウェアはTI社によってASSETの商標名でパッケージとし
て販売されている。このパッケージはパーソナルコンピ
ュータ及びソフトウェアに挿入するカードによって構成
され、このカードはIEEE基準1149.1に従って構成される
いわゆるTAPインターフェースを有する集積回路と通信
を行う。集積回路11〜14はそれぞれTAPインターフェー
ス25〜28を有し、各々はクロック、モードセレクト、デ
ータ入力ポート及びデータ出力ポートを有する。TAPイ
ンターフェースは、４線式バス29によってテストバス・
コントローラ23と通信を行う。
シリアル「走査」バス・セグメント30は、テストバス
・コントローラ23のデータ出力を集積回路11のデータ入
力に接続する。対応のシリアル・バス・セグメント31、
32、33及び34は、集積回路11〜14をディジーチェーンに
よってテストバス・コントローラ23のデータ入力ポート
に接続する。TAPインターフェース25〜28は各々データ
入力ポート及びデータ出力ポート間に接続されたシフト
レジスタを有し、クロック（CLK）及びモードセレクト
（TMS）の制御の下でデータを受信する。これらのシフ
トレジスタの一つは、テストバス・コントローラ23から
の命令シーケンスをストアするためにある。
・コントローラ23のデータ出力を集積回路11のデータ入
力に接続する。対応のシリアル・バス・セグメント31、
32、33及び34は、集積回路11〜14をディジーチェーンに
よってテストバス・コントローラ23のデータ入力ポート
に接続する。TAPインターフェース25〜28は各々データ
入力ポート及びデータ出力ポート間に接続されたシフト
レジスタを有し、クロック（CLK）及びモードセレクト
（TMS）の制御の下でデータを受信する。これらのシフ
トレジスタの一つは、テストバス・コントローラ23から
の命令シーケンスをストアするためにある。
集積回路11〜14はそれぞれ記憶装置35〜38の境界走査
チェーンを有し、TAPインターフェース25〜28の「デー
タ入力」ポートと「データ出力」ポート間に接続され
る。走査チェーン35〜38の各々は、シリアル走査チェー
ンに接続された外部シフトレジスタと考えられる。各TA
Pインターフェース25〜28は２つの基本動作モードを有
し、これらはテストバス・コントローラ23からのモード
選択信号TMSを切り換えることによって選択される。
チェーンを有し、TAPインターフェース25〜28の「デー
タ入力」ポートと「データ出力」ポート間に接続され
る。走査チェーン35〜38の各々は、シリアル走査チェー
ンに接続された外部シフトレジスタと考えられる。各TA
Pインターフェース25〜28は２つの基本動作モードを有
し、これらはテストバス・コントローラ23からのモード
選択信号TMSを切り換えることによって選択される。
第一のモードにおいては、制御ビットＣ、トリガー・
ビットＴを含む命令シーケンスは、その目的は後に明白
になるが、TAPインターフェース中の命令レジスタ中に
ロードされる。
ビットＴを含む命令シーケンスは、その目的は後に明白
になるが、TAPインターフェース中の命令レジスタ中に
ロードされる。
第二のモードにおいては、テストバス・コントローラ
23は、シリアル境界走査データ、すなわちバイナリ・ベ
クトルをクロック信号CLKの制御の下のシリアル・バス
・セグメント30によって走査チェーン中にシフトする。
その後、バイナリ・ベクトルは、ストア命令に従って使
用される。
23は、シリアル境界走査データ、すなわちバイナリ・ベ
クトルをクロック信号CLKの制御の下のシリアル・バス
・セグメント30によって走査チェーン中にシフトする。
その後、バイナリ・ベクトルは、ストア命令に従って使
用される。
バイナリ・ベクトルの明確な構成はシステム構成及び
誤りが挿入される位置に依存する。バイナリ・ベクトル
はユーザによって組み立てられ、ユーザー・インターフ
ェース19によって挿入される。診断及び保守・ソフトウ
ェア21は、ここではその詳細は記述されないが、もし正
しく動作していれば、通常、誤りを発見して、その誤り
を報告し、それらを修復する。
誤りが挿入される位置に依存する。バイナリ・ベクトル
はユーザによって組み立てられ、ユーザー・インターフ
ェース19によって挿入される。診断及び保守・ソフトウ
ェア21は、ここではその詳細は記述されないが、もし正
しく動作していれば、通常、誤りを発見して、その誤り
を報告し、それらを修復する。
図１においては、集積回路14の一部、特に「境界走
査」チェーン38の構成がより詳細に示される。境界走査
の構成は、それぞれ対応の入出力パッド43、44、45、46
と集積回路14のコア回路47の間に設けられた複数の走査
セル39、40、41及び42を含む。パッド43〜46は、図示さ
れない端子に接続され、これらの集積回路を普通の方法
で外部部品に接続する。集積回路14内で、走査セル39〜
42は制御信号バス48及びトリガ信号バス49によってTAP
インターフェース28に接続される。
査」チェーン38の構成がより詳細に示される。境界走査
の構成は、それぞれ対応の入出力パッド43、44、45、46
と集積回路14のコア回路47の間に設けられた複数の走査
セル39、40、41及び42を含む。パッド43〜46は、図示さ
れない端子に接続され、これらの集積回路を普通の方法
で外部部品に接続する。集積回路14内で、走査セル39〜
42は制御信号バス48及びトリガ信号バス49によってTAP
インターフェース28に接続される。
さらに、走査セル39〜42はシリアル走査バス・セグメ
ント50、51、52、53及び54によってディジーチェーンの
形態でTAPインターフェース28の走査入力ポート及び走
査出力ポート間で相互接続される。（他の接続は、説明
の簡単ために図示されない。） 図には、入力パッド43、44及び出力パッド45、46に関
する４つの走査セルのみが示されているが、集積回路の
パッドの各入出力に対して通常一つの走査セルが存在す
るので、より多くの入出力が存在することは容易に理解
できる。入力走査セル39及び出力走査セル40は全く同じ
構成である。出力走査セル41及び42は同じ構成である
が、入力走査セル39及び40と比べて関連するパッド及び
コア回路に接続される方法が異なる。
ント50、51、52、53及び54によってディジーチェーンの
形態でTAPインターフェース28の走査入力ポート及び走
査出力ポート間で相互接続される。（他の接続は、説明
の簡単ために図示されない。） 図には、入力パッド43、44及び出力パッド45、46に関
する４つの走査セルのみが示されているが、集積回路の
パッドの各入出力に対して通常一つの走査セルが存在す
るので、より多くの入出力が存在することは容易に理解
できる。入力走査セル39及び出力走査セル40は全く同じ
構成である。出力走査セル41及び42は同じ構成である
が、入力走査セル39及び40と比べて関連するパッド及び
コア回路に接続される方法が異なる。
図２は入力走査セル39及び出力走査セル42のより詳細
な構成を示す。入力走査セル39は記憶手段55を含み、そ
の記憶手段55はそれぞれＤタイプ形式のフリップフロッ
プ・セル56及び57を含む。シリアル・バス・セグメント
50は、TAPインターフェース28の「走査入力」ポートと
フリップフロップ・セル56の入力とを接続し、その出力
は、フリップフロップ・セル57の入力及びセレクタスイ
ッチとして動作するマルチプレクサ58の一つの入力に共
通に接続される。マルチプレクサ58の他方の入力は制御
信号バス48に接続され、マルチプレクサ58の制御入力は
トリガ信号バス49に接続される。マルチプレクサ58の出
力はその入力がそれぞれ入力パッド43及びフリップフロ
ップ・セル57の出力に接続された第二のマルチプレクサ
59に接続される。マルチプレクサ59の出力は、コア回路
47に接続され、フリップフロップ・セル57の出力は、シ
リアル走査バス・セグメント51に接続され、走査信号を
このチェーンの次の走査セルに送る。マルチプレクサ58
及び59は、セレクタとして動作し、入力パッド43からの
データをコア回路47に渡す通常動作モード、あるいは、
フリップフロップ57中の誤りデータがコア回路47に加え
られるテストモードのいずれかを選択する。
な構成を示す。入力走査セル39は記憶手段55を含み、そ
の記憶手段55はそれぞれＤタイプ形式のフリップフロッ
プ・セル56及び57を含む。シリアル・バス・セグメント
50は、TAPインターフェース28の「走査入力」ポートと
フリップフロップ・セル56の入力とを接続し、その出力
は、フリップフロップ・セル57の入力及びセレクタスイ
ッチとして動作するマルチプレクサ58の一つの入力に共
通に接続される。マルチプレクサ58の他方の入力は制御
信号バス48に接続され、マルチプレクサ58の制御入力は
トリガ信号バス49に接続される。マルチプレクサ58の出
力はその入力がそれぞれ入力パッド43及びフリップフロ
ップ・セル57の出力に接続された第二のマルチプレクサ
59に接続される。マルチプレクサ59の出力は、コア回路
47に接続され、フリップフロップ・セル57の出力は、シ
リアル走査バス・セグメント51に接続され、走査信号を
このチェーンの次の走査セルに送る。マルチプレクサ58
及び59は、セレクタとして動作し、入力パッド43からの
データをコア回路47に渡す通常動作モード、あるいは、
フリップフロップ57中の誤りデータがコア回路47に加え
られるテストモードのいずれかを選択する。
上述したように、出力走査セル42は構成上入力走査セ
ル39と実質的に同一である。従って、出力走査セル42は
フリップフロップ・セル56及び57に対応するフリップフ
ロップ・セル62及び63を含み、またマルチプレクサ58及
び59に対応するマルチプレクサ65及び76を含む。出力走
査セル42は、走査セル39に対応する構成要素と同様に相
互接続されるが、この入力及び出力は置き換えられてい
る。すなわち、コア回路47はマルチプレクサ76の入力に
接続され、出力パッド46はマルチプレクサ76の出力に接
続される。
ル39と実質的に同一である。従って、出力走査セル42は
フリップフロップ・セル56及び57に対応するフリップフ
ロップ・セル62及び63を含み、またマルチプレクサ58及
び59に対応するマルチプレクサ65及び76を含む。出力走
査セル42は、走査セル39に対応する構成要素と同様に相
互接続されるが、この入力及び出力は置き換えられてい
る。すなわち、コア回路47はマルチプレクサ76の入力に
接続され、出力パッド46はマルチプレクサ76の出力に接
続される。
以下に動作について説明する。集積回路14が通常の動
作をするときは、テストバス・コントローラ23は、マイ
クロプロセッサ15の制御の下に、ディジタル制御信号Ｃ
及びトリガ信号Ｔをローに維持する。したがってマルチ
プレクサ59に加えられた二次制御信号Ｅはローの状態に
あり、マルチプレクサ59は、入力パッド43からのデータ
信号をコア回路47に送る。
作をするときは、テストバス・コントローラ23は、マイ
クロプロセッサ15の制御の下に、ディジタル制御信号Ｃ
及びトリガ信号Ｔをローに維持する。したがってマルチ
プレクサ59に加えられた二次制御信号Ｅはローの状態に
あり、マルチプレクサ59は、入力パッド43からのデータ
信号をコア回路47に送る。
診断及び保守・ソフトウェアをテストする必要がある
ときは、テストバス・コントローラ23は、IEEE1149.1プ
ロトコルを用いて、シリアルデータ命令シーケンスを全
てのTAPインターフェース25〜28の中にシフトする。命
令シーケンスによって境界走査挿入レジスタチェーン38
をアクセスすることが可能になる。この命令シーケンス
に含まれる制御ビットＣ及びトリガビットＴはゼロにセ
ットされる。他のビットは、他の機能に用いられるが、
ここにでは考慮されていない。もしいずれかの集積回路
11〜14が誤りを有しない場合には、テスト・コントロー
ラ23は集積回路のTAPインターフェースにそれらの集積
回路を迂回するように指令する。バイパスレジスタを介
して走査入力ポートを走査出力ポートに接続することに
よって迂回が実行される。
ときは、テストバス・コントローラ23は、IEEE1149.1プ
ロトコルを用いて、シリアルデータ命令シーケンスを全
てのTAPインターフェース25〜28の中にシフトする。命
令シーケンスによって境界走査挿入レジスタチェーン38
をアクセスすることが可能になる。この命令シーケンス
に含まれる制御ビットＣ及びトリガビットＴはゼロにセ
ットされる。他のビットは、他の機能に用いられるが、
ここにでは考慮されていない。もしいずれかの集積回路
11〜14が誤りを有しない場合には、テスト・コントロー
ラ23は集積回路のTAPインターフェースにそれらの集積
回路を迂回するように指令する。バイパスレジスタを介
して走査入力ポートを走査出力ポートに接続することに
よって迂回が実行される。
次に、ふたたび、IEEEプロトコルに従って、テストバ
ス・コントローラ23は、シリアル境界レジスタデータシ
ーケンスすなわち、バイナリ・ベクトルを集積回路11〜
14の選択された一つの走査チェーン35〜38に中にシフト
する。このバイナリ・ベクトルは、シリアル走査バス・
セグメント30〜34によって走査セル35〜38のチェーン中
にシフトされる。命令シーケンス及びバイナリ・ベクト
ルがこのように挿入されている間、このシステムは通常
の方法で動作する。それぞれフリップフロップ・セル56
及び62にロードされたデータは、誤り挿入「可能」ビッ
トであると考えることができる。この「可能」ビット
が、ハイのとき、誤りが関連パッドに加えられることを
可能にする。逆に、この「可能」ビットがローのとき
は、誤りが関連パッドに加えられることができない。フ
リップフロップ・セル57にロードされたデータはコア回
路47に加えられるべき実際の誤りデータ値である。同様
に、フリップフロップ・セル63にロードされるデータは
出力パッド46に誤りデータとして現れる。
ス・コントローラ23は、シリアル境界レジスタデータシ
ーケンスすなわち、バイナリ・ベクトルを集積回路11〜
14の選択された一つの走査チェーン35〜38に中にシフト
する。このバイナリ・ベクトルは、シリアル走査バス・
セグメント30〜34によって走査セル35〜38のチェーン中
にシフトされる。命令シーケンス及びバイナリ・ベクト
ルがこのように挿入されている間、このシステムは通常
の方法で動作する。それぞれフリップフロップ・セル56
及び62にロードされたデータは、誤り挿入「可能」ビッ
トであると考えることができる。この「可能」ビット
が、ハイのとき、誤りが関連パッドに加えられることを
可能にする。逆に、この「可能」ビットがローのとき
は、誤りが関連パッドに加えられることができない。フ
リップフロップ・セル57にロードされたデータはコア回
路47に加えられるべき実際の誤りデータ値である。同様
に、フリップフロップ・セル63にロードされるデータは
出力パッド46に誤りデータとして現れる。
バイナリ・ベクトルは走査チェーンにロードされ、誤
りを加える各走査セルにおいて、フリップフロップ62は
「誤り可能」ビットの論理値１を保持し、フリップフロ
ップ63は出力パッドに加えられる誤りデータを含む。同
様に、誤りを加える各走査セルにおいて、フリップフロ
ップ56は「誤り可能」ビットの論理値１を保持し、フリ
ップフロップ57はコア回路に加えられるべき誤りデータ
を保持する。
りを加える各走査セルにおいて、フリップフロップ62は
「誤り可能」ビットの論理値１を保持し、フリップフロ
ップ63は出力パッドに加えられる誤りデータを含む。同
様に、誤りを加える各走査セルにおいて、フリップフロ
ップ56は「誤り可能」ビットの論理値１を保持し、フリ
ップフロップ57はコア回路に加えられるべき誤りデータ
を保持する。
テストバス・コントローラ23は、その後、第二のシリ
アルデータ命令シーケンスを走査チェーンにシフトす
る。この第二の命令シーケンスは、選択された集積回路
中のトリガ信号Ｔを有し、挿入されるべき関連の誤りデ
ータを発生させる。したがって、そのフリップフロップ
56中に論理１を含む各入力走査セルにおいては、マルチ
プレクサ58及び59は両方とも切り換えられる。その結
果、コア回路47に対応する出力は、通常その点に現れる
データに関係なく、フリップフロップ・セル57中にロジ
ック値を取る。同様に、フリップフロップ62中で論理１
を有する各出力走査セル中で、通常その点に現れるデー
タに関係なく、出力ピンはフリップフロップ63中のロジ
ック値であると推定する。
アルデータ命令シーケンスを走査チェーンにシフトす
る。この第二の命令シーケンスは、選択された集積回路
中のトリガ信号Ｔを有し、挿入されるべき関連の誤りデ
ータを発生させる。したがって、そのフリップフロップ
56中に論理１を含む各入力走査セルにおいては、マルチ
プレクサ58及び59は両方とも切り換えられる。その結
果、コア回路47に対応する出力は、通常その点に現れる
データに関係なく、フリップフロップ・セル57中にロジ
ック値を取る。同様に、フリップフロップ62中で論理１
を有する各出力走査セル中で、通常その点に現れるデー
タに関係なく、出力ピンはフリップフロップ63中のロジ
ック値であると推定する。
診断及び保守・ソフトウェアが誤りを検出し適当な動
作をすると仮定すると、テストバス・コントローラ23は
その後、すべてのTAPインターフェース25〜28の命令レ
ジスタに他の命令シーケンスをシフトすることによっ
て、システムをリセットし通常の動作モードにし、トリ
ガ信号をクリアする。択一的に、TAP・リセット装置は
呼び出される。
作をすると仮定すると、テストバス・コントローラ23は
その後、すべてのTAPインターフェース25〜28の命令レ
ジスタに他の命令シーケンスをシフトすることによっ
て、システムをリセットし通常の動作モードにし、トリ
ガ信号をクリアする。択一的に、TAP・リセット装置は
呼び出される。
トリガ信号Ｔは、テスト・アクセス・インターフェー
ス28から制御され、又はトリガ信号Ｔは、別々の端子に
よって加えられる。このように、図２において、ORゲー
ト66は、トリガ信号バス49に接続された出力及びトリガ
信号を受信するためにTAPインターフェース28に接続さ
れた２つの入力を有する。ゲート66の他の入力は、別々
の外部トリガ信号を加えるための入力パッド67に接続さ
れる。入力パッド67に外部アクセスを行うために付加的
配線が必要である。そのような別々のトリガ入力によっ
て間欠的な誤りをシミュレーションするときにより精密
な制御ができる。この精密な制御はトリガ信号Ｔをハイ
・ローに切り換えることによってエミュレートできる。
ス28から制御され、又はトリガ信号Ｔは、別々の端子に
よって加えられる。このように、図２において、ORゲー
ト66は、トリガ信号バス49に接続された出力及びトリガ
信号を受信するためにTAPインターフェース28に接続さ
れた２つの入力を有する。ゲート66の他の入力は、別々
の外部トリガ信号を加えるための入力パッド67に接続さ
れる。入力パッド67に外部アクセスを行うために付加的
配線が必要である。そのような別々のトリガ入力によっ
て間欠的な誤りをシミュレーションするときにより精密
な制御ができる。この精密な制御はトリガ信号Ｔをハイ
・ローに切り換えることによってエミュレートできる。
本発明は、上述した特有な実施例の種々の変形の実施
例が可能である。例えば、図１の69は、入力走査セル39
に似ているが、負のフリップフロップ・セル57及びマル
チプレクサ58を有する走査セル回路を走査チェーン38に
含むことができ、及びコア回路47内の任意の点で誤りを
挿入するために使用することもできる。そのような変形
されたセル69が図３に示され、それぞれシリアル・バス
・セグメント51及び51′の間に接続されたフリップフロ
ップ70を含む。フリップフロップ70の出力は、マルチプ
レクサ71の一つ入力に加えられ、他の入力は接地され
る。マルチプレクサ71は、トリガ信号バス49（図１及び
図２を参照）を用いてトリガ信号Ｔによって制御され、
その出力は排他的論理和ゲート72の一つの入力に接続さ
れる出力を有する。排他的論理和ゲート72の他の入力
は、入力データを受信するためにコア回路に接続され、
その出力は、このデータが、通常、運ばれるコア回路47
の点に接続される。実際、排他的論理和ゲート72は誤り
が加えられるべきデータパスに挿入される。使用におい
て、可能ビットは、フリップフロップ・セル70にストア
され、制御信号Ｔがハイのときに加えられる。マルチプ
レクサの中で71を切り換えることによって、選択的にデ
ータを逆転して、それを誤りとしてコア回路に加える。
他の種類の誤りは、排他的論理和ゲート72に対する他の
回路で置き換えることによって加えることもできる。
例が可能である。例えば、図１の69は、入力走査セル39
に似ているが、負のフリップフロップ・セル57及びマル
チプレクサ58を有する走査セル回路を走査チェーン38に
含むことができ、及びコア回路47内の任意の点で誤りを
挿入するために使用することもできる。そのような変形
されたセル69が図３に示され、それぞれシリアル・バス
・セグメント51及び51′の間に接続されたフリップフロ
ップ70を含む。フリップフロップ70の出力は、マルチプ
レクサ71の一つ入力に加えられ、他の入力は接地され
る。マルチプレクサ71は、トリガ信号バス49（図１及び
図２を参照）を用いてトリガ信号Ｔによって制御され、
その出力は排他的論理和ゲート72の一つの入力に接続さ
れる出力を有する。排他的論理和ゲート72の他の入力
は、入力データを受信するためにコア回路に接続され、
その出力は、このデータが、通常、運ばれるコア回路47
の点に接続される。実際、排他的論理和ゲート72は誤り
が加えられるべきデータパスに挿入される。使用におい
て、可能ビットは、フリップフロップ・セル70にストア
され、制御信号Ｔがハイのときに加えられる。マルチプ
レクサの中で71を切り換えることによって、選択的にデ
ータを逆転して、それを誤りとしてコア回路に加える。
他の種類の誤りは、排他的論理和ゲート72に対する他の
回路で置き換えることによって加えることもできる。
実施例において、境界走査チェーン35〜38はそれぞれ
従来の境界走査チェーンの長さの２倍である。しかしな
がら、好ましは、境界走査フリップフロップは、２つの
別々のシフトレジスタチェーンに接続されることができ
る。その内の、一つは、「誤り可能」ビットであり、他
は「誤りデータ」である。例えば、フリップフロップ56
及び57は、お互いにシリーズではなく、むしろ、別々の
チェーンであるべきである。
従来の境界走査チェーンの長さの２倍である。しかしな
がら、好ましは、境界走査フリップフロップは、２つの
別々のシフトレジスタチェーンに接続されることができ
る。その内の、一つは、「誤り可能」ビットであり、他
は「誤りデータ」である。例えば、フリップフロップ56
及び57は、お互いにシリーズではなく、むしろ、別々の
チェーンであるべきである。
工業的適応性 本発明の実施例の利点は、ハードウェアをテストする
ために供給される境界走査ハードウェアを利用すること
である。特別の論理が、テスト機能用の論理パスにのみ
挿入されるので、集積回路の通常の機能には直接影響を
及ぼさない。
ために供給される境界走査ハードウェアを利用すること
である。特別の論理が、テスト機能用の論理パスにのみ
挿入されるので、集積回路の通常の機能には直接影響を
及ぼさない。
本発明の実施例の他の利点は、誤りが集積回路の端子
パッドの選択された一つに加えられることができること
である。本当に、もし希望する場合は、一つの誤りを加
えることができる。
パッドの選択された一つに加えられることができること
である。本当に、もし希望する場合は、一つの誤りを加
えることができる。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャルターソン・グドムンダー・アルバ ート カナダ国，ケイ２ジー ５エス７，オン タリオ，ネピーン，マーブル アーチ クレッセント 39 (72)発明者 ハム・ロバート・アンドリース カナダ国，ケイ２エス １イー４，オン タリオ，スティッツビル，ハンペル ク レッセント 24
Claims (34)
- 【請求項１】テスト・インターフェース（28）、複数の
端子パッド（43,44,45,46）、前記複数の端子パッドの
各々接続された複数の走査セル（39,40,41,42）及びコ
ア回路（47）を有する集積回路において： 各走査セルは： （ｉ）入力、出力のいずれかが前記端子パッドに接続さ
れ、それに対応する出力、入力は前記コア回路に接続さ
れ；さらに、 （ii）一対のバイナリ・ビットをストアするための記憶
手段（56,57,62,63）を備え、前記一対のバイナリ・ビ
ットの一つは前記走査セルの出力に加えられるべき誤り
データ・ビットを含み、前記一対のバイナリ・ビットの
他方は前記一対のバイナリ・ビットの一つを前記走査セ
ルの出力に印加することを制御するように動作し、前記
記憶手段は、テスト・インターフェースの入力ポート
（33）と出力ポート（34）間で、複数の走査セルの残り
の対応記憶手段と直列に接続され、前記テスト・インタ
ーフェースは前記一連の記憶手段に対応する一連の一対
のバイナリ・ビットを含むバイナリ・ベクトルをロード
するための手段を含み；さらに、 （iii）制御信号（Ｃ）、トリガ信号（Ｔ）が入力さ
れ、前記一対のバイナリ・ビットの他方に応答するセレ
クタ手段（58,59;65,76）を備え、前記走査セルの入力
及び前記記憶手段の出力のいずれかを選択的に前記走査
セルの出力へ接続し、前記誤りデータ・ビットを前記走
査セルの出力へ加えることは、前記一対のバイナリ・ビ
ットの他方の状態に依存する、ことを特徴とする集積回
路。 - 【請求項２】請求項１の集積回路において： 前記記憶手段は第二の記憶装置（57;63）と直列に接続
された第一の記憶装置（56;62）を含み、前記第二の記
憶装置は前記誤りデータビットをストアし、前記第一の
記憶装置は前記一対のバイナリ・ビットの他方をストア
することを特徴とする集積回路。 - 【請求項３】請求項１の集積回路において： 前記記憶手段は直列に接続された第一の記憶装置（56;6
2）及び第二の記憶装置（57;63）を含み、前記セレクタ
手段は第一のセレクタ（58;65）及び第二のセレクタ（5
9;76）を含み、前記第一のセレクタは前記トリガ信号
（Ｔ）に応答して前記制御信号（Ｃ）及び前記第一の記
憶装置の出力のいずれかを前記第二のセレクタに加える
ように制御し、前記第二のセレクタは前記第一のセレク
タの出力に応答して前記走査セルの入力または前記第二
の記憶装置の出力のいずれかを選択し、前記走査セルの
出力へ加えることを特徴とする集積回路。 - 【請求項４】請求項１の集積回路において： 前記走査セル（39,40）の入力、出力は、それぞれ前記
コア回路の入力端子パッド、前記コア回路に接続される
ことを特徴とする集積回路。 - 【請求項５】請求項１の集積回路において： 前記走査セル（41,42）の入力、出力は、それぞれ前記
コア回路、出力端子パッドに接続されることを特徴とす
る集積回路。 - 【請求項６】請求項１の集積回路において： ORゲート手段（66）は、前記トリガ信号を受信するため
に前記テスト・インターフェースに接続された第一の入
力、前記集積回路のテスト入力端子（67）に接続される
第二の入力及び前記セレクタ手段（58）に接続される出
力を有することを特徴とする集積回路。 - 【請求項７】請求項１の集積回路において： 前記走査セルの前記第二の記憶装置と直列に接続された
第三の記憶装置（70）を有し、前記第三の記憶装置の出
力は、第三のセレクタ手段（71）の一つの入力に結合さ
れ、前記第三のセレクタ手段は第二の接地入力を有し、
前記第三のセレクタ手段の出力は誤りを加えるための制
御を行う回路（72）に接続され、前記第三のセレクタ手
段の制御入力は前記テスト・インターフェースに結合さ
れ前記トリガ信号を受信することを特徴とする集積回
路。 - 【請求項８】請求項７の集積回路において： 誤りを加えるための制御を行う前記回路（72）は、排他
的論理和ゲート手段を含み、そのゲート手段は一つの入
力が第三のセレクタ手段（71）の出力に接続され、他の
入力および出力は誤りが加えられるべきデータパスに直
列に接続されることを特徴とする集積回路。 - 【請求項９】コントローラ（23）と、テスト・インター
フェース（28）、複数の端子パッド（43,44,45,46）、
前記複数の端子パッドの各々に接続された複数の走査セ
ル（39,40,41,42）及びコア回路（47）とを有する少な
くとも一つの集積回路（11,12,13,14）とを含むシステ
ムにおいて： 前記走査セルは前記テスト・インターフェースの走査入
力ポート（33）と走査出力ポート（34）の間に直列に接
続され、前記コントローラ（23）はテストインタフェー
スを介して制御信号（Ｃ）、トリガ信号（Ｔ）及びバイ
ナリ・ベクトルを制御するように動作し、前記テスト・
インターフェースはバイナリ・ベクトルを直列に接続さ
れた走査セルの選択された一つにロードするように動作
し、前記バイナリ・ベクトルは、一連の一対のバイナリ
・ビットを含み、各一対のバイナリ・ビットは、誤りデ
ータビットと前記走査セルによって誤りデータを制御す
るための動作ビットとを含み、 各走査セルは、 （ｉ）前記端子パッド（43,44,45,46）、前記コア回路
（47）に接続された入力、出力を備え；さらに、 （ii）他の走査セルの対応する記憶手段と直列に接続さ
れた記憶手段（56,57;62,63）を備え、前記バイナリ・
ベクトルの一対のバイナリ・ビットをストアし、前記一
対のバイナリ・ビットの一つは前記誤りデータビットを
含み、前記一対の他方のバイナリ・ビットは前記動作ビ
ットを含み；さらに、 （iii）前記制御信号（Ｃ）、前記トリガ信号（Ｔ）、
及び前記一対のバイナリ・ビットの他方のバイナリ・ビ
ットに応答して、前記走査セルの入力又は前記記憶手段
の出力を前記走査セルの出力に接続するセレクタ手段
（58,59;65,76）を備え、この構成により、前記一対の
バイナリ・ビットの他方のバイナリ・ビット状態によっ
て、前記誤りデータビットが前記走査セルから出力され
ることを特徴とするシステム。 - 【請求項１０】請求項９のシステムにおいて： 第二の記憶装置（57;63）と直列に接続された第一の記
憶装置（56;62）を含む前記記憶手段を有し、前記第二
の記憶装置は誤りデータビットをストアし、前記第一の
記憶装置は前記一対のバイナリ・ビットの他方をストア
することを特徴とするシステム。 - 【請求項１１】請求項９のシステムにおいて： 前記記憶手段は前記テスト・インターフェースの走査入
力と走査出力間で直列に接続された第一及び第二の記憶
装置（56,62;57,63）を含み、前記セレクタ手段は第一
のセレクタ（58,65）及び第二のセレクタ（59,76）を含
み、前記第一のセレクタは前記制御信号及び前記第一の
記憶装置の出力のいずれかを前記第二のセレクタの制御
端子に加えるように動作し、前記第二のセレクタは前記
走査セル入力及び前記第二の記憶装置の出力のいずれか
を選択し、前記走査セルの出力に前記誤りデータを加え
るように動作することを特徴とするシステム。 - 【請求項１２】請求項９のシステムにおいて： 前記走査セルの入力、出力は、それぞれ前記集積回路の
入力端子パッド、前記コア回路に接続されることを特徴
とするシステム。 - 【請求項１３】請求項９のシステムにおいて： 前記走査セルの入力、出力は、それぞれ前記集積回路の
前記コア回路、出力端子パッドに接続されたことを特徴
とするシステム。 - 【請求項１４】請求項９のシステムにおいて： 前記集積回路は、さらに、ORゲート手段（66）を含み、
前記ORゲート手段の第一の入力は前記インターフェース
に接続され前記トリガ信号を受信し、前記ORゲート手段
の第二の入力は前記集積回路の入力端子（67）に接続さ
れ、前記ORゲート手段の出力は前記第一のセレクタ（5
8;65）に接続されたことを特徴とするシステム。 - 【請求項１５】請求項９のシステムにおいて： 前記集積回路は、さらに、前記走査セルの前記第二の記
憶手段と直列に接続された第三の記憶装置（70）を含
み、前記第三の記憶装置の出力は第三のセレクタ手段
（71）の一つの入力に結合され、前記第三のセレクタ手
段は第二の入力が接地され、その出力は誤りが加えられ
るコア回路に接続され、その制御入力は前記テスト・イ
ンターフェースに結合され前記トリガ信号を受信するこ
とを特徴とするシステム。 - 【請求項１６】請求項15のシステムにおいて： このシステムは、さらに、２つの入力を有する排他的論
理和ゲート手段（72）を含み、この排他的論理和ゲート
手段の一つの入力は前記第三のセレクタ手段（71）の出
力に接続され、この排他的論理和ゲート手段の他の入力
および出力は誤りが加えられるべきデータパスに直列に
接続されることを特徴とするシステム。 - 【請求項１７】請求項９のシステムにおいて： このシステムは、さらに、前記誤りデータビットを加え
ることによって生じる誤りを診断するための手段（15、
18、21）を含むことを特徴とするシステム。 - 【請求項１８】請求項17のシステムにおいて： 前記記憶手段は第二の記憶装置（57;63）と直列に接続
された第一の記憶装置（56;62）を有し、前記第二の記
憶装置は誤りデータビットをストアし、前記第一の記憶
装置は動作ビットをストアし、前記誤りデータビットを
加えるように制御することを特徴とするシステム。 - 【請求項１９】請求項17のシステムにおいて： 前記記憶手段は前記テスト・インターフェースの走査入
力と走査出力の間に直列に接続された第一及び第二の記
憶装置（56,62;57,63）を有し、前記セレクタ手段は第
一のセレクタ（58;65）及び第二のセレクタ（59;76）を
含み、前記第一のセレクタは前記制御信号及び前記第一
の記憶装置の出力のいずれかを前記第二のセレクタに加
えるように制御し、前記第二のセレクタは前記走査セル
入力及び前記第二の記憶装置の出力のいずれかを選択し
前記走査セルの出力へ加えることを特徴とするシステ
ム。 - 【請求項２０】請求項17のシステムにおいて： 前記走査セルの前記入力、前記出力は、それぞれ前記集
積回路の入力端子パッド、前記コア回路に接続されるこ
とを特徴とするシステム。 - 【請求項２１】請求項17のシステムにおいて： 前記走査セルの前記入力、前記出力は、それぞれ前記集
積回路の前記コア回路、前記出力端子パッドに接続され
ることを特徴とするシステム。 - 【請求項２２】請求項17のシステムにおいて： 前記集積回路は、さらに、ORゲート手段（66）を有し、
そのORゲート手段の一つの入力は前記インターフェース
に接続され前記トリガ信号を受信し、そのORゲート手段
の第二の入力は前記集積回路の入力端子に接続され、そ
のORゲート手段の出力は前記第一のセレクタ手段に接続
されたことを特徴とするシステム。 - 【請求項２３】請求項17のシステムにおいて： 前記集積回路は、さらに、前記走査セルと直列に接続さ
れた第三の記憶装置（70）を含み、前記第三の記憶装置
の出力は第三のセレクタ手段（71）の一つ入力に結合さ
れ、前記第三のセレクタ手段は接地された第二の入力を
有し、その出力は誤りが加えられるべきコア回路中の点
に接続され、前記第三のセレクタ手段の制御入力は前記
テスト・インターフェースに接続され前記トリガ信号を
受信することを特徴とするシステム。 - 【請求項２４】請求項23のシステムにおいて： このシステムは、さらに、排他的論理和ゲート手段（7
2）を含み、この排他的論理和ゲート手段の１つの入力
は前記第三のセレクタ手段の出力に接続され、他の入力
はおよび出力は誤りが加えられるべきデータパスに直列
に接続されたことを特徴とするシステム。 - 【請求項２５】テスト・インターフェース（28）、複数
の端子パッド（43,44,45,46）、複数の走査セル（39,4
0,41,42）、及びコア回路（47）を有する集積回路をテ
ストする方法において、前記テスト・インターフェース
は一連の一対のバイナリ・ビットを含むバイナリ・ベク
トルを前記複数の走査セルにロードするために動作し、
各走査セルは複数の端子パッドの一つに接続された一方
の入力または出力と前記集積回路のコア回路に接続され
た対応する他方の出力または入力を有し、走査セル内に
ある記憶手段は前記バイナリ・ベクトルの一対のバイナ
リ・ビットをストアし、セレクタ手段は前記走査セルの
入力及び前記記憶手段の出力を前記走査セルの出力へ選
択的に接続し、前記複数の走査セルの記憶手段は、前記
テスト・インターフェースの走査入力ポートと走査出力
ポートの間に直列に接続され： この方法は、 （ｉ）各記憶手段が一対のバイナリ・ビットを保持する
ようにバイナリ・ベクトルを前記直列に接続された一連
の記憶手段にロードし、一対のバイナリ・ビットの一つ
は誤りデータ・ビットを含み、一対のバイナリ・ビット
の他方は動作ビットを含み、トリガ信号を前記セレクタ
手段に加えて、前記一対のバイナリ・ビットの他方の状
態によって、前記誤りデータビットを前記走査セルの出
力に加えるように初期設定するステップ、を有すること
を特徴とする集積回路をテストする方法。 - 【請求項２６】請求項25の方法において： 前記記憶手段は、直列に接続された第一の記憶装置及び
第二の記憶装置を含み、前記動作ビットが前記第一の記
憶装置にあり、前記誤りデータビットが前記第二の記憶
装置にあるように、前記バイナリ・ベクトルがロードさ
れることを特徴とする集積回路をテストする方法。 - 【請求項２７】請求項26の方法において： 前記セレクタ手段は、第一のセレクタ及び第二のセレク
タを有し、前記トリガ信号を加えるステップは前記トリ
ガ信号を前記第一のセレクタに加えるステップを含み、
前記第一のセレクタの出力は、前記第二の記憶装置の出
力を選択するために前記第二のセレクタに加えられ、そ
れにより、前記誤りデータを前記走査セルの前記出力に
加えることを特徴とする集積回路をテストする方法。 - 【請求項２８】請求項26の方法において： 前記走査セルの前記入力、前記出力は、それぞれ前記集
積回路の入力端子パッド、前記コア回路に接続されるこ
とを特徴とする集積回路をテストする方法。 - 【請求項２９】請求項26の方法において： 前記走査セルの前記入力、前記出力は、それぞれ前記集
積回路の前記コア回路、出力端子パッドに接続されるこ
とを特徴とする集積回路をテストする方法。 - 【請求項３０】請求項26の方法において： 前記トリガ信号は前記テスト・インターフェースによっ
て前記セレクタ手段に加えられることを特徴とする集積
回路をテストする方法。 - 【請求項３１】請求項26の方法において： 前記トリガ信号は集積回路の別々の入力端子によって前
記セレクタ手段に加えられることを特徴とする集積回路
をテストする方法。 - 【請求項３２】請求項26の方法において： 前記バイナリ・ベクトルを前記直列に接続された記憶手
段にロードする前に、バイナリ・ベクトルを走査セルに
ロードするように制御する命令シーケンスを前記テスト
・インターフェースに加え、前記バイナリ・ベクトルを
ロードした後に、前記誤りデータビットを印加するため
に前記トリガ信号を含む第二の命令シーケンスを前記テ
スト・インタフェースに加え、前記誤りデータビットを
印加した後、第三の命令シーケンスを前記テスト・イン
ターフェースに加え、前記走査セルをリセットし、デー
タを前記端子パッド及び前記コア回路間でデータを通過
させることを特徴とする集積回路をテストする方法。 - 【請求項３３】請求項26の方法において： 前記誤りデータビットを加えることによって前記集積回
路が誤りを発生することをモニタするステップを有する
ことを特徴とする集積回路をテストする方法。 - 【請求項３４】請求項32の方法において： 前記第三の命令シーケンスを加える前に、前記誤りデー
タビットを加えることによって前記集積回路が誤りが発
生することをモニタするステップを有することを特徴と
する集積回路をテストする方法。
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