JP3050303B2 - Ｌｓｉ論理回路評価装置 - Google Patents
Ｌｓｉ論理回路評価装置Info
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- JP3050303B2 JP3050303B2 JP9332247A JP33224797A JP3050303B2 JP 3050303 B2 JP3050303 B2 JP 3050303B2 JP 9332247 A JP9332247 A JP 9332247A JP 33224797 A JP33224797 A JP 33224797A JP 3050303 B2 JP3050303 B2 JP 3050303B2
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- field programmable
- programmable gate
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Description
【０００１】
【発明の属する技術分野】本発明はＬＳＩ論理回路評価
装置に関し、特にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたエミュ
レーションに関する。
装置に関し、特にＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａ
ｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）を用いたエミュ
レーションに関する。
【０００２】
【従来の技術】従来、数百ＫＧａｔｅｓを越える回路規
模のゲートアレイの論理検証を行う手段として、ＦＰＧ
Ａ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）によるエミュレーションがある。このエ
ミュレーションにおいては、少数のＦＰＧＡで全体の論
理が構成可能であれば、実現は比較的容易である。
模のゲートアレイの論理検証を行う手段として、ＦＰＧ
Ａ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ
Ａｒｒａｙ）によるエミュレーションがある。このエ
ミュレーションにおいては、少数のＦＰＧＡで全体の論
理が構成可能であれば、実現は比較的容易である。
【０００３】しかしながら、現存するＦＰＧＡの最大回
路規模は約１００ＫＧａｔｅｓ程度で、ゲートアレイの
回路規模がそれを越える場合は、当然、複数のＦＰＧＡ
に分割しなければならないことになる。
路規模は約１００ＫＧａｔｅｓ程度で、ゲートアレイの
回路規模がそれを越える場合は、当然、複数のＦＰＧＡ
に分割しなければならないことになる。
【０００４】しかも、ゲートアレイの回路は元々ＦＰＧ
Ａにモジュール分割することを前提には考えられていな
いことがほとんどなので、１個当たりのＦＰＧＡの使用
ゲート数を均一に揃えることは極めて困難である。従っ
て、回路規模が大きくなると、ＦＰＧＡへの分割数は回
路規模に比例する以上に増大する。
Ａにモジュール分割することを前提には考えられていな
いことがほとんどなので、１個当たりのＦＰＧＡの使用
ゲート数を均一に揃えることは極めて困難である。従っ
て、回路規模が大きくなると、ＦＰＧＡへの分割数は回
路規模に比例する以上に増大する。
【０００５】しかし、ＦＰＧＡを実装する基板サイズは
物理的に限界があるので、１枚の基板に実装可能なＦＰ
ＧＡの数量は有限である。それを解消する為には、ＦＰ
ＧＡを評価基板に直に実装するのではなく、コネクタ間
接続のみを有するマザーボード上に、ＦＰＧＡの入出力
ピンを全てコネクタと接続した同一の子基板を複数実装
する方式が一般的である。
物理的に限界があるので、１枚の基板に実装可能なＦＰ
ＧＡの数量は有限である。それを解消する為には、ＦＰ
ＧＡを評価基板に直に実装するのではなく、コネクタ間
接続のみを有するマザーボード上に、ＦＰＧＡの入出力
ピンを全てコネクタと接続した同一の子基板を複数実装
する方式が一般的である。
【０００６】但し、この場合、子基板の故障が発生した
時にその故障箇所の特定ができるように、子基板の個別
機能確認試験を実施可能にすることが装置の信頼性向上
の為に重要である。
時にその故障箇所の特定ができるように、子基板の個別
機能確認試験を実施可能にすることが装置の信頼性向上
の為に重要である。
【０００７】尚、ＦＰＧＡはユーザがプログラムによっ
てデバイス内部の回路情報を電気的に書込むことでディ
ジタル回路の動作を決定し、しかもユーザが電気的に書
き換え自在となっている回路である。
てデバイス内部の回路情報を電気的に書込むことでディ
ジタル回路の動作を決定し、しかもユーザが電気的に書
き換え自在となっている回路である。
【０００８】このＦＰＧＡの試験方法については、特開
平４−３２４３７９号公報や特開平５−１７４１６２号
公報、及び特開平７−１９８７８４号公報等に開示され
ている。また、特開平８−９５８１８号公報にはデバッ
グ機能を備えた半導体集積回路が開示され、特開平９−
１９７０１１号公報にはテスト回路を含んだ論理回路が
マッピングされたＦＰＧＡが開示されている。
平４−３２４３７９号公報や特開平５−１７４１６２号
公報、及び特開平７−１９８７８４号公報等に開示され
ている。また、特開平８−９５８１８号公報にはデバッ
グ機能を備えた半導体集積回路が開示され、特開平９−
１９７０１１号公報にはテスト回路を含んだ論理回路が
マッピングされたＦＰＧＡが開示されている。
【０００９】
【発明が解決しようとする課題】上述した従来の技術で
は、子基板の個別機能確認試験が省略されているか、あ
るいは子基板の個別機能確認試験が実施されていても比
較的簡略化されたものであるので、子基板の個別機能確
認試験での故障検出率がそれ程高いものではない。
は、子基板の個別機能確認試験が省略されているか、あ
るいは子基板の個別機能確認試験が実施されていても比
較的簡略化されたものであるので、子基板の個別機能確
認試験での故障検出率がそれ程高いものではない。
【００１０】この場合、子基板をマザーボードから取り
外して、別の専用試験装置で個別機能確認試験を実施す
るので、マザーボード上に実装したままの状態で試験が
実施されることはない。
外して、別の専用試験装置で個別機能確認試験を実施す
るので、マザーボード上に実装したままの状態で試験が
実施されることはない。
【００１１】そこで、本発明の目的は上記の問題点を解
消し、ＦＰＧＡを実装した子基板を装置から取り外すこ
となく自己診断することができ、各ブロック毎に分散的
に自己診断を行うことができるとともに、様々なデータ
パターンによって自己診断を行うことができ、故障検出
率を向上させることができるＬＳＩ論理回路評価装置を
提供することにある。
消し、ＦＰＧＡを実装した子基板を装置から取り外すこ
となく自己診断することができ、各ブロック毎に分散的
に自己診断を行うことができるとともに、様々なデータ
パターンによって自己診断を行うことができ、故障検出
率を向上させることができるＬＳＩ論理回路評価装置を
提供することにある。
【００１２】
【課題を解決するための手段】本発明によるＬＳＩ論理
回路評価装置は、プログラムによってデバイス内部の回
路情報が電気的に書込まれることでディジタル回路の動
作が決定されかつ前記回路情報が電気的に書き換え自在
なフィールドプログラマブルゲートアレイを実装する複
数の基板各々の自己診断を行うＬＳＩ論理回路評価装置
であって、外部指示に応じて前記フィールドプログラマ
ブルゲートアレイの出力信号を他の基板に接続する接続
手段と、前記外部指示に応じて前記フィールドプログラ
マブルゲートアレイの出力信号を自基板に折り返す折り
返し手段とを前記複数の基板各々に備えている。
回路評価装置は、プログラムによってデバイス内部の回
路情報が電気的に書込まれることでディジタル回路の動
作が決定されかつ前記回路情報が電気的に書き換え自在
なフィールドプログラマブルゲートアレイを実装する複
数の基板各々の自己診断を行うＬＳＩ論理回路評価装置
であって、外部指示に応じて前記フィールドプログラマ
ブルゲートアレイの出力信号を他の基板に接続する接続
手段と、前記外部指示に応じて前記フィールドプログラ
マブルゲートアレイの出力信号を自基板に折り返す折り
返し手段とを前記複数の基板各々に備えている。
【００１３】すなわち、本発明のＬＳＩ論理回路評価装
置は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）を実装した子基板の個別機
能確認試験をマザーボード上に実装したままの状態で実
行可能とすることによって、装置の故障率を軽減し、同
時に故障検出率を向上させることが可能となる。
置は、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌ
ｅ Ｇａｔｅ Ａｒｒａｙ）を実装した子基板の個別機
能確認試験をマザーボード上に実装したままの状態で実
行可能とすることによって、装置の故障率を軽減し、同
時に故障検出率を向上させることが可能となる。
【００１４】より具体的には、本発明において、子基板
（＃００）の入出力信号が全てセレクタ部（＃００）に
接続され、セレクタ部（＃００）では外部から入力され
るモード選択信号によって、通常接続か、または試験接
続かが選択される。通常モードの場合には他の子基板と
の通常接続が選択され、本来のＬＳＩ論理回路評価装置
としての機能を果たす。
（＃００）の入出力信号が全てセレクタ部（＃００）に
接続され、セレクタ部（＃００）では外部から入力され
るモード選択信号によって、通常接続か、または試験接
続かが選択される。通常モードの場合には他の子基板と
の通常接続が選択され、本来のＬＳＩ論理回路評価装置
としての機能を果たす。
【００１５】一方、試験モードの場合には子基板（＃０
０）からの出力信号をセレクタ部（＃００）で折り返
し、再び子基板（＃００）に入力信号として戻す試験接
続が選択される。子基板（＃００）に実装されるＦＰＧ
Ａで、出力信号と入力信号とを比較することで、子基板
（＃００）上の配線パターン切れや０／１スタック等の
故障を検出する。
０）からの出力信号をセレクタ部（＃００）で折り返
し、再び子基板（＃００）に入力信号として戻す試験接
続が選択される。子基板（＃００）に実装されるＦＰＧ
Ａで、出力信号と入力信号とを比較することで、子基板
（＃００）上の配線パターン切れや０／１スタック等の
故障を検出する。
【００１６】また、出力信号のデータパターンを工夫す
ることによって、信号間ショートの有無のチェックをす
ることも可能になる。ここで、子基板（＃００），子基
板（＃０１），子基板（＃０ｎ），子基板（＃１０），
子基板（＃１１），子基板（＃１ｎ），子基板（＃ｍ
０），子基板（＃ｍ１），子基板（＃ｍｎ）は全て同一
の構造である。
ることによって、信号間ショートの有無のチェックをす
ることも可能になる。ここで、子基板（＃００），子基
板（＃０１），子基板（＃０ｎ），子基板（＃１０），
子基板（＃１１），子基板（＃１ｎ），子基板（＃ｍ
０），子基板（＃ｍ１），子基板（＃ｍｎ）は全て同一
の構造である。
【００１７】さらに、セレクタ部（＃００），セレクタ
部（＃０１），…、セレクタ部（＃０ｎ），セレクタ部
（＃１０），セレクタ部（＃１１），…，セレクタ部
（＃１ｎ），セレクタ部（＃ｍ０），セレクタ部（＃ｍ
１），…，セレクタ部（＃ｍｎ）も全て同一の構造であ
る。
部（＃０１），…、セレクタ部（＃０ｎ），セレクタ部
（＃１０），セレクタ部（＃１１），…，セレクタ部
（＃１ｎ），セレクタ部（＃ｍ０），セレクタ部（＃ｍ
１），…，セレクタ部（＃ｍｎ）も全て同一の構造であ
る。
【００１８】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
ＬＳＩ論理回路評価装置の構成を示すブロック図であ
る。図において、本発明の一実施例によるＬＳＩ論理回
路評価装置は子基板（＃００〜＃ｍｎ）（ｍ，ｎは正の
整数）１−００〜１−ｍｎと、セレクタ（＃００〜＃ｍ
ｎ）２−００〜２−ｍｎとから構成されている。
面を参照して説明する。図１は本発明の一実施例による
ＬＳＩ論理回路評価装置の構成を示すブロック図であ
る。図において、本発明の一実施例によるＬＳＩ論理回
路評価装置は子基板（＃００〜＃ｍｎ）（ｍ，ｎは正の
整数）１−００〜１−ｍｎと、セレクタ（＃００〜＃ｍ
ｎ）２−００〜２−ｍｎとから構成されている。
【００１９】子基板１−００〜１−ｍｎは図示せぬＦＰ
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅ Ａｒｒａｙ）を実装しており、ＦＰＧＡはユーザが
プログラムによってデバイス内部の回路情報を電気的に
書込むことでディジタル回路の動作が決定され、しかも
回路情報が電気的に書き換え自在となっている回路であ
る。また、セレクタ２−００〜２−ｍｎ各々は子基板１
−００〜１−ｍｎの出力をモード選択信号に応じて試験
接続及び通常接続のうちの一方に選択的に接続する。
ＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔ
ｅ Ａｒｒａｙ）を実装しており、ＦＰＧＡはユーザが
プログラムによってデバイス内部の回路情報を電気的に
書込むことでディジタル回路の動作が決定され、しかも
回路情報が電気的に書き換え自在となっている回路であ
る。また、セレクタ２−００〜２−ｍｎ各々は子基板１
−００〜１−ｍｎの出力をモード選択信号に応じて試験
接続及び通常接続のうちの一方に選択的に接続する。
【００２０】つまり、子基板１−００〜１−ｍｎ各々の
入出力信号は全て対応するセレクタ２−００〜２−ｍｎ
に接続されている。セレクタ２−００〜２−ｍｎはモー
ド選択信号を外部から入力し、子基板１−００〜１−ｍ
ｎ各々からの入出力信号を通常接続と試験接続とのうち
の一方に切換える。また、子基板１−００〜１−ｍｎ各
々は全て同一の構成であり、セレクタ２−００〜２−ｍ
ｎ各々も全て同一の構成となっている。
入出力信号は全て対応するセレクタ２−００〜２−ｍｎ
に接続されている。セレクタ２−００〜２−ｍｎはモー
ド選択信号を外部から入力し、子基板１−００〜１−ｍ
ｎ各々からの入出力信号を通常接続と試験接続とのうち
の一方に切換える。また、子基板１−００〜１−ｍｎ各
々は全て同一の構成であり、セレクタ２−００〜２−ｍ
ｎ各々も全て同一の構成となっている。
【００２１】モード選択信号が通常モードの場合、セレ
クタ２−００〜２−ｍｎ各々は他のセレクタ２−００〜
２−ｍｎと所定の接続を実現し、ｍ×ｎ個のＦＰＧＡ全
体での機能を果たす。
クタ２−００〜２−ｍｎ各々は他のセレクタ２−００〜
２−ｍｎと所定の接続を実現し、ｍ×ｎ個のＦＰＧＡ全
体での機能を果たす。
【００２２】モード選択信号が試験モードの場合、子基
板１−００〜１−ｍｎ各々のＦＰＧＡから出力される信
号はセレクタ２−００〜２−ｍｎ各々で折り返され、再
び子基板１−００〜１−ｍｎ各々のＦＰＧＡに入力する
ことによって、子基板１−００〜１−ｍｎ各々のＦＰＧ
Ａで出力のデータパターンと入力のデータパターンとが
比較される。
板１−００〜１−ｍｎ各々のＦＰＧＡから出力される信
号はセレクタ２−００〜２−ｍｎ各々で折り返され、再
び子基板１−００〜１−ｍｎ各々のＦＰＧＡに入力する
ことによって、子基板１−００〜１−ｍｎ各々のＦＰＧ
Ａで出力のデータパターンと入力のデータパターンとが
比較される。
【００２３】図２は本発明の一実施例における子基板１
−００〜１−ｍｎ及びセレクタ２−００〜２−ｍｎ各々
の構成例を示すブロック図である。図においては、子基
板１−００〜１−ｍｎを夫々子基板１とし、セレクタ２
−００〜２−ｍｎを夫々セレクタ２としており、これら
子基板１及びセレクタ２で構成される１ブロックの詳細
構成について説明する。尚、本発明の一実施例ではブロ
ックがｍ×ｎ個存在するが、各ブロックの構成は全て同
一なので、代表してこの１ブロックについてのみ説明す
る。
−００〜１−ｍｎ及びセレクタ２−００〜２−ｍｎ各々
の構成例を示すブロック図である。図においては、子基
板１−００〜１−ｍｎを夫々子基板１とし、セレクタ２
−００〜２−ｍｎを夫々セレクタ２としており、これら
子基板１及びセレクタ２で構成される１ブロックの詳細
構成について説明する。尚、本発明の一実施例ではブロ
ックがｍ×ｎ個存在するが、各ブロックの構成は全て同
一なので、代表してこの１ブロックについてのみ説明す
る。
【００２４】このブロックにおいて、子基板１はコネク
タ１１と、アドレス制御回路１２と、ＦＰＧＡ１３と、
ＲＯＭ（リードオンリメモリ）１４とから構成され、セ
レクタ２はセレクタ部２１，２２から構成されている。
子基板１のコネクタ１１にはＦＰＧＡ１３の全ての入出
力信号が接続されている。
タ１１と、アドレス制御回路１２と、ＦＰＧＡ１３と、
ＲＯＭ（リードオンリメモリ）１４とから構成され、セ
レクタ２はセレクタ部２１，２２から構成されている。
子基板１のコネクタ１１にはＦＰＧＡ１３の全ての入出
力信号が接続されている。
【００２５】ＲＯＭ１４にはＦＰＧＡ１３に展開される
通常モード論理回路情報及び試験モード論理回路情報が
記憶されている。アドレス制御回路１２からＲＯＭ１４
に出力されるアドレスは、外部からコネクタ１１を通し
て入力されるモード選択信号に基づいてアドレス制御回
路１２が切換えるようになっている。
通常モード論理回路情報及び試験モード論理回路情報が
記憶されている。アドレス制御回路１２からＲＯＭ１４
に出力されるアドレスは、外部からコネクタ１１を通し
て入力されるモード選択信号に基づいてアドレス制御回
路１２が切換えるようになっている。
【００２６】つまり、通常モード時には通常モード論理
回路情報が、試験モード時には試験モード論理回路情報
がＲＯＭ１４からＦＰＧＡ１３に展開されるように、ア
ドレス制御回路１２からＲＯＭ１４にアドレスが出力さ
れる。
回路情報が、試験モード時には試験モード論理回路情報
がＲＯＭ１４からＦＰＧＡ１３に展開されるように、ア
ドレス制御回路１２からＲＯＭ１４にアドレスが出力さ
れる。
【００２７】また、子基板１の外部のセレクタ部２１，
２２には夫々コネクタ１１からＦＰＧＡ１３への入出力
信号が１／２ずつ接続される。セレクタ部２１，２２は
双方向セレクタであり、外部から入力されるモード選択
信号に基づいて通常モード時に通常接続側を、試験モー
ド時に試験接続側を選択するようになっている。通常接
続の場合、他のブロックとの間で所定の接続が維持さ
れ、子基板１はブロック全体の論理で機能する。
２２には夫々コネクタ１１からＦＰＧＡ１３への入出力
信号が１／２ずつ接続される。セレクタ部２１，２２は
双方向セレクタであり、外部から入力されるモード選択
信号に基づいて通常モード時に通常接続側を、試験モー
ド時に試験接続側を選択するようになっている。通常接
続の場合、他のブロックとの間で所定の接続が維持さ
れ、子基板１はブロック全体の論理で機能する。
【００２８】試験接続の場合、セレクタ部２２に入力さ
れるＦＰＧＡ１３からの出力信号が全てセレクタ２１で
折り返されてＦＰＧＡ１３に入力されるので、ＦＰＧＡ
１３で出力データのパターンと入力データのパターンと
が比較可能となる。ＦＰＧＡ１３はこの試験結果を試験
終了後、出力信号の一部を使用してコネクタ１１及びセ
レクタ２２経由で子基板１の外部に出力する。
れるＦＰＧＡ１３からの出力信号が全てセレクタ２１で
折り返されてＦＰＧＡ１３に入力されるので、ＦＰＧＡ
１３で出力データのパターンと入力データのパターンと
が比較可能となる。ＦＰＧＡ１３はこの試験結果を試験
終了後、出力信号の一部を使用してコネクタ１１及びセ
レクタ２２経由で子基板１の外部に出力する。
【００２９】これら図１及び図２を参照して本発明の一
実施例による各ブロックの動作について説明する。
実施例による各ブロックの動作について説明する。
【００３０】子基板１−００に実装されるＦＰＧＡ１３
には装置起動時のモード選択信号の設定によって、ＲＯ
Ｍ１４に記憶される試験モード論理回路情報か、または
通常モード論理回路情報かが展開される。
には装置起動時のモード選択信号の設定によって、ＲＯ
Ｍ１４に記憶される試験モード論理回路情報か、または
通常モード論理回路情報かが展開される。
【００３１】ＲＯＭ１４は試験モード論理回路情報を記
憶するバンク（図示せず）と通常モード論理回路情報を
記憶するバンク（図示せず）とを持ち、アドレス制御回
路１２がモード選択信号に基づいてこれらのバンクの切
換え制御を行うことによって、試験モード時に試験モー
ド論理回路情報を、通常モード時に通常モード論理回路
情報を夫々ＦＰＧＡ１３に展開することを可能としてい
る。
憶するバンク（図示せず）と通常モード論理回路情報を
記憶するバンク（図示せず）とを持ち、アドレス制御回
路１２がモード選択信号に基づいてこれらのバンクの切
換え制御を行うことによって、試験モード時に試験モー
ド論理回路情報を、通常モード時に通常モード論理回路
情報を夫々ＦＰＧＡ１３に展開することを可能としてい
る。
【００３２】試験用論理回路では、まず、ＦＰＧＡ１３
の全入出力ピンが入力と出力とに２分割されるが、本発
明の一実施例では全入出力ピン数を２５６と仮定し、入
力と出力とを夫々１２８ずつとしている。
の全入出力ピンが入力と出力とに２分割されるが、本発
明の一実施例では全入出力ピン数を２５６と仮定し、入
力と出力とを夫々１２８ずつとしている。
【００３３】ＦＰＧＡ１３は出力ピンから周期的に特定
パターンのデータを出力する。このデータはコネクタ１
１を介してセレクタ部２２に入力され、セレクタ部２
１，２２は試験接続側が選択されているので、セレクタ
部２２から出力されたデータはセレクタ部２１に入力さ
れ、その後にセレクタ部２１から出力されてコネクタ１
１を介して再びＦＰＧＡ１３に入力される。ＦＰＧＡ１
３ではこの入出力データの比較試験を行う。
パターンのデータを出力する。このデータはコネクタ１
１を介してセレクタ部２２に入力され、セレクタ部２
１，２２は試験接続側が選択されているので、セレクタ
部２２から出力されたデータはセレクタ部２１に入力さ
れ、その後にセレクタ部２１から出力されてコネクタ１
１を介して再びＦＰＧＡ１３に入力される。ＦＰＧＡ１
３ではこの入出力データの比較試験を行う。
【００３４】図３は本発明の一実施例の動作を示すフロ
ーチャートである。これら図１〜図３を参照して本発明
の一実施例による試験の実施方法について説明する。
ーチャートである。これら図１〜図３を参照して本発明
の一実施例による試験の実施方法について説明する。
【００３５】試験用論理回路ではまずＦＰＧＡ１３の出
力ピンから最初のパターンのデータを出力し（図３ステ
ップＳ１）、外部で折り返されて来たデータを入力ピン
から入力する（図３ステップＳ２）。
力ピンから最初のパターンのデータを出力し（図３ステ
ップＳ１）、外部で折り返されて来たデータを入力ピン
から入力する（図３ステップＳ２）。
【００３６】その後、ＦＰＧＡ１３はデータが安定した
と思われる時間、例えば数百ｎＳ後、出力したデータの
パターンと入力したデータのパターンとを比較する（図
３ステップＳ３）。入出力データが一致しない場合には
出力ピンの一部から比較結果がＮＧであったこと、出力
データパターン及び入力データパターンを示す信号を出
力し（図３ステップＳ４）、試験を終了する。
と思われる時間、例えば数百ｎＳ後、出力したデータの
パターンと入力したデータのパターンとを比較する（図
３ステップＳ３）。入出力データが一致しない場合には
出力ピンの一部から比較結果がＮＧであったこと、出力
データパターン及び入力データパターンを示す信号を出
力し（図３ステップＳ４）、試験を終了する。
【００３７】入出力データが一致する場合には、次に出
力すべきデータパターンが存在するか否かを判定し（図
３ステップＳ５）、存在しない場合には試験を終了し、
存在する場合には次のデータパターンを出力するために
ステップＳ１に戻る。
力すべきデータパターンが存在するか否かを判定し（図
３ステップＳ５）、存在しない場合には試験を終了し、
存在する場合には次のデータパターンを出力するために
ステップＳ１に戻る。
【００３８】図４〜図６は本発明の一実施例における出
力データパターン例を示す図である。これら図４〜図６
を参照してＦＰＧＡ１３から出力するデータパターンの
詳細について説明する。
力データパターン例を示す図である。これら図４〜図６
を参照してＦＰＧＡ１３から出力するデータパターンの
詳細について説明する。
【００３９】図４を参照すると、出力データのサイズは
１００ビットである。数値は１６進数表記であるが、ま
ず、４ビットが「０」，「Ｆ」，「５」，「Ａ」で固定
的なパターンで試験する。このパターンではいずれかの
ビットが０／１固定故障あるいは断線していないか、隣
接するビットがショートしていないかの試験が可能とな
る。
１００ビットである。数値は１６進数表記であるが、ま
ず、４ビットが「０」，「Ｆ」，「５」，「Ａ」で固定
的なパターンで試験する。このパターンではいずれかの
ビットが０／１固定故障あるいは断線していないか、隣
接するビットがショートしていないかの試験が可能とな
る。
【００４０】また、８ビットが「０Ｆ」，「Ｆ０」，
「５Ａ」，「Ａ５」で固定的なパターンで試験する。こ
のパターンでは近接するビットがショートしていないか
が試験可能となる。
「５Ａ」，「Ａ５」で固定的なパターンで試験する。こ
のパターンでは近接するビットがショートしていないか
が試験可能となる。
【００４１】さらに、６４ビットが「０１２３４５６７
８９ＡＢＣＤＥＦ」，「ＦＥＤＣＢＡ９８７６５４３２
１０」で固定的なパターンで試験する。このパターンで
隣接する４ビットが互いに干渉していないかが試験可能
となる。
８９ＡＢＣＤＥＦ」，「ＦＥＤＣＢＡ９８７６５４３２
１０」で固定的なパターンで試験する。このパターンで
隣接する４ビットが互いに干渉していないかが試験可能
となる。
【００４２】図５を参照すると、１ビットだけが
「１」，「２」，「４」，「８」（１６進数表記）で、
それ以外が「０」（２進数表記）のパターンで試験す
る。この試験は全ビットについて行う。このパターンで
は、いずれかのビットが別のビットとショートしていな
いかが試験可能となる。
「１」，「２」，「４」，「８」（１６進数表記）で、
それ以外が「０」（２進数表記）のパターンで試験す
る。この試験は全ビットについて行う。このパターンで
は、いずれかのビットが別のビットとショートしていな
いかが試験可能となる。
【００４３】図６を参照すると、次に、１ビットだけが
「７」，「Ｂ」，「Ｄ」，「Ｅ」（１６進数表記）で、
それ以外が「Ｆ」（１６進数表記）のパターンで試験す
る。この試験も全ビットについて行う。このパターンも
いずれかのビットが別のビットとショートしていないか
が試験可能となる。
「７」，「Ｂ」，「Ｄ」，「Ｅ」（１６進数表記）で、
それ以外が「Ｆ」（１６進数表記）のパターンで試験す
る。この試験も全ビットについて行う。このパターンも
いずれかのビットが別のビットとショートしていないか
が試験可能となる。
【００４４】図７は本発明の他の実施例における子基板
及びセレクタ各々の構成例を示すブロック図である。図
において、本発明の他の実施例では子基板３のＦＰＧＡ
１３の出力信号の一部がドライバ３１に接続され、ドラ
イバ３１の出力が表示素子３２に接続されている以外は
図２に示す本発明の一実施例と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作は本発明の一実施例と同様である。
及びセレクタ各々の構成例を示すブロック図である。図
において、本発明の他の実施例では子基板３のＦＰＧＡ
１３の出力信号の一部がドライバ３１に接続され、ドラ
イバ３１の出力が表示素子３２に接続されている以外は
図２に示す本発明の一実施例と同様の構成となってお
り、同一構成要素には同一符号を付してある。また、同
一構成要素の動作は本発明の一実施例と同様である。
【００４５】さらに、本発明の他の実施例によるＬＳＩ
論理回路評価装置の構成は子基板１−００〜１−ｍｎを
子基板３に置き換えた以外は図１に示す本発明の一実施
例の構成と同様である。
論理回路評価装置の構成は子基板１−００〜１−ｍｎを
子基板３に置き換えた以外は図１に示す本発明の一実施
例の構成と同様である。
【００４６】本発明の一実施例では試験モード時の自己
診断結果が、試験終了後、ＦＰＧＡ１３の出力信号の一
部を使用してセレクタ部２１，２２間の試験接続経由で
子基板３の外部に出力される。そのため、試験結果を認
識するためには外部で全ブロックの結果出力信号を統合
して表示する等の手段が必要となる。
診断結果が、試験終了後、ＦＰＧＡ１３の出力信号の一
部を使用してセレクタ部２１，２２間の試験接続経由で
子基板３の外部に出力される。そのため、試験結果を認
識するためには外部で全ブロックの結果出力信号を統合
して表示する等の手段が必要となる。
【００４７】そうしなければ、試験結果の良否あるいは
どのブロックで故障があり、それがどのような不具合で
あるかを認識することができない。本発明の他の実施例
では各子基板３上に試験結果表示のための手段（ドライ
バ３１及び表示素子３２）を有するので、各子基板３の
試験結果を認識しやすくすることができる。つまり、本
発明の他の実施例では子基板３上の表示素子３２で試験
モード時の自己診断の結果を確認することができる。
どのブロックで故障があり、それがどのような不具合で
あるかを認識することができない。本発明の他の実施例
では各子基板３上に試験結果表示のための手段（ドライ
バ３１及び表示素子３２）を有するので、各子基板３の
試験結果を認識しやすくすることができる。つまり、本
発明の他の実施例では子基板３上の表示素子３２で試験
モード時の自己診断の結果を確認することができる。
【００４８】このように、装置内に子基板１，３の出力
信号を折り返して入力するセレクタ部２１，２２を設け
ることによって、ＦＰＧＡ１３を実装した子基板１，３
を装置から取り外すことなく、自己診断することが可能
になる。このため、子基板１，３の取り外し及び取り付
けによる故障を軽減することができる。
信号を折り返して入力するセレクタ部２１，２２を設け
ることによって、ＦＰＧＡ１３を実装した子基板１，３
を装置から取り外すことなく、自己診断することが可能
になる。このため、子基板１，３の取り外し及び取り付
けによる故障を軽減することができる。
【００４９】また、子基板１，３をコネクタ１１とアド
レス制御回路１２とＦＰＧＡ１３とＲＯＭ１４とで構成
し、セレクタ２をセレクタ部２１，２２で構成すること
で、各ブロック毎に同一の試験実行手段を備えることに
よって、各ブロック毎に分散的に自己診断を行うことが
できる。よって、診断時間を大幅に短縮することができ
る。
レス制御回路１２とＦＰＧＡ１３とＲＯＭ１４とで構成
し、セレクタ２をセレクタ部２１，２２で構成すること
で、各ブロック毎に同一の試験実行手段を備えることに
よって、各ブロック毎に分散的に自己診断を行うことが
できる。よって、診断時間を大幅に短縮することができ
る。
【００５０】さらに、試験用論理回路情報を最初からＲ
ＯＭ１４に組み込んでおき、様々なデータパターンを予
め用意しておくことによって、様々なデータパターンで
自己診断を行うことができる。よって、故障検出率を向
上させることができる。
ＯＭ１４に組み込んでおき、様々なデータパターンを予
め用意しておくことによって、様々なデータパターンで
自己診断を行うことができる。よって、故障検出率を向
上させることができる。
【００５１】これによって、ＦＰＧＡ１３を実装した子
基板１，３を装置から取り外すことなく自己診断するこ
とができ、各ブロック毎に分散的に自己診断を行うこと
ができるとともに、様々なデータパターンによって自己
診断を行うことができ、故障検出率を向上させることが
できる。
基板１，３を装置から取り外すことなく自己診断するこ
とができ、各ブロック毎に分散的に自己診断を行うこと
ができるとともに、様々なデータパターンによって自己
診断を行うことができ、故障検出率を向上させることが
できる。
【００５２】
【発明の効果】以上説明したように本発明によれば、プ
ログラムによってデバイス内部の回路情報が電気的に書
込まれることでディジタル回路の動作が決定されかつ回
路情報が電気的に書き換え自在なＦＰＧＡを実装する複
数の基板各々の自己診断を行うＬＳＩ論理回路評価装置
において、外部指示に応じてＦＰＧＡの出力信号を他の
基板に接続する接続手段と、外部指示に応じてＦＰＧＡ
の出力信号を自基板に折り返す折り返し手段とを複数の
基板各々に備えることによって、ＦＰＧＡを実装した基
板を装置から取り外すことなく自己診断することがで
き、各ブロック毎に分散的に自己診断を行うことができ
るとともに、様々なデータパターンによって自己診断を
行うことができ、故障検出率を向上させることができる
という効果がある。
ログラムによってデバイス内部の回路情報が電気的に書
込まれることでディジタル回路の動作が決定されかつ回
路情報が電気的に書き換え自在なＦＰＧＡを実装する複
数の基板各々の自己診断を行うＬＳＩ論理回路評価装置
において、外部指示に応じてＦＰＧＡの出力信号を他の
基板に接続する接続手段と、外部指示に応じてＦＰＧＡ
の出力信号を自基板に折り返す折り返し手段とを複数の
基板各々に備えることによって、ＦＰＧＡを実装した基
板を装置から取り外すことなく自己診断することがで
き、各ブロック毎に分散的に自己診断を行うことができ
るとともに、様々なデータパターンによって自己診断を
行うことができ、故障検出率を向上させることができる
という効果がある。
【図１】本発明の一実施例によるＬＳＩ論理回路評価装
置の構成を示すブロック図である。
置の構成を示すブロック図である。
【図２】本発明の一実施例における子基板及びセレクタ
各々の構成例を示すブロック図である。
各々の構成例を示すブロック図である。
【図３】本発明の一実施例の動作を示すフローチャート
である。
である。
【図４】本発明の一実施例における出力データパターン
例を示す図である。
例を示す図である。
【図５】本発明の一実施例における出力データパターン
例を示す図である。
例を示す図である。
【図６】本発明の一実施例における出力データパターン
例を示す図である。
例を示す図である。
【図７】本発明の他の実施例における子基板及びセレク
タ各々の構成例を示すブロック図である。
タ各々の構成例を示すブロック図である。
１，１−００〜１−ｍｎ，３ 子基板 ２−００〜１−ｍｎ セレクタ １１ コネクタ １２ アドレス制御回路 １３ ＦＰＧＡ １４ ＲＯＭ ２１，２２ セレクタ部 ３１ ドライバ ３２ 表示素子
Claims (6)
- 【請求項１】 プログラムによってデバイス内部の回路
情報が電気的に書込まれることでディジタル回路の動作
が決定されかつ前記回路情報が電気的に書き換え自在な
フィールドプログラマブルゲートアレイを実装する複数
の基板各々の自己診断を行うＬＳＩ論理回路評価装置で
あって、外部指示に応じて前記フィールドプログラマブ
ルゲートアレイの出力信号を他の基板に接続する接続手
段と、前記外部指示に応じて前記フィールドプログラマ
ブルゲートアレイの出力信号を自基板に折り返す折り返
し手段とを前記複数の基板各々に有することを特徴とす
るＬＳＩ論理回路評価装置。 - 【請求項２】 前記外部指示が通常接続を指示する時に
前記接続手段で前記フィールドプログラマブルゲートア
レイの出力信号を他の基板に接続し、前記外部指示が試
験接続を指示する時に前記折り返し手段で前記フィール
ドプログラマブルゲートアレイの出力信号を自基板に折
り返すよう構成したことを特徴とする請求項１記載のＬ
ＳＩ論理回路評価装置。 - 【請求項３】 前記外部指示が試験接続を指示する時に
前記折り返し手段で折り返された信号に対する前記フィ
ールドプログラマブルゲートアレイの試験結果を外部に
出力する手段を前記複数の基板各々に含むことを特徴と
する請求項２記載のＬＳＩ論理回路評価装置。 - 【請求項４】 前記フィールドプログラマブルゲートア
レイに展開される通常モード論理回路情報及び試験モー
ド論理回路情報を記憶する記憶手段を前記複数の基板各
々に含み、前記外部指示が通常接続を指示する時に前記
記憶手段に記憶された前記通常モード論理回路情報を前
記フィールドプログラマブルゲートアレイに展開しかつ
前記外部指示が試験接続を指示する時に前記記憶手段に
記憶された前記試験モード論理回路情報を前記フィール
ドプログラマブルゲートアレイに展開するようにしたこ
とを特徴とする請求項２または請求項３記載のＬＳＩ論
理回路評価装置。 - 【請求項５】 前記記憶手段は、前記試験モード論理回
路情報として予め設定された複数のデータパターンを記
憶するよう構成したことを特徴とする請求項４記載のＬ
ＳＩ論理回路評価装置。 - 【請求項６】 前記外部指示が試験接続を指示する時に
前記折り返し手段で折り返された信号に対する前記フィ
ールドプログラマブルゲートアレイの試験結果を表示す
る表示手段を前記複数の基板各々に含むことを特徴とす
る請求項２から請求項５のいずれか記載のＬＳＩ論理回
路評価装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332247A JP3050303B2 (ja) | 1997-12-03 | 1997-12-03 | Ｌｓｉ論理回路評価装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9332247A JP3050303B2 (ja) | 1997-12-03 | 1997-12-03 | Ｌｓｉ論理回路評価装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11166956A JPH11166956A (ja) | 1999-06-22 |
| JP3050303B2 true JP3050303B2 (ja) | 2000-06-12 |
Family
ID=18252825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9332247A Expired - Lifetime JP3050303B2 (ja) | 1997-12-03 | 1997-12-03 | Ｌｓｉ論理回路評価装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3050303B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5262240B2 (ja) * | 2008-03-28 | 2013-08-14 | 富士通株式会社 | 結線チェック方法、プログラマブルデバイスおよび回路構造ファイル生成プログラム |
| KR101147141B1 (ko) * | 2010-12-17 | 2012-05-25 | 한국항공우주연구원 | Ｆｍｃ를 이용한 ｆｐｇａ 소자 테스트용 보드 어셈블리 |
| JP2012149914A (ja) * | 2011-01-17 | 2012-08-09 | Mitsubishi Electric Corp | プリント基板劣化検査装置および劣化検査方法 |
-
1997
- 1997-12-03 JP JP9332247A patent/JP3050303B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11166956A (ja) | 1999-06-22 |
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