JP2002312252A - メモリ診断装置及び診断方法 - Google Patents

Abstract

(57)【要約】 【課題】 アドレス領域のビットの障害の診断を行う従
来方法は、メモリへのアドレス線の障害を発見できな
い。アドレス線の障害を検出する従来方法では、アドレ
ス領域のビットの障害の診断処理とは別に行うため、診
断に長時間要する。 【解決手段】 メモリ１のアドレス５５ｈとＡＡｈはテ
ストデータＡＡＡＡｈが書き込まれ、それ以外のアドレ
スには、テストデータ５５５５ｈが書き込まれる。続い
て、メモリ１より順次データを読み出す。ここで、アド
レスが５５ｈ又はＡＡｈの場合、テストデータＳ３をＡ
ＡＡＡｈに切り替え、それ以外のアドレスでは５５５５
ｈを選択する。ビット７が０固定で故障した場合、アド
レスＡＡｈが２Ａｈとなるため、アドレス２Ａｈにテス
トデータＡＡＡＡｈが上書きされる。アドレス２Ａｈの
データ読み出し時にデータＡＡＡＡｈが出力され、期待
値である５５５５ｈと不一致となり、比較一致回路１１
から不一致信号Ｓ７が出力される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ診断装置及び
診断方法に係り、特にメモリの全アドレス領域に対して
書き込み、読み出し、比較をシーケンシャルに行うこと
でメモリの障害をチェックするメモリ診断装置及び診断
方法に関する。

【０００２】

【従来の技術】従来より知られているメモリ診断方法
は、レジスタに格納したテストデータをシーケンシャル
に診断しようとするメモリの全アドレスに書き込んだ
後、メモリの全アドレスから記憶データを順次読み出し
て、その読み出しデータとレジスタに格納したテストデ
ータとを比較することで行っている。この従来のメモリ
診断方法では、メモリの全アドレス領域の各ビットが正
常に動作するかをチェックするためには、全ビットを変
化させる必要があるため、テストデータとして、各ビッ
トの値が相反する２つ以上のデータパターンで行ってい
る。

【０００３】例えば、１６ビット幅のデータを書き込み
読み出すメモリにおいては、テストデータとして、５５
５５ｈとＡＡＡＡｈ（ｈは１６進数表示：以下同じ）の
２パターンを使用し、それぞれのテストデータにおい
て、書き込み、読み出し、比較のシーケンシャルの処理
を行いメモリの全アドレス領域の各ビットをチェックし
ている。

【０００４】

【発明が解決しようとする課題】しかるに、上記の従来
のメモリ診断方法では、メモリへのアドレス線の障害が
発生した場合、この障害を発見できない。その理由は、
例えば８ビット幅（ビット７〜ビット０）のアドレス領
域”００ｈ〜ＦＦｈ”のメモリにおいて、ビット７のア
ドレス線が０固定の故障となったと仮定すると、８０ｈ
〜ＦＦｈのアドレス領域への書き込み時に、実際は００
ｈ〜ＥＦｈのアドレス領域に上書きされ、読み出し時に
もこのアドレス領域のデータが読み出されるが、同じテ
ストデータのため、比較一致において正常となり、障害
が発見できない。これは、アドレス線が１固定で故障し
た場合も、他のビットのアドレス線が故障した場合も同
様である。

【０００５】また、従来、アドレス線の障害を検出し得
るメモリ診断方法も知られている（例えば特開平４−３
０２０４５号公報）。この従来のメモリ診断方法では、
アドレス線のビットのいずれか１つを１にしたアドレス
を供給してメモリに異なるデータを書き込んだ後、全て
のビットが０のアドレスを供給してメモリからデータを
読み出すことを、全てのアドレス線のビットについて繰
り返し行い、読み出した値が初期値（例えば０）以外の
ときにメモリの当該ビット自身あるいはビット線が障害
と診断する。

【０００６】しかし、この公報記載の従来のメモリ診断
方法は、アドレス線の障害を検出するためだけの処理で
あり、アドレス領域のビットの障害を診断するための上
記の全アドレス領域の書き込み、読み出し、比較の診断
処理とは別に行う必要があるため、診断に長時間要する
という問題がある。また、このアドレス線の障害検出処
理のためのアドレス生成部やテストデータ保持部などの
診断回路が更に必要となるという問題がある。

【０００７】本発明は以上の点に鑑みなされたもので、
全アドレス領域の書き込み、読み出し、比較の診断処理
とアドレス線の障害を同時にチェックし得るメモリ診断
装置及び診断方法を提供することを目的とする。

【０００８】また、本発明の他の目的は、簡単な回路構
成により短時間でメモリのデータ領域とアドレス線の障
害の有無をチェックし得るメモリ診断装置及び診断方法
を提供することにある。

【０００９】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のメモリ診断装置は、互いにビットの値が反
転している関係にあるビットパターンの第１及び第２の
テストデータを発生するテストデータ発生手段と、診断
すべきメモリに対して、書き込み時は書き込みアドレス
を順次に発生し、読み出し時は読み出しアドレスを順次
に発生するアドレス生成手段と、メモリに対してアドレ
ス生成手段からのアドレスを順次に入力して、第１又は
第２のテストデータを書き込んだ後、メモリから書き込
んだデータを読み出すことを２回繰り返す書き込み／読
み出し制御手段と、書き込み／読み出し制御手段による
１回目の書き込み時は、アドレス生成手段からのアドレ
スが、予め定めた第１の特定アドレス又は第２の特定ア
ドレスのときにテストデータ発生手段から第１のテスト
データを出力させ、第１及び第２の特定アドレス以外の
アドレスのときはテストデータ発生手段から第２のテス
トデータを出力させてメモリに書き込み、書き込み／読
み出し制御手段による２回目の書き込み時は、アドレス
生成手段からのアドレスが、第１の特定アドレス又は第
２の特定アドレスのときにテストデータ発生手段から第
２のテストデータを出力させ、第１及び第２の特定アド
レス以外のアドレスのときはテストデータ発生手段から
第１のテストデータを出力させてメモリに書き込む書き
込みデータ選択手段と、書き込み／読み出し制御手段に
よる１回目及び２回目の読み出し時は、アドレス生成手
段から順時に出力されるアドレスに基づき、メモリの全
アドレス領域からデータを順次読み出し、その読み出し
データとテストデータ発生手段から出力される同じアド
レスの期待値の第１又は第２のテストデータとを比較
し、メモリから第１又は第２の特定アドレス指定時に読
み出した第１又は第２のテストデータが、第１の特定ア
ドレスの期待値又は第２の特定アドレスの期待値と異な
るときにアドレス線の故障と判定し、メモリから読み出
したデータが第１及び第２のテストデータ以外の値のと
きにメモリのデータ領域の故障と判定する比較判定手段
とを有する構成としたものである。

【００１０】また、上記の目的を達成するため、本発明
のメモリ診断方法は、診断すべきメモリの全アドレス領
域のうち、予め定めた第１及び第２の特定アドレスに第
１のテストデータを書き込み、かつ、第１及び第２の特
定アドレス以外のアドレスに第１のテストデータと各ビ
ットの値が反転した関係にある第２のテストデータを書
き込む第１のステップと、第１ステップにより第１及び
第２のテストデータが書き込まれたメモリの全アドレス
領域からデータを順次読み出し、その読み出しデータと
同じアドレスの期待値の第１又は第２のテストデータと
を比較し、その比較結果に基づいて故障判定する第２の
ステップと、メモリの第１及び第２の特定アドレスに第
２のテストデータを書き込み、かつ、第１及び第２の特
定アドレス以外のアドレスに第１のテストデータを書き
込む第３のステップと、第３のステップにより第１及び
第２のテストデータが書き込まれたメモリの全アドレス
領域からデータを順次読み出し、その読み出しデータと
テストデータ発生手段から出力される同じアドレスの期
待値の第１又は第２のテストデータとを比較し、その比
較結果に基づいて故障判定する第４のステップとを含
み、第２のステップ又は第４のステップにおいて、メモ
リから第１又は第２の特定アドレス指定時に読み出した
第１又は第２のテストデータが、第１の特定アドレスの
期待値又は第２の特定アドレスの期待値と異なる比較結
果が得られたときにアドレス線の故障と判定し、メモリ
から読み出したデータが第１及び第２のテストデータ以
外の値の比較結果が得られたときにメモリのデータ領域
の故障と判定することを特徴とする。

【００１１】上記の本発明のメモリ診断装置及び方法で
は、予め定めた第１及び第２の特定アドレスに、互いに
各ビットの値が反転した関係にある第１のテストデータ
及び第２のテストデータの一方を書き込み、かつ、第１
及び第２の特定アドレス以外のアドレスに他方のテスト
データを書き込むようにしたため、アドレス線が故障し
た場合は他のアドレスに影響し、特定アドレスに書き込
まれるべきテストデータと異なるテストデータが上書き
されたり、他のアドレスのテストデータが読み出され、
その結果、特定アドレスの期待値と読み出しデータとが
不一致となる。

【００１２】また、本発明では、メモリから第１又は第
２の特定アドレス指定時に読み出した第１又は第２のテ
ストデータが、第１の特定アドレスの期待値又は第２の
特定アドレスの期待値と異なるときにアドレス線の故障
と判定し、メモリから読み出したデータが第１及び第２
のテストデータ以外の値のときにメモリのデータ領域の
故障と判定することができるため、データ故障を検出す
るシーケンシャルな処理中の、第１及び第２の特定アド
レスに他のアドレスと異なるデータパターンのテストデ
ータを設定するだけで、追加のメモリアクセス処理を行
うことなく、アドレス線の故障とデータ領域の故障の両
方を検出することができる。

【００１３】また、上記の目的を達成するため、本発明
は、上記の第１のテストデータを、各ビットの値がビッ
ト番号順に０と１の交互配置によるｎビットパターン
（ｎは２以上の整数）とし、上記の第２のテストデータ
を、第１のテストデータの各ビットの値が反転している
ｎビットパターンとすることを特徴とする。

【００１４】また、本発明は、上記の第１の特定アドレ
スを、各ビットの値がビット番号順に０と１の交互配置
によるｍビットパターン（ｍは２以上の整数）とし、上
記の第２の特定アドレスを、第１の特定アドレスの各ビ
ットの値が反転しているｍビットパターンとすることを
特徴とする。

【００１５】本発明では、第１及び第２のテストデータ
や第１及び第２の特定アドレスを、ビット番号順に０と
１が交互に配置されたビットパターン（例えば、１６ビ
ット幅の場合、５５５５ｈとＡＡＡＡｈ）としているの
で、アドレス線やデータバスが物理的にビット番号順に
配列している場合、隣接するビットが短絡して同時にし
か動作しない故障状態が発生しても、故障を検出するこ
とができる。

【００１６】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図１は本発明になるメモリ診断
装置の一実施の形態のブロック図を示す。同図におい
て、メモリ１のメモリ診断装置２は、診断時のメモリア
ドレスＳ１と通常動作時のメモリアドレスＳ２を選択す
るアドレス選択回路３と、診断時のメモリ入力データＳ
３と通常動作時のメモリ入力データＳ４を選択するデー
タ選択回路４と、診断制御部５と、アドレス生成部６
と、データレジスタ７及び８と、テストデータ選択回路
９と、データ制御部１０と、比較一致回路１１とから構
成される。

【００１７】診断制御部５は、アドレス選択回路３とデ
ータ選択回路４を制御して、診断時のアドレスＳ１とメ
モリ入力データＳ３か、通常動作時のアドレスＳ２とメ
モリ入力データＳ４を選択する。アドレス生成部６は、
メモリ１の全アドレスをシーケンシャルに生成する。デ
ータレジスタ７とデータレジスタ８は互いに各ビットが
反転している関係にあるビットパターン（例えば１６ビ
ットデータ幅の場合、５５５５ｈとＡＡＡＡｈなど）を
それぞれ保持する。

【００１８】テストデータ選択回路９は、データレジス
タ７とデータレジスタ８のいずれか一方のビットパター
ンを診断時のメモリ入力データＳ３として選択する。デ
ータ制御部１０は、診断制御部５からの指示信号Ｓ８
と、アドレス生成部６からのアドレス値に基づいて、テ
ストデータ選択回路９へ選択信号Ｓ９を出力して、テス
トデータ選択回路９の選択動作を制御して診断時のメモ
リ入力データＳ３を出力させる。

【００１９】比較一致回路１１は、メモリ出力データＳ
５とメモリ入力データＳ３とを比較して両データが一致
するかどうかチェックし、不一致の場合は不一致信号Ｓ
７を出力する。診断制御部５は、メモリ診断時におい
て、アドレス生成部６へシーケンシャルアドレス生成の
指示と、データ制御部１０へテストデータの指示を行う
と共に、メモリ１へ書き込み／読み出し制御信号Ｓ６を
出力する。

【００２０】図２は図１中のデータ制御部１０の一実施
の形態の構成図を示す。図２において、アドレスレジス
タ２１とアドレスレジスタ２２は、各ビットが互いに反
転している関係にある２つのビットパターン（例えば８
ビットアドレス幅の場合、５５ｈとＡＡｈなど）の一方
と他方をそれぞれ保持し、アドレス生成部６からのメモ
リアドレスＳ１がどちらかのアドレスのビットパターン
と一致した場合に一致信号を出力し、ＡＮＤ回路２３に
よりメモリ入力データ選択信号Ｓ９を変化させる。ま
た、診断制御部５からのテストデータ指示信号Ｓ８によ
り、データ初期値選択回路２４を制御し、ＡＮＤ回路２
３の出力とそれを極性反転する極性反転回路２５の出力
とを選択して、メモリ入力データ選択信号Ｓ９を設定
し、テストデータの初期値を選択する。

【００２１】次に、図１と図２に示す本実施の形態の動
作について、図３のフローチャートを併せ参照して説明
する。ここでは、一例として、メモリ１のデータ幅を１
６ビット、アドレス幅を８ビットとする。データレジス
タ７及び８、アドレスレジスタ２１及び２２は、それぞ
れ互いに相反する関係にあるビットパターンを保持して
おり、ここではデータレジスタ７に保持されているビッ
トパターンの値を５５５５ｈ、データレジスタ８に保持
されているビットパターンの値をＡＡＡＡｈ、アドレス
レジスタ２１に保持されているビットパターンの値を５
５ｈ、アドレスレジスタ２２に保持されているビットパ
ターンの値をＡＡｈとする。

【００２２】まず、診断制御部５は、アドレス選択回路
３とデータ選択回路４を診断時のアドレスとデータに選
択し、メモリ診断可能状態とする（ステップ１０１）。
続いて、診断制御部５はテストデータ指示信号Ｓ８を出
力して、データ制御部１０内のデータ初期値選択回路２
４から初期値を設定する選択信号Ｓ９をテストデータ選
択回路９へ出力させ、このテストデータ選択回路９によ
りテストデータの初期値をデータレジスタ７からのデー
タ（５５５５ｈ）に選択させる（ステップ１０２）。

【００２３】次に、診断制御部５は、アドレス生成部６
にてシーケンシャルアドレスを供給すると共に、メモリ
１への書き込み／読み出し制御信号Ｓ６を書き込み指示
として、テストデータ選択回路９により選択されてデー
タ選択回路４を介してメモリ１に入力されるテストデー
タを、メモリ１に順次に書き込む（ステップ１０３）。

【００２４】ここで、アドレス生成部６からアドレス選
択回路３を介してメモリ１に供給されるアドレスのビッ
トパターンが、アドレスレジスタ２１のアドレス５５ｈ
と同じ場合、またはアドレスレジスタ２２のアドレスＡ
Ａｈと同じ場合は、アドレスレジスタ２１又はアドレス
レジスタ２２から一致信号が出力され、ＡＮＤ回路２３
の出力が反転して、メモリ入力データ選択信号Ｓ９を反
転するため、テストデータ選択回路９はテストデータを
データレジスタ８からのデータ（ＡＡＡＡｈ）に切り替
える。

【００２５】他方、アドレス生成部６からアドレス選択
回路３を介してメモリ１に供給されるアドレスのビット
パターンが、アドレスレジスタ２１のアドレス５５ｈ及
びアドレスレジスタ２２のアドレスＡＡｈのいずれとも
異なる場合は、アドレスレジスタ２１及びアドレスレジ
スタ２２から一致信号が出力されず、ＡＮＤ回路２３の
出力の論理値が初期値設定時と同じとなり、メモリ入力
データ選択信号Ｓ９を上記の一致信号出力時と異なる初
期値設定時と同じ論理値とするため、テストデータ選択
回路９はテストデータをデータレジスタ７からのデータ
（５５５５ｈ）に切り替える。これにより、図４に示す
ように、ステップ１０３ではメモリ１のアドレス５５ｈ
とＡＡｈはテストデータＡＡＡＡｈが書き込まれ、それ
以外のアドレスには、テストデータ５５５５ｈが書き込
まれる。

【００２６】続いて、診断制御部５はアドレス生成部６
にてシーケンシャルアドレスを供給すると共に、メモリ
１への書き込み／読み出し制御信号Ｓ６を読み出し指示
として、メモリ１より順次データを読み出す。ここで、
データ制御部１０の動作は書き込み時と同じであり、ア
ドレス生成部６のアドレスが５５ｈ又はＡＡｈの場合、
テストデータ選択回路９から出力されるテストデータＳ
３をデータレジスタ８からのデータ（ＡＡＡＡｈ）に切
り替えるが、それ以外のアドレスではデータレジスタ７
からのデータ（５５５５ｈ）を選択する。診断制御部５
の指示に従って、メモリ１から順次読み出されるメモリ
出力データＳ５は、比較一致回路１１に供給され、ここ
でテストデータ選択回路９から出力されるテストデータ
Ｓ３と比較され、全アドレス領域の読み出しデータＳ５
がテストデータＳ３と同じかどうかチェックされる（ス
テップ１０４）。

【００２７】次に、診断制御部５はテストデータ指示信
号Ｓ８を出力して、データ制御部１０内のデータ初期値
選択回路２４から初期値を設定する選択信号Ｓ９をテス
トデータ選択回路９へ出力させる。ここで、テストデー
タ指示信号Ｓ８によりデータ初期値選択回路２４が先の
ステップ１０２で例えばＡＮＤ回路２３の出力を選択し
ていた場合は、極性反転回路２５の出力を選択するよう
に切り替えられるため、選択信号Ｓ９の論理値は前記ス
テップ１０２における初期値設定時と反対論理値とな
り、その結果、テストデータ選択回路９はテストデータ
の初期値としてデータレジスタ８からのデータ（ＡＡＡ
Ａｈ）を選択する（ステップ１０５）。

【００２８】続いて、診断制御部５は、アドレス生成部
６にてシーケンシャルアドレスを供給すると共に、メモ
リ１への書き込み／読み出し制御信号Ｓ６を書き込み指
示として、テストデータ選択回路９により選択されてデ
ータ選択回路４を介してメモリ１に入力されるテストデ
ータを、メモリ１に順次に書き込む（ステップ１０
６）。

【００２９】ここで、アドレス生成部６からアドレス選
択回路３を介してメモリ１に供給されるアドレスのビッ
トパターンが、アドレスレジスタ２１のアドレス５５ｈ
と同じ場合、またはアドレスレジスタ２２のアドレスＡ
Ａｈと同じ場合は、アドレスレジスタ２１又はアドレス
レジスタ２２から一致信号が出力され、ＡＮＤ回路２３
の出力が初期値設定時と反転して、メモリ入力データ選
択信号Ｓ９を反転するため、テストデータ選択回路９は
テストデータをデータレジスタ７からのデータ（５５５
５ｈ）に切り替える。

【００３０】他方、アドレス生成部６からアドレス選択
回路３を介してメモリ１に供給されるアドレスのビット
パターンが、アドレスレジスタ２１のアドレス５５ｈ及
びアドレスレジスタ２２のアドレスＡＡｈのいずれとも
異なる場合は、アドレスレジスタ２１及びアドレスレジ
スタ２２から一致信号が出力されず、ＡＮＤ回路２３の
出力の論理値が初期値設定時と同じとなり、メモリ入力
データ選択信号Ｓ９を上記の一致信号出力時と異なる初
期値設定時と同じ論理値とするため、テストデータ選択
回路９はテストデータをデータレジスタ８からのデータ
（ＡＡＡＡｈ）に切り替える。これにより、このステッ
プ１０６ではメモリ１のアドレス５５ｈとＡＡｈにはテ
ストデータ５５５５ｈが書き込まれ、それ以外のアドレ
スには、テストデータＡＡＡＡｈが書き込まれる。

【００３１】次に、診断制御部５は、アドレス生成部６
にてシーケンシャルアドレスを供給すると共に、メモリ
１への書き込み／読み出し制御信号Ｓ６を読み出し指示
として、メモリ１より順次データを読み出す。ここで、
データ制御部１０の動作はステップ１０６の書き込み時
と同じであり、アドレス生成部６のアドレスが５５ｈ又
はＡＡｈの場合、テストデータ選択回路９から出力され
るテストデータＳ３をデータレジスタ７からのデータ
（５５５５ｈ）に切り替えるが、それ以外のアドレスで
はデータレジスタ８からのデータ（ＡＡＡＡｈ）を選択
する。診断制御部５の指示に従って、メモリ１から順次
読み出されるメモリ出力データＳ５は、比較一致回路１
１に供給され、ここでテストデータ選択回路９から出力
されるテストデータＳ３と比較され、全アドレス領域の
読み出しデータＳ５がテストデータＳ３と同じかどうか
チェックされる（ステップ１０７）。

【００３２】最後に、診断制御部５はアドレス選択回路
３とデータ選択回路４を、通常動作時のアドレスＳ２と
データＳ４を選択する状態に切り替え、メモリ診断を終
了する（ステップ１０８）。

【００３３】次に、上記の実施の形態において、アドレ
ス線の障害が発生した場合の動作について、図５、図６
を参照して説明する。８ビット幅アドレス（ビット７〜
ビット０）の内、ビット７が０固定で故障した場合、ア
ドレスＡＡｈが、２Ａｈとなる（図５）。図３のステッ
プ１０３において、アドレス２Ａｈにテストデータ５５
５５ｈが書き込まれる。また、その後アドレスＡＡｈに
テストデータＡＡＡＡｈを書き込む処理において、アド
レスＡＡｈが故障により２Ａｈとなるため、アドレス２
ＡｈにテストデータＡＡＡＡｈが上書きされる。

【００３４】これにより、図３のステップ１０４におい
て、アドレス２Ａｈのデータ読み出し時にデータＡＡＡ
Ａｈが出力され、期待値であるテストデータ５５５５ｈ
と不一致が発生する。ここで、データＡＡＡＡｈはメモ
リ１のアドレス５５ｈ又はＡＡｈから読み出されるはず
であるが、不一致発生時の読み出しアドレス２Ａｈは５
５ｈとは７つのビットの値が異なり、実際はそのような
ことはないので、アドレスＡＡｈの１つのビット（ビッ
ト７）が０固定で故障したものとして検出できる。

【００３５】同様に、８ビット幅アドレス（ビット７〜
ビット０）の内、ビット７が１固定で故障した場合、ア
ドレス５５ｈが、Ｄ５ｈとなる（図６）。この場合、図
３のステップ１０３において、アドレス５５ｈにテスト
データＡＡＡＡｈを書き込む処理において、アドレス５
５ｈが故障によりＤ５ｈとなるため、アドレスＤ５ｈに
テストデータＡＡＡＡｈを書き込む。その後、アドレス
Ｄ５ｈにテストデータ５５５５ｈが上書きされる。

【００３６】これにより、図３のステップ１０４におい
て、アドレス５５ｈを読み出す処理において、アドレス
５５ｈが故障によりＤ５ｈとなるため、アドレスＤ５ｈ
に書き込まれているテストデータ５５５５ｈが読み出さ
れ、期待値であるテストデータＡＡＡＡｈと不一致が発
生する。ここで、データＡＡＡＡｈはメモリ１のアドレ
ス５５ｈ又はＡＡｈから読み出されるはずであるが、不
一致発生時の読み出しアドレスＤ５ｈはＡＡｈとは７つ
のビットの値が異なり、実際はそのようなことはないの
で、アドレス５５ｈの１つのビット（ビット７）が１固
定で故障したものとして検出できる。

【００３７】また、アドレス線の他のビットが故障した
場合についても、同様に不一致が検出可能である。例え
ば、８ビット幅アドレス（ビット７〜ビット０）の内、
ビット５が１固定で故障した場合、アドレス５５ｈがア
ドレス７５ｈとなる。この場合は、図３のステップ１０
４において、アドレス５５ｈを読み出す処理において、
アドレス５５ｈが故障により７５ｈとなるため、アドレ
ス７５ｈに書き込まれているテストデータ５５５５ｈが
読み出され、期待値であるテストデータＡＡＡＡｈと不
一致が発生する。

【００３８】このようにして、ステップ１０４又はステ
ップ１０７での読み出し時に、読み出したデータパター
ンが、５５５５ｈ期待時にＡＡＡＡｈとなるか、ＡＡＡ
Ａｈ期待時に５５５５ｈとなることにより、比較一致回
路１１はアドレス線の故障を検出することができる。

【００３９】また、メモリ１の全データ領域にはＡＡＡ
Ａｈ又は５５５５ｈのテストデータをステップ１０３で
書き込んだ後ステップ１０４で読み出したときに、故障
したデータ領域（アドレス）からはＡＡＡＡｈ及び５５
５５ｈ以外の値が読み出され、続いてステップ１０３で
ＡＡＡＡｈを書き込んだデータ領域にはステップ１０７
で５５５５ｈを書き込み、かつ、ステップ１０３で５５
５５ｈを書き込んだデータ領域にはステップ１０７でＡ
ＡＡＡｈを書き込み、ステップ１０８で読み出したとき
に、故障したデータ領域（アドレス）からはＡＡＡＡｈ
及び５５５５ｈ以外の値が読み出される。そして、比較
一致回路１１は、ステップ１０４と１０８で読み出した
ＡＡＡＡｈ及び５５５５ｈ以外の値を比較することで、
どのデータ領域（アドレス）が故障であるかを検出する
ことができる。

【００４０】このように、本実施の形態では、特定のア
ドレス５５ｈとＡＡｈのみに他のアドレスと異なるデー
タパターンを設定するようにしたため、アドレス線が故
障した場合は他のアドレスに影響するため、特定のアド
レスに書き込まれたデータパターンの期待値と不一致の
データパターンの読み出しによりアドレス線の故障が検
出できる。また、追加のメモリアクセスが必要なく、従
来から行われているメモリ１の全データ領域の全ビット
の確認と同じアクセス回数でアドレス線の故障検出と全
データ領域の全ビットの故障検出とができる。

【００４１】なお、上記の実施の形態では、データレジ
スタ７とデータレジスタ８の保持データを５５５５ｈと
ＡＡＡＡｈ、アドレスレジスタ２１とアドレスレジスタ
２２の保持データを５５ｈとＡＡｈとした。しかし、本
発明の目的はメモリ診断として、メモリの全ビット、及
びデータ線とアドレス線をすべて変化させ、正常に動作
することをチェックすることにあるため、各ビットが相
反するビットパターンであれば何でもよい。

【００４２】ただし、データバス信号やアドレスバス信
号がそれぞれ物理的に隣接している場合は、隣接ビット
が短絡して同時にしか動作しない故障状態が考えられ
る。この場合は、単に各ビットが相反するビットパター
ンであればよいというわけではなく、隣接するビットが
同じ値の相反する２つのビットパターン（例えば、００
００ｈとＦＦＦＦｈ）では不一致を検出できない。この
ため、隣接ビットと異なる値の２つのビットパターンが
相反する関係にあることが望ましく、アドレスバスやデ
ータバスが物理的にビット番号順に配列している場合
は、上記の実施の形態の５５５５ｈとＡＡＡＡｈ（１６
ビット幅の場合）のような各ビットの値がビット番号順
に０と１の交互配置によるビットパターンが望ましい。

【００４３】

【発明の効果】以上説明したように、本発明によれば、
特定アドレスに第１及び第２のテストデータの一方を書
き込み、特定アドレス以外のアドレスに他方のテストデ
ータを書き込むことにより、アドレス線が故障した場合
は他のアドレスに影響し、特定アドレスに書き込まれる
べきテストデータと異なるテストデータが上書きされた
り、他のアドレスのテストデータが読み出され、その結
果、特定アドレスの期待値と読み出しデータとが不一致
となるようにしたため、アドレス線の故障を検出するこ
とができる。

【００４４】また、本発明によれば、データ故障を検出
するシーケンシャルな処理中の、第１及び第２の特定ア
ドレスに他のアドレスと異なるデータパターンのテスト
データを設定するだけで、追加のメモリアクセス処理を
行うことなく、アドレス線の故障とデータ領域の故障の
両方を検出することができるため、データ故障を検出す
る処理において、アドレス線の故障を検出するためのメ
モリアクセスを追加する必要がなく、診断時間の増加を
防止でき、特別なハードウェアを不要にできる。

【図面の簡単な説明】

【図１】本発明のメモリ診断装置の一実施の形態のブロ
ック図である。

【図２】図１中のデータ制御部の一実施の形態のブロッ
ク図である。

【図３】本発明の動作説明用フローチャートである。

【図４】本発明におけるメモリのデータ格納状態の一例
の説明図である。

【図５】本発明においてアドレス線の障害が発生した場
合のアドレスビットパターン（その１）である。

【図６】本発明においてアドレス線の障害が発生した場
合のアドレスビットパターン（その２）である。

【符号の説明】 １ メモリ ２ メモリ診断装置 ３ アドレス選択回路 ４ データ選択回路 ５ 診断制御部 ６ アドレス生成部 ７、８ データレジスタ ９ テストデータ選択回路 １０ データ制御部 １１ 比較一致回路 ２１、２２ アドレスレジスタ ２３ ＡＮＤ回路 ２４ データ初期値選択回路 ２５ 極性反転回路

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AC03 AE08 AE14 AG01 AH07 AL09 AL11 5B018 GA03 HA01 HA25 JA04 JA12 MA32 QA13 5B048 AA19 CC02 DD05 EE06 5L106 DD22 DD23 DD25

Claims (7)

【特許請求の範囲】
1. 【請求項１】 互いにビットの値が反転している関係に
   あるビットパターンの第１及び第２のテストデータを発
   生するテストデータ発生手段と、 診断すべきメモリに対して、書き込み時は書き込みアド
   レスを順次に発生し、読み出し時は読み出しアドレスを
   順次に発生するアドレス生成手段と、 前記メモリに対して前記アドレス生成手段からのアドレ
   スを順次に入力して、前記第１又は第２のテストデータ
   を書き込んだ後、該メモリから書き込んだデータを読み
   出すことを２回繰り返す書き込み／読み出し制御手段
   と、 前記書き込み／読み出し制御手段による１回目の書き込
   み時は、前記アドレス生成手段からのアドレスが、予め
   定めた第１の特定アドレス又は第２の特定アドレスのと
   きに前記テストデータ発生手段から前記第１のテストデ
   ータを出力させ、該第１及び第２の特定アドレス以外の
   アドレスのときは前記テストデータ発生手段から前記第
   ２のテストデータを出力させて前記メモリに書き込み、
   前記書き込み／読み出し制御手段による２回目の書き込
   み時は、前記アドレス生成手段からのアドレスが、前記
   第１の特定アドレス又は第２の特定アドレスのときに前
   記テストデータ発生手段から前記第２のテストデータを
   出力させ、該第１及び第２の特定アドレス以外のアドレ
   スのときは前記テストデータ発生手段から前記第１のテ
   ストデータを出力させて前記メモリに書き込む書き込み
   データ選択手段と、 前記書き込み／読み出し制御手段による１回目及び２回
   目の読み出し時は、前記アドレス生成手段から順時に出
   力されるアドレスに基づき、前記メモリの全アドレス領
   域からデータを順次読み出し、その読み出しデータと前
   記テストデータ発生手段から出力される同じアドレスの
   期待値の前記第１又は第２のテストデータとを比較し、
   前記メモリから前記第１又は第２の特定アドレス指定時
   に読み出した前記第１又は第２のテストデータが、前記
   第１の特定アドレスの期待値又は前記第２の特定アドレ
   スの期待値と異なるときにアドレス線の故障と判定し、
   前記メモリから読み出したデータが前記第１及び第２の
   テストデータ以外の値のときに該メモリのデータ領域の
   故障と判定する比較判定手段とを有することを特徴とす
   るメモリ診断装置。
2. 【請求項２】 前記書き込みデータ選択手段は、前記ア
   ドレス生成手段からのアドレスが前記第１の特定アドレ
   ス又は前記第２の特定アドレスと一致するかどうか判定
   し、一致するときは一致信号を出力する判定手段と、前
   記書き込み／読み出し制御手段による１回目の書き込み
   時は、前記判定手段から前記一致信号が出力されるとき
   は前記テストデータ発生手段から前記第１のテストデー
   タを選択して出力させ、前記一致信号が出力されないと
   きは前記テストデータ発生手段から前記第２のテストデ
   ータを選択して出力させ、前記書き込み／読み出し制御
   手段による２回目の書き込み時は、前記判定手段から前
   記一致信号が出力されるときは前記テストデータ発生手
   段から前記第２のテストデータを選択して出力させ、前
   記一致信号が出力されないときは前記テストデータ発生
   手段から前記第１のテストデータを選択して出力させる
   選択手段とよりなることを特徴とする請求項１記載のメ
   モリ診断装置。
3. 【請求項３】 前記第１のテストデータは、各ビットの
   値がビット番号順に０と１の交互配置によるｎビットパ
   ターン（ｎは２以上の整数）であり、前記第２のテスト
   データは、該第１のテストデータの各ビットの値が反転
   しているｎビットパターンであることを特徴とする請求
   項１又は２記載のメモリ診断装置。
4. 【請求項４】 前記第１の特定アドレスは、各ビットの
   値がビット番号順に０と１の交互配置によるｍビットパ
   ターン（ｍは２以上の整数）であり、前記第２の特定ア
   ドレスは、該第１の特定アドレスの各ビットの値が反転
   しているｍビットパターンであることを特徴とする請求
   項１乃至３のうちいずれか一項記載のメモリ診断装置。
5. 【請求項５】 診断すべきメモリの全アドレス領域のう
   ち、予め定めた第１及び第２の特定アドレスに第１のテ
   ストデータを書き込み、かつ、該第１及び第２の特定ア
   ドレス以外のアドレスに前記第１のテストデータと各ビ
   ットの値が反転した関係にある第２のテストデータを書
   き込む第１のステップと、 前記第１ステップにより前記第１及び第２のテストデー
   タが書き込まれたメモリの全アドレス領域からデータを
   順次読み出し、その読み出しデータと同じアドレスの期
   待値の前記第１又は第２のテストデータとを比較し、そ
   の比較結果に基づいて故障判定する第２のステップと、 前記メモリの前記第１及び第２の特定アドレスに前記第
   ２のテストデータを書き込み、かつ、該第１及び第２の
   特定アドレス以外のアドレスに前記第１のテストデータ
   を書き込む第３のステップと、 前記第３のステップにより前記第１及び第２のテストデ
   ータが書き込まれたメモリの全アドレス領域からデータ
   を順次読み出し、その読み出しデータと前記テストデー
   タ発生手段から出力される同じアドレスの期待値の前記
   第１又は第２のテストデータとを比較し、その比較結果
   に基づいて故障判定する第４のステップとを含み、前記
   第２のステップ又は前記第４のステップにおいて、前記
   メモリから前記第１又は第２の特定アドレス指定時に読
   み出した前記第１又は第２のテストデータが、前記第１
   の特定アドレスの期待値又は前記第２の特定アドレスの
   期待値と異なる比較結果が得られたときにアドレス線の
   故障と判定し、前記メモリから読み出したデータが前記
   第１及び第２のテストデータ以外の値の比較結果が得ら
   れたときに該メモリのデータ領域の故障と判定すること
   を特徴とするメモリ診断方法。
6. 【請求項６】 前記第１のテストデータは、各ビットの
   値がビット番号順に０と１の交互配置によるｎビットパ
   ターン（ｎは２以上の整数）であり、前記第２のテスト
   データは、該第１のテストデータの各ビットの値が反転
   しているｎビットパターンであることを特徴とする請求
   項５記載のメモリ診断方法。
7. 【請求項７】 前記第１の特定アドレスは、各ビットの
   値がビット番号順に０と１の交互配置によるｍビットパ
   ターン（ｍは２以上の整数）であり、前記第２の特定ア
   ドレスは、該第１の特定アドレスの各ビットの値が反転
   しているｍビットパターンであることを特徴とする請求
   項５又は６記載のメモリ診断方法。