JP6143646B2 - 半導体装置 - Google Patents
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Description
図1は、第1の実施形態に係わる半導体装置の構成を説明する概略ブロック図である。図1に示すように、本実施形態の半導体装置は、同一のチップ1上に、メモリ2とテスト回路とが配置されている。チップ1には、メモリ2に対してテストに必要な各種信号を、チップ1外部から入出力するための様々な端子(クロック信号入力端子4、シフトデータ入出力端子5a、5b、シフトイネーブル信号入力端子6、読み書き反転信号入力端子7、データ反転信号入力端子8、期待値反転信号入力端子9、不良判定結果出力端子10)が設けられている。
次に、メモリ2にクロック信号入力端子4からクロック信号を入力し、クロック信号入力端子CLKにパルスを与える。これにより、レジスタ12に格納された読み出し動作行う値(例えば“1”)と、読み書き反転指示信号である正転状態を指示する“0”の値の排他的論理和、すなわち、読み出し動作行う値(例えば“1”)が、EXOR素子32から出力される。従って、読み出し動作行う値(例えば“1”)が、ライトイネーブル信号としてライトイネーブル入力端子WENからメモリ2に入力される。これにより、アドレス入力端子Addrからメモリ2に入力されるアドレスデータ(レジスタ13に格納されているデータ)に従って、当該アドレスにセットされている値が、それぞれのビットに対応するデータ出力端子DOUTから読み出される。
上述した第1の実施形態の半導体装置は、メモリの特定のアドレスについて良・不良の判定にとどまり、不良ビットの特定までは検出しない構成になされていた。これに対し、本実施形態においては、特定のアドレスについて不良判定がなされた場合に不良ビットの特定まで行える点が異なっている。本実施形態の半導体装置は、不良ビットの特定を行うためのマスクデータを格納するためのレジスタ16と、比較結果マスク用のAND素子74以外の構成要素は第1の実施形態と構成要素が同じであるので、同じ符号を付して説明は省略する。
図5に示すように、本実施形態の半導体装置は、期待値データを格納するレジスタ15とシフト出力端子5bとの間に、マスクデータを格納するためのレジスタ16が設けられている。また、メモリ2からの出力データと期待値データとを比較するEXOR素子54と、全体の不良判定を行うOR素子64との間に、比較結果をマスクするためのAND素子74が設けられている。EXOR素子54とAND素子74とは一対一に対応付けられており、それぞれのAND素子74には、対応するEXOR素子54からの出力と、レジスタ16に格納されたマスクデータの所定のビットの値とが入力される。AND素子74からの出力は、全てOR素子64に入力される。
Claims (5)
- データを保持するメモリと、
データ用レジスタと、読み書き指示データ用レジスタと、チップイネーブル用レジスタと、期待値データ用レジスタと、マスクデータ用レジスタと、を有するテスト用レジスタ部であって、
前記データ用レジスタ、前記読み書き指示データ用レジスタ、及び前記チップイネーブル用レジスタは、レジスタ群を構成し、
前記データ用レジスタ、前記読み書き指示データ用レジスタ、前記チップイネーブル用レジスタ、前記期待値データ用レジスタ、及び前記マスクデータ用レジスタは、シフトレジスタを構成し、
前記メモリに書き込むテストデータと、前記メモリに対し読み出し又は書き込みの動作を指示する読み書き指示データと、前記メモリに対する動作指示の有効/無効を設定するチップイネーブル信号とを含む第一のデータ群に対応して、前記データ用レジスタ、前記読み書き指示データ用レジスタ、及び前記チップイネーブル用レジスタは前記レジスタ群を構成し、前記データ用レジスタは前記テストデータを格納し、前記読み書き指示データ用レジスタは前記読み書き指示データを格納し、前記チップイネーブル用レジスタは前記チップイネーブル信号を格納するテスト用レジスタ部と、
前記メモリからの出力データと前記期待値データ用レジスタから出力される期待値データとを比較した結果の比較データを生成する比較部と、
前記データ用レジスタから出力される前記テストデータの値を反転させる機能を有する第一の反転部と、
前記読み書き指示データ用レジスタから出力される前記読み書き指示データの値を反転させる機能を有する第二の反転部と、
前記期待値データ用レジスタから出力される前記期待値データの値を反転させる機能を有する第三の反転部と、
前記第一の反転部に対しデータ反転指示を入力する第一の入力部と、
前記第二の反転部に対しデータ反転指示を入力する第二の入力部と、
前記第三の反転部に対しデータ反転指示を入力する第三の入力部と、
前記メモリへの入力データとして、前記第一のデータ群を構成する前記データ用レジスタ及び前記読み書き指示データ用レジスタから出力される前記テストデータ及び前記読み書き指示データに対して前記第一及び第二の反転部を介して所定の処理を施して前記第一のデータ群を処理したテスト用データ群と、システム動作時に前記メモリに保持された前記データの読み書きを行うために用いる第二のデータ群とを切り替えるデータ切り替え部と、
を備え、
前記チップイネーブル信号を格納する前記チップイネーブル用レジスタの出力には第1のラッチが設けられ、前記読み書き指示データを格納する前記読み書き指示データ用レジスタの出力には第2のラッチが設けられ、前記テスト用レジスタ部のシフト動作中は、前記第1のラッチは前記チップイネーブル用レジスタの出力の値の変更が前記メモリのチップイネーブル入力に伝播しないようにし、前記第2のラッチは前記読み書き指示データ用レジスタの出力の値の変更が前記メモリの読み書き指示データ入力に伝播しないようにし、前記期待値データ用レジスタから出力される前記期待値データは、前記第三の反転部を介して前記メモリからの出力データとの比較をビットごとに行う比較部に入力され、前記マスクデータ用レジスタに格納されたマスクデータによって特定された範囲のビットに含まれないビットについては、前記出力データと前記期待値データとの比較結果を強制的に一致しているものとし、同一のタイミングで出力される前記出力データの全てのビットについての前記比較結果の論理和を算出しテスト結果として出力する、半導体装置。 - データを保持するメモリと、
データ用レジスタと、読み書き指示データ用レジスタと、を有するテスト用レジスタ部であって、
前記データ用レジスタ、及び前記読み書き指示データ用レジスタは、レジスタ群を構成し、
前記データ用レジスタ、及び前記読み書き指示データ用レジスタは、シフトレジスタを構成し、
前記メモリに書き込むテストデータと、前記メモリに対し読み出し又は書き込みの動作を指示する読み書き指示データとを含む第一のデータ群に対応して、前記データ用レジスタ、及び前記読み書き指示データ用レジスタは前記レジスタ群を構成し、前記データ用レジスタは前記テストデータを格納し、前記読み書き指示データ用レジスタは前記読み書き指示データを格納するテスト用レジスタ部と、
前記データ用レジスタから出力される前記テストデータの値を反転させる機能を有する第一の反転部と、
前記読み書き指示データ用レジスタから出力される前記読み書き指示データの値を反転させる機能を有する第二の反転部と、
前記第一の反転部に対しデータ反転指示を入力する第一の入力部と、
前記第二の反転部に対しデータ反転指示を入力する第二の入力部と、
前記メモリへの入力データとして、前記第一のデータ群を構成する前記データ用レジスタ及び前記読み書き指示データ用レジスタから出力される前記テストデータ及び前記読み書き指示データに対して前記第一及び第二の反転部を介して所定の処理を施して前記第一のデータ群を処理したテスト用データ群と、システム動作時に前記メモリに保持された前記データの読み書きを行うために用いる第二のデータ群とを切り替えるデータ切り替え部と、
を備え、
前記読み書き指示データに対応する前記読み書き指示データ用レジスタの出力には第1のラッチが設けられ、前記第1のラッチは、前記テスト用レジスタ部のシフト動作中は前記読み書き指示データ用レジスタの出力の値の変更が前記メモリの読み書き指示データ入力に伝播しないようにする、半導体装置。 - 前記第一のデータ群は、前記メモリに対する動作指示の有効/無効を設定するチップイネーブル信号を含み、
前記テスト用レジスタ部は、前記チップイネーブル信号を格納するチップイネーブル用レジスタを更に有し、
前記データ用レジスタ、前記読み書き指示データ用レジスタ及び前記チップイネーブル用レジスタはシフトレジスタを構成し、
前記チップイネーブル信号を格納する前記チップイネーブル用レジスタの出力には第2のラッチが設けられ、前記第2のラッチは、前記テスト用レジスタ部のシフト動作中は前記チップイネーブル用レジスタの出力の値の変更が前記メモリのチップイネーブル入力に伝播しないようにする、請求項2に記載の半導体装置。 - 前記テスト用レジスタ部は、前記メモリからの出力データと比較するための期待値データを格納する期待値データ用レジスタを更に有し、前記期待値データ用レジスタから出力される前記期待値データは、入力されるデータの値を反転させる機能を有する第三の反転部を介し、前記メモリからの出力データとの比較をビットごとに行う比較部に入力され、同一のタイミングで出力される前記出力データの全てのビットについての前記比較部における比較結果の論理和を、テスト結果として出力する、請求項2又は請求項3に記載の半導体装置。
- 前記第三の反転部に対しデータ反転指示を入力する第三の入力部を備える、請求項4に記載の半導体装置。
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