JP2005004822A - 自己テスト機能付きの半導体集積回路 - Google Patents
自己テスト機能付きの半導体集積回路 Download PDFInfo
- Publication number
- JP2005004822A JP2005004822A JP2003164615A JP2003164615A JP2005004822A JP 2005004822 A JP2005004822 A JP 2005004822A JP 2003164615 A JP2003164615 A JP 2003164615A JP 2003164615 A JP2003164615 A JP 2003164615A JP 2005004822 A JP2005004822 A JP 2005004822A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory
- register
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
【課題】被検査メモリに対して常に特定のデータしか書き込めないため、新規にメモリ検査パターンを追加する場合に、BIST回路を大幅に変更する必要があった。
【解決手段】アドレス発生器11によるアドレスのアクセス順を変更のための変更用データを設定可能なアドレス変更用レジスタ15と、アドレス発生器11からのアドレスとアドレス変更用レジスタ15からの変更用データとの排他的論理和を演算して被検査メモリ12のアドレス入力に出力する排他的論理和回路16と、被検査メモリ12とデータ発生器13およびデータ比較器14との間に介挿された論理反転回路18と、論理反転回路18における反転のパターンを決める反転パターンデータを設定可能で、クロックに同期して反転パターンデータをシフトさせながら出力する反転パターン設定用レジスタ17を備えている。
【選択図】 図1
【解決手段】アドレス発生器11によるアドレスのアクセス順を変更のための変更用データを設定可能なアドレス変更用レジスタ15と、アドレス発生器11からのアドレスとアドレス変更用レジスタ15からの変更用データとの排他的論理和を演算して被検査メモリ12のアドレス入力に出力する排他的論理和回路16と、被検査メモリ12とデータ発生器13およびデータ比較器14との間に介挿された論理反転回路18と、論理反転回路18における反転のパターンを決める反転パターンデータを設定可能で、クロックに同期して反転パターンデータをシフトさせながら出力する反転パターン設定用レジスタ17を備えている。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
本発明は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ(期待値)と比較するように構成された自己テスト機能付きの半導体集積回路にかかわり、特には、テスト用データがプログラマブルに構成されたもの関する。
【0002】
【従来の技術】
テスト容易化設計の1つにメモリBIST(Built−in Self Test:組み込み自己テスト)がある。従来のメモリBIST回路として、図2に示すように、アドレス発生器21とデータ発生器22およびデータ比較器23を備え、クロックCLKに同期して、アドレス発生器21によるアドレスに従ってデータ発生器22からのテスト用データを被検査メモリ24に書き込み、書き込んだデータを読み出して、データ比較器23においてデータ発生器22からのテスト用データ(期待値)と比較するように構成されたものがある。
【0003】
アドレス発生器21はクロックCLKのカウント数に応じてシフトさせながらアドレスを被検査メモリ24に出力し、データ発生器22はクロックCLKのカウント数に応じてシフトさせながらテスト用データを被検査メモリ24に出力する。被検査メモリ24はメモリコントロール信号に応じて書き込み、読み出しを行う。被検査メモリ24は、クロックCLKに同期して指定されたアドレスに入力したテスト用データを書き込み、また、クロックCLKに同期して書き込みデータの読み出しを行い、データ比較器23に出力する。データ比較器23は、クロックCLKに同期して、データ発生器22からのテスト用データ(期待値)と被検査メモリ24から読み出したデータの比較を行い、判定信号を出力する。これにより、メモリの検査を実現している。
【0004】
別の形態として、テストパターン生成器を備えたものも知られている。BIST制御回路は、BIST命令用メモリからプログラムデータを読み出してテストパターン生成器に出力し、テストパターン生成器は入力したプログラムデータに従ってテストパターンデータを生成し、被検査メモリに書き込む。データ比較器(テスト結果解析器)は被検査メモリから読み出したデータと期待値パターンデータ(テストパターンデータ)とを比較する。この場合に、BIST命令用メモリに対して与えるテストパターンデータを任意に変更することにより、種々のテストパターンでテストを行うことができる。そして、回路規模の増大を抑制するために、BIST命令用メモリについて、これをスキャンパスレジスタで兼用する構成が開示されている(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開2001−297598号公報(第3−5頁、第1−2図)
【0006】
【発明が解決しようとする課題】
上記の図2に示した従来技術においては、アドレス発生器21およびデータ発生器22は常にクロックカウント数に応じて常に特定のデータしか出力できないため、新規にメモリ検査パターンを追加しようとした場合、BIST回路を大幅に変更する必要があった。
【0007】
なお、特許文献1のものは、類似の技術であり、直接には関係しない。
【0008】
本発明は、このような事情に鑑みて創作したものであり、デバイスの回路を変更することなく、任意のアドレス順、任意のデータで検査を行うことができるようにすることを目的としている。
【0009】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【0010】
第1の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ(期待値)と比較するように構成された半導体集積回路であって、アドレスアクセス順変更のための変更用データを設定可能なアドレス変更用レジスタと、前記アドレス発生器からのアドレスと前記アドレス変更用レジスタからの変更用データとの排他的論理和を演算して前記被検査メモリのアドレス入力に出力する排他的論理和回路とを備えた構成としている。
【0011】
この構成による作用は次のとおりである。アドレス発生器は、それが出力するアドレスをスキャンすることにより、被検査メモリのアドレスについて周期的に全アドレスを指し示す。アドレス変更用レジスタには、アドレス発生器から出力されるアドレスのアクセス順を変更するための変更用データを任意に設定可能である。排他的論理和回路には、アドレス発生器からの通常のアクセス順を伴うアドレスとアドレス変更用レジスタからの変更用データとが入力され、ビットごとに排他的論理和がとられる。変更用データが論理“0”のビットではアドレス発生器からのアドレスビットデータが出力され、変更用データが論理“1”のビットではアドレス発生器からのアドレスビットデータの反転論理が出力される。複数のビットでこのような排他的論理和演算が行われ、その結果として、被検査メモリに対する直接のアドレスが変更される。換言すると、被検査メモリのアドレスに対するアクセス順が変更される。その変更後のアクセス順は、アドレス変更用レジスタに設定する変更用データに応じて変更することが可能である。データ発生器から被検査メモリに書き込まれるテスト用データが同一でも、その書き込みアドレスが変化すれば、結果的に書き込みデータが変更されたことになる。書き込みデータの変更を変更用データの設定変更で実現しており、BIST回路の変更なしに、書き込みデータを変更することができる。なお、被検査メモリを通常モードで動作させるときは、アドレス変更用レジスタの全ビットを論理“0”にすればよい。
【0012】
第2の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の第1の解決手段において、さらに、前記被検査メモリと前記データ発生器および前記データ比較器との間に介挿された論理反転回路と、前記論理反転回路における反転のパターンを決める反転パターンデータを設定可能で、前記クロックに同期して前記反転パターンデータをシフトさせながら前記論理反転回路に出力する反転パターン設定用レジスタとを備えた構成とされている。
【0013】
この構成による作用は次のとおりである。論理反転回路は、データ発生器からのテスト用データをそのままスルーさせて被検査メモリに与えるとともに被検査メモリから読み出したデータをそのままスルーさせてデータ比較器に与える状態と、データ発生器からのテスト用データを論理反転させて被検査メモリに与えるとともに被検査メモリから読み出したデータを論理反転させてデータ比較器に与える状態とに切り換え可能となっている。この論理反転回路における論理反転の有効・無効を切り換えるタイミングを制御するのが反転パターン設定用レジスタである。反転パターン設定用レジスタには、論理反転回路を有効にしたいタイミングを決めるための反転パターンデータを任意に設定可能である。反転パターン設定用レジスタに設定された反転パターンデータは、クロックに同期してシフトされ、順次に論理反転回路に出力される。結果として、被検査メモリへの書き込みデータは、反転パターンデータに応じて反転・非反転が行われる。これにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができる。また、被検査メモリの検査で比較するデータは必ず書き込みを行ったデータのため、読み出しデータについても書き込みデータと同様の論理反転を行うことで、読み出しデータと書き込みデータとの比較が可能となる。なお、被検査メモリを通常モードで動作させるときは、反転パターン設定用レジスタの全ビットを論理“0”にすればよい。
【0014】
上記において好ましい態様は、前記反転パターン設定用レジスタについて、これが前記クロックにより周期的にデータシフトするシフトレジスタに構成され、このシフトレジスタのLSB信号(最下位ビット)を前記論理反転回路に出力するように構成されていることである。クロックに同期した反転パターンデータのシフト動作が容易に実現できる。
【0015】
第3の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の半導体集積回路において、さらに、前記被検査メモリのコントロール端子に印加するコントロールパターンデータを設定可能で、前記クロックに同期して前記コントロールパターンデータをシフトさせながら前記被検査メモリに出力するメモリコントロール用レジスタを備えた構成とされている。
【0016】
この構成による作用は次のとおりである。システムを通常モードで動作させたり、スキャンテスト時にシフト動作させたりすることに加えて、当該の被検査メモリへの書き込みデータの変更において、書き込み動作と読み出し動作とを適正に切り換え制御することができる。
【0017】
上記において好ましい態様は、前記メモリコントロール用レジスタについて、これが前記クロックにより周期的にデータシフトする複数のシフトレジスタから構成され、前記複数のシフトレジスタそれぞれのLSB信号を前記被検査メモリに出力するように構成されていることである。クロックに同期したコントロールパターンデータのシフト動作が容易に実現できる。
【0018】
【発明の実施の形態】
図1は本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図である。
【0019】
図1において、11はアドレス発生器、12は検査対象のメモリ(被検査メモリ)、13はデータ発生器、14はデータ比較器、15はフリップフロップ群からなるアドレス変更用レジスタ、16は排他的論理和(XOR)回路、17はシフトレジスタからなる反転パターン設定用レジスタ、18は論理反転回路(インバータ)、19はシフトレジスタ19a,19b…19nからなるメモリコントロール用レジスタである。
【0020】
アドレス発生器11はクロックCLKに同期して検査アドレスを発生し、データ発生器13はクロックCLKに同期してテスト用データを発生し、データ比較器14はクロックCLKに同期してデータ比較を行い、判定信号を出力する。データ発生器13およびデータ比較器14と被検査メモリ12との間に論理反転回路18が介挿されている。
【0021】
反転パターン設定用レジスタ17は、クロックCLKに同期して周期的にデータシフトし、そのLSB信号を論理反転回路18に出力するように構成されている。論理反転回路18は反転パターン設定用レジスタ17からのLSB信号が“0”のときは非反転であり、LSB信号が“1”のときは反転となる。
【0022】
メモリコントロール用レジスタ19におけるシフトレジスタ19a,19b…19nは、クロックCLKに同期して周期的にデータシフトし、被検査メモリ12に対するメモリコントロール信号を生成し、被検査メモリ12に出力するように構成されている。
【0023】
排他的論理和回路16は、アドレス発生器11から出力されるアドレスとアドレス変更用レジスタ15から出力される変更用データとの排他的論理和を演算し、その排他的論理和信号を直接のメモリアドレスとして被検査メモリ12に出力するように構成されている。
【0024】
アドレス変更用レジスタ15、反転パターン設定用レジスタ17、論理反転回路18およびメモリコントロール用レジスタ19に任意の値を設定することにより、アドレス発生器11やデータ発生器13が本来発生するデータおよびメモリコントロール信号を任意に変更することができる。
【0025】
アドレス変更用レジスタ15に設定するビット列に応じてアドレス中の任意のビットを反転させることができる。アドレス発生器11から出力されるアドレスのビット列を、
A1,A2,A3,…,Aj,…An
とし、アドレス変更用レジスタ15から出力される変更用データのビット列を、
F1,F2,F3,…,Fj,…Fn
とし、排他的論理和回路16から出力される排他的論理和信号のビット列を、
X1,X2,X3,…,Xj,…Xn
とすると、
である。ここで、Xj=XOR(Aj,Fj)を例にとると、Fj=0のときは、
Xj=XOR(Aj,0)=Aj
であり、Fj=1のときは、
Xj=XOR(Aj,1)=/Aj
である。ここで、“/”(スラッシュ)は論理反転を意味する。
【0026】
したがって、アドレス変更用レジスタ15から出力される変更用データのビット列{F1,F2,F3,…,Fj,…Fn}をどのように設定するかに応じて、排他的論理和信号のアドレス{X1,X2,X3,…,Xj,…Xn}を任意に変更することができる。
【0027】
例えば、{F1,F2,F3,…,Fj,…Fn}={0,0,1,…0,…,1}とすると、
{X1,X2,X3,…,Xj,…Xn}={A1,A2,/A3,…,Aj,…/An}
となる。また、{F1,F2,F3,…,Fj,…Fn}={1,0,1,…1,…,0}とすると、
{X1,X2,X3,…,Xj,…Xn}={/A1,A2,/A3,…,/Aj,…An}
となる。
【0028】
アドレス発生器11から出力されるアドレスは、周期的に全アドレスを指し示す。したがって、アドレス変更用レジスタ15と排他的論理和回路16とを用いてアドレスの任意のビットを反転することにより、アドレスのアクセス順を変更することができる。
【0029】
次に、論理反転回路18の機能について説明する。
【0030】
データ発生器13から出力されるビット列Dxを、
Dx={D1,D2,D3,…,Dn}
とする。論理反転回路18から被検査メモリ12に出力されるビット列Ixを、
Ix={I1,I2,I3,…,In}
とする。また、被検査メモリ12から読み出されるビット列Kxを、
Kx={K1,K2,K3,…,Kn}
とする。論理反転回路18からのデータ比較器14に出力されるビット列Exを、
Ex={E1,E2,E3,…,En}
とする。
【0031】
データ比較器14では、書き込みに出力した期待値としてのビット列Dxと読み出したビット列Exとを比較する。
【0032】
反転パターン設定用レジスタ17のLSB信号=0のときは、論理反転回路18は非反転状態であり、Ix=Dxであり、また、Ex=Kxである。
【0033】
ビット列Dxとビット列Exとを比較して、Ex=Dxであれば、Kx=Ixであることから、被検査メモリ12における書き込み動作および読み出し動作が適正に行われたと判定される。
【0034】
一方、LSB信号=1のときは、論理反転回路18は反転状態であり、Ix=/Dx(つまり、/Ix=Dx)であり、また、Ex=/Kx={/K1,/K2,/K3,…,/Kn}である。
【0035】
ビット列Dxとビット列Exとを比較して、Ex=Dxであれば、/Kx=/Ixであることから、被検査メモリ12における書き込み動作および読み出し動作が適正に行われたと判定される。
【0036】
テスト用データの書き込みについて、一定周期で反転、非反転を繰り返すことにより、各アドレスに合わせて任意のテスト用データを被検査メモリ12に書き込むことができる。
【0037】
また、メモリデバイスの検査で比較するデータは、上記のように必ず書き込みを行ったデータであり、書き込み時も読み出し時も同じインバータ動作をさせるため、周期的な変更にかかわらず比較が可能となる。
【0038】
また、被検査メモリ12のコントロール信号についても、メモリコントロール用レジスタ19での設定に応じて任意に変更できるため、必要に応じたメモリ制御状態を実現できる。
【0039】
【発明の効果】
以上のように本発明によれば、被検査メモリのアドレスに対するアクセス順を変更することを通じてテスト用データの変更を実現しており、BIST回路の変更なしに、書き込みデータを変更することができる。
【0040】
また、被検査メモリとデータ発生器およびデータ比較器との間に論理反転回路を介挿し、この論理反転回路を制御することにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができ、また、適正に比較することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【図2】従来の技術における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【符号の説明】
11:アドレス発生器
12:被検査メモリ
13:データ発生器
14:データ比較器
15:アドレス変更用レジスタ
16:排他的論理和回路
17:反転パターン設定用レジスタ
18:論理反転回路
19:メモリコントロール用レジスタ
19a,19b…19n:シフトレジスタ
CLK:クロック
【発明の属する技術分野】
本発明は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ(期待値)と比較するように構成された自己テスト機能付きの半導体集積回路にかかわり、特には、テスト用データがプログラマブルに構成されたもの関する。
【0002】
【従来の技術】
テスト容易化設計の1つにメモリBIST(Built−in Self Test:組み込み自己テスト)がある。従来のメモリBIST回路として、図2に示すように、アドレス発生器21とデータ発生器22およびデータ比較器23を備え、クロックCLKに同期して、アドレス発生器21によるアドレスに従ってデータ発生器22からのテスト用データを被検査メモリ24に書き込み、書き込んだデータを読み出して、データ比較器23においてデータ発生器22からのテスト用データ(期待値)と比較するように構成されたものがある。
【0003】
アドレス発生器21はクロックCLKのカウント数に応じてシフトさせながらアドレスを被検査メモリ24に出力し、データ発生器22はクロックCLKのカウント数に応じてシフトさせながらテスト用データを被検査メモリ24に出力する。被検査メモリ24はメモリコントロール信号に応じて書き込み、読み出しを行う。被検査メモリ24は、クロックCLKに同期して指定されたアドレスに入力したテスト用データを書き込み、また、クロックCLKに同期して書き込みデータの読み出しを行い、データ比較器23に出力する。データ比較器23は、クロックCLKに同期して、データ発生器22からのテスト用データ(期待値)と被検査メモリ24から読み出したデータの比較を行い、判定信号を出力する。これにより、メモリの検査を実現している。
【0004】
別の形態として、テストパターン生成器を備えたものも知られている。BIST制御回路は、BIST命令用メモリからプログラムデータを読み出してテストパターン生成器に出力し、テストパターン生成器は入力したプログラムデータに従ってテストパターンデータを生成し、被検査メモリに書き込む。データ比較器(テスト結果解析器)は被検査メモリから読み出したデータと期待値パターンデータ(テストパターンデータ)とを比較する。この場合に、BIST命令用メモリに対して与えるテストパターンデータを任意に変更することにより、種々のテストパターンでテストを行うことができる。そして、回路規模の増大を抑制するために、BIST命令用メモリについて、これをスキャンパスレジスタで兼用する構成が開示されている(例えば、特許文献1参照)。
【0005】
【特許文献1】
特開2001−297598号公報(第3−5頁、第1−2図)
【0006】
【発明が解決しようとする課題】
上記の図2に示した従来技術においては、アドレス発生器21およびデータ発生器22は常にクロックカウント数に応じて常に特定のデータしか出力できないため、新規にメモリ検査パターンを追加しようとした場合、BIST回路を大幅に変更する必要があった。
【0007】
なお、特許文献1のものは、類似の技術であり、直接には関係しない。
【0008】
本発明は、このような事情に鑑みて創作したものであり、デバイスの回路を変更することなく、任意のアドレス順、任意のデータで検査を行うことができるようにすることを目的としている。
【0009】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【0010】
第1の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ(期待値)と比較するように構成された半導体集積回路であって、アドレスアクセス順変更のための変更用データを設定可能なアドレス変更用レジスタと、前記アドレス発生器からのアドレスと前記アドレス変更用レジスタからの変更用データとの排他的論理和を演算して前記被検査メモリのアドレス入力に出力する排他的論理和回路とを備えた構成としている。
【0011】
この構成による作用は次のとおりである。アドレス発生器は、それが出力するアドレスをスキャンすることにより、被検査メモリのアドレスについて周期的に全アドレスを指し示す。アドレス変更用レジスタには、アドレス発生器から出力されるアドレスのアクセス順を変更するための変更用データを任意に設定可能である。排他的論理和回路には、アドレス発生器からの通常のアクセス順を伴うアドレスとアドレス変更用レジスタからの変更用データとが入力され、ビットごとに排他的論理和がとられる。変更用データが論理“0”のビットではアドレス発生器からのアドレスビットデータが出力され、変更用データが論理“1”のビットではアドレス発生器からのアドレスビットデータの反転論理が出力される。複数のビットでこのような排他的論理和演算が行われ、その結果として、被検査メモリに対する直接のアドレスが変更される。換言すると、被検査メモリのアドレスに対するアクセス順が変更される。その変更後のアクセス順は、アドレス変更用レジスタに設定する変更用データに応じて変更することが可能である。データ発生器から被検査メモリに書き込まれるテスト用データが同一でも、その書き込みアドレスが変化すれば、結果的に書き込みデータが変更されたことになる。書き込みデータの変更を変更用データの設定変更で実現しており、BIST回路の変更なしに、書き込みデータを変更することができる。なお、被検査メモリを通常モードで動作させるときは、アドレス変更用レジスタの全ビットを論理“0”にすればよい。
【0012】
第2の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の第1の解決手段において、さらに、前記被検査メモリと前記データ発生器および前記データ比較器との間に介挿された論理反転回路と、前記論理反転回路における反転のパターンを決める反転パターンデータを設定可能で、前記クロックに同期して前記反転パターンデータをシフトさせながら前記論理反転回路に出力する反転パターン設定用レジスタとを備えた構成とされている。
【0013】
この構成による作用は次のとおりである。論理反転回路は、データ発生器からのテスト用データをそのままスルーさせて被検査メモリに与えるとともに被検査メモリから読み出したデータをそのままスルーさせてデータ比較器に与える状態と、データ発生器からのテスト用データを論理反転させて被検査メモリに与えるとともに被検査メモリから読み出したデータを論理反転させてデータ比較器に与える状態とに切り換え可能となっている。この論理反転回路における論理反転の有効・無効を切り換えるタイミングを制御するのが反転パターン設定用レジスタである。反転パターン設定用レジスタには、論理反転回路を有効にしたいタイミングを決めるための反転パターンデータを任意に設定可能である。反転パターン設定用レジスタに設定された反転パターンデータは、クロックに同期してシフトされ、順次に論理反転回路に出力される。結果として、被検査メモリへの書き込みデータは、反転パターンデータに応じて反転・非反転が行われる。これにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができる。また、被検査メモリの検査で比較するデータは必ず書き込みを行ったデータのため、読み出しデータについても書き込みデータと同様の論理反転を行うことで、読み出しデータと書き込みデータとの比較が可能となる。なお、被検査メモリを通常モードで動作させるときは、反転パターン設定用レジスタの全ビットを論理“0”にすればよい。
【0014】
上記において好ましい態様は、前記反転パターン設定用レジスタについて、これが前記クロックにより周期的にデータシフトするシフトレジスタに構成され、このシフトレジスタのLSB信号(最下位ビット)を前記論理反転回路に出力するように構成されていることである。クロックに同期した反転パターンデータのシフト動作が容易に実現できる。
【0015】
第3の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の半導体集積回路において、さらに、前記被検査メモリのコントロール端子に印加するコントロールパターンデータを設定可能で、前記クロックに同期して前記コントロールパターンデータをシフトさせながら前記被検査メモリに出力するメモリコントロール用レジスタを備えた構成とされている。
【0016】
この構成による作用は次のとおりである。システムを通常モードで動作させたり、スキャンテスト時にシフト動作させたりすることに加えて、当該の被検査メモリへの書き込みデータの変更において、書き込み動作と読み出し動作とを適正に切り換え制御することができる。
【0017】
上記において好ましい態様は、前記メモリコントロール用レジスタについて、これが前記クロックにより周期的にデータシフトする複数のシフトレジスタから構成され、前記複数のシフトレジスタそれぞれのLSB信号を前記被検査メモリに出力するように構成されていることである。クロックに同期したコントロールパターンデータのシフト動作が容易に実現できる。
【0018】
【発明の実施の形態】
図1は本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図である。
【0019】
図1において、11はアドレス発生器、12は検査対象のメモリ(被検査メモリ)、13はデータ発生器、14はデータ比較器、15はフリップフロップ群からなるアドレス変更用レジスタ、16は排他的論理和(XOR)回路、17はシフトレジスタからなる反転パターン設定用レジスタ、18は論理反転回路(インバータ)、19はシフトレジスタ19a,19b…19nからなるメモリコントロール用レジスタである。
【0020】
アドレス発生器11はクロックCLKに同期して検査アドレスを発生し、データ発生器13はクロックCLKに同期してテスト用データを発生し、データ比較器14はクロックCLKに同期してデータ比較を行い、判定信号を出力する。データ発生器13およびデータ比較器14と被検査メモリ12との間に論理反転回路18が介挿されている。
【0021】
反転パターン設定用レジスタ17は、クロックCLKに同期して周期的にデータシフトし、そのLSB信号を論理反転回路18に出力するように構成されている。論理反転回路18は反転パターン設定用レジスタ17からのLSB信号が“0”のときは非反転であり、LSB信号が“1”のときは反転となる。
【0022】
メモリコントロール用レジスタ19におけるシフトレジスタ19a,19b…19nは、クロックCLKに同期して周期的にデータシフトし、被検査メモリ12に対するメモリコントロール信号を生成し、被検査メモリ12に出力するように構成されている。
【0023】
排他的論理和回路16は、アドレス発生器11から出力されるアドレスとアドレス変更用レジスタ15から出力される変更用データとの排他的論理和を演算し、その排他的論理和信号を直接のメモリアドレスとして被検査メモリ12に出力するように構成されている。
【0024】
アドレス変更用レジスタ15、反転パターン設定用レジスタ17、論理反転回路18およびメモリコントロール用レジスタ19に任意の値を設定することにより、アドレス発生器11やデータ発生器13が本来発生するデータおよびメモリコントロール信号を任意に変更することができる。
【0025】
アドレス変更用レジスタ15に設定するビット列に応じてアドレス中の任意のビットを反転させることができる。アドレス発生器11から出力されるアドレスのビット列を、
A1,A2,A3,…,Aj,…An
とし、アドレス変更用レジスタ15から出力される変更用データのビット列を、
F1,F2,F3,…,Fj,…Fn
とし、排他的論理和回路16から出力される排他的論理和信号のビット列を、
X1,X2,X3,…,Xj,…Xn
とすると、
である。ここで、Xj=XOR(Aj,Fj)を例にとると、Fj=0のときは、
Xj=XOR(Aj,0)=Aj
であり、Fj=1のときは、
Xj=XOR(Aj,1)=/Aj
である。ここで、“/”(スラッシュ)は論理反転を意味する。
【0026】
したがって、アドレス変更用レジスタ15から出力される変更用データのビット列{F1,F2,F3,…,Fj,…Fn}をどのように設定するかに応じて、排他的論理和信号のアドレス{X1,X2,X3,…,Xj,…Xn}を任意に変更することができる。
【0027】
例えば、{F1,F2,F3,…,Fj,…Fn}={0,0,1,…0,…,1}とすると、
{X1,X2,X3,…,Xj,…Xn}={A1,A2,/A3,…,Aj,…/An}
となる。また、{F1,F2,F3,…,Fj,…Fn}={1,0,1,…1,…,0}とすると、
{X1,X2,X3,…,Xj,…Xn}={/A1,A2,/A3,…,/Aj,…An}
となる。
【0028】
アドレス発生器11から出力されるアドレスは、周期的に全アドレスを指し示す。したがって、アドレス変更用レジスタ15と排他的論理和回路16とを用いてアドレスの任意のビットを反転することにより、アドレスのアクセス順を変更することができる。
【0029】
次に、論理反転回路18の機能について説明する。
【0030】
データ発生器13から出力されるビット列Dxを、
Dx={D1,D2,D3,…,Dn}
とする。論理反転回路18から被検査メモリ12に出力されるビット列Ixを、
Ix={I1,I2,I3,…,In}
とする。また、被検査メモリ12から読み出されるビット列Kxを、
Kx={K1,K2,K3,…,Kn}
とする。論理反転回路18からのデータ比較器14に出力されるビット列Exを、
Ex={E1,E2,E3,…,En}
とする。
【0031】
データ比較器14では、書き込みに出力した期待値としてのビット列Dxと読み出したビット列Exとを比較する。
【0032】
反転パターン設定用レジスタ17のLSB信号=0のときは、論理反転回路18は非反転状態であり、Ix=Dxであり、また、Ex=Kxである。
【0033】
ビット列Dxとビット列Exとを比較して、Ex=Dxであれば、Kx=Ixであることから、被検査メモリ12における書き込み動作および読み出し動作が適正に行われたと判定される。
【0034】
一方、LSB信号=1のときは、論理反転回路18は反転状態であり、Ix=/Dx(つまり、/Ix=Dx)であり、また、Ex=/Kx={/K1,/K2,/K3,…,/Kn}である。
【0035】
ビット列Dxとビット列Exとを比較して、Ex=Dxであれば、/Kx=/Ixであることから、被検査メモリ12における書き込み動作および読み出し動作が適正に行われたと判定される。
【0036】
テスト用データの書き込みについて、一定周期で反転、非反転を繰り返すことにより、各アドレスに合わせて任意のテスト用データを被検査メモリ12に書き込むことができる。
【0037】
また、メモリデバイスの検査で比較するデータは、上記のように必ず書き込みを行ったデータであり、書き込み時も読み出し時も同じインバータ動作をさせるため、周期的な変更にかかわらず比較が可能となる。
【0038】
また、被検査メモリ12のコントロール信号についても、メモリコントロール用レジスタ19での設定に応じて任意に変更できるため、必要に応じたメモリ制御状態を実現できる。
【0039】
【発明の効果】
以上のように本発明によれば、被検査メモリのアドレスに対するアクセス順を変更することを通じてテスト用データの変更を実現しており、BIST回路の変更なしに、書き込みデータを変更することができる。
【0040】
また、被検査メモリとデータ発生器およびデータ比較器との間に論理反転回路を介挿し、この論理反転回路を制御することにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができ、また、適正に比較することができる。
【図面の簡単な説明】
【図1】本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【図2】従来の技術における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【符号の説明】
11:アドレス発生器
12:被検査メモリ
13:データ発生器
14:データ比較器
15:アドレス変更用レジスタ
16:排他的論理和回路
17:反転パターン設定用レジスタ
18:論理反転回路
19:メモリコントロール用レジスタ
19a,19b…19n:シフトレジスタ
CLK:クロック
Claims (5)
- クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データと比較するように構成された半導体集積回路であって、
アドレスアクセス順変更のための変更用データを設定可能なアドレス変更用レジスタと、
前記アドレス発生器からのアドレスと前記アドレス変更用レジスタからの変更用データとの排他的論理和を演算して前記被検査メモリのアドレス入力に出力する排他的論理和回路と
を備えた自己テスト機能付きの半導体集積回路。 - さらに、前記被検査メモリと前記データ発生器および前記データ比較器との間に介挿された論理反転回路と、
前記論理反転回路における反転のパターンを決める反転パターンデータを設定可能で、前記クロックに同期して前記反転パターンデータをシフトさせながら前記論理反転回路に出力する反転パターン設定用レジスタと
を備えた請求項1に記載の自己テスト機能付きの半導体集積回路。 - 前記反転パターン設定用レジスタは、前記クロックにより周期的にデータシフトするシフトレジスタに構成され、前記シフトレジスタのLSB信号を前記論理反転回路に出力するように構成されている請求項2に記載の自己テスト機能付きの半導体集積回路。
- さらに、前記被検査メモリのコントロール端子に印加するコントロールパターンデータを設定可能で、前記クロックに同期して前記コントロールパターンデータをシフトさせながら前記被検査メモリに出力するメモリコントロール用レジスタを備えた請求項1から請求項3までのいずれかに記載の自己テスト機能付きの半導体集積回路。
- 前記メモリコントロール用レジスタは、前記クロックにより周期的にデータシフトする複数のシフトレジスタから構成され、前記複数のシフトレジスタそれぞれのLSB信号を前記被検査メモリに出力するように構成されている請求項4に記載の自己テスト機能付きの半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003164615A JP2005004822A (ja) | 2003-06-10 | 2003-06-10 | 自己テスト機能付きの半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003164615A JP2005004822A (ja) | 2003-06-10 | 2003-06-10 | 自己テスト機能付きの半導体集積回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005004822A true JP2005004822A (ja) | 2005-01-06 |
Family
ID=34091339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003164615A Pending JP2005004822A (ja) | 2003-06-10 | 2003-06-10 | 自己テスト機能付きの半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2005004822A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007212462A (ja) * | 2006-02-08 | 2007-08-23 | Robert Bosch Gmbh | 圧力測定装置および圧力測定装置のパラメータ化方法 |
JP2008297811A (ja) * | 2007-05-31 | 2008-12-11 | Nippon Jukankyo Kk | 棟換気材 |
US7971116B2 (en) | 2007-07-17 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor storage device and test method therefor |
JP2013077342A (ja) * | 2011-09-29 | 2013-04-25 | Advantest Corp | 試験装置および試験方法 |
US9159456B2 (en) | 2013-11-05 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2019192322A (ja) * | 2018-04-27 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム |
-
2003
- 2003-06-10 JP JP2003164615A patent/JP2005004822A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007212462A (ja) * | 2006-02-08 | 2007-08-23 | Robert Bosch Gmbh | 圧力測定装置および圧力測定装置のパラメータ化方法 |
JP2008297811A (ja) * | 2007-05-31 | 2008-12-11 | Nippon Jukankyo Kk | 棟換気材 |
US7971116B2 (en) | 2007-07-17 | 2011-06-28 | Renesas Electronics Corporation | Semiconductor storage device and test method therefor |
JP2013077342A (ja) * | 2011-09-29 | 2013-04-25 | Advantest Corp | 試験装置および試験方法 |
US9159456B2 (en) | 2013-11-05 | 2015-10-13 | Kabushiki Kaisha Toshiba | Semiconductor device |
JP2019192322A (ja) * | 2018-04-27 | 2019-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置、半導体装置のメモリテスト方法、テストパターン生成プログラム |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100597771B1 (ko) | 메모리용 테스트 회로 | |
JP2007240414A (ja) | 半導体集積回路及びその設計装置 | |
US7526688B2 (en) | Parallel bit testing device and method | |
JP5014907B2 (ja) | 半導体記憶装置及びそのテスト方法 | |
JP2005004822A (ja) | 自己テスト機能付きの半導体集積回路 | |
US7149944B2 (en) | Semiconductor integrated circuit device equipped with read sequencer and write sequencer | |
JPWO2002093583A1 (ja) | 半導体メモリ試験装置及び不良解析用アドレス発生方法 | |
JP2007272982A (ja) | 半導体記憶装置およびその検査方法 | |
JPH0991997A (ja) | メモリテスト回路 | |
JP2003316566A (ja) | パイプラインプロセッサ | |
JP2003346498A (ja) | Bist回路 | |
US7783942B2 (en) | Integrated circuit device with built-in self test (BIST) circuit | |
JP3791757B2 (ja) | 診断機能を備えた半導体集積回路 | |
JP6143646B2 (ja) | 半導体装置 | |
JP4724774B2 (ja) | 半導体回路装置、メモリテスト回路及び半導体回路装置の試験方法 | |
JP2006058242A (ja) | 集積回路 | |
JP4869911B2 (ja) | ロジックbist回路及びモジュロ回路 | |
JP2005003556A (ja) | スキャンフリップフロップ回路、およびレジスタファイル | |
JP2008085519A (ja) | クロック制御回路および半導体集積回路 | |
JP5453981B2 (ja) | Lsi、及びそのテストデータ設定方法 | |
JP4773148B2 (ja) | テスト回路及びテスト方法 | |
JP2003004810A (ja) | 半導体デバイス試験装置 | |
JP2003208797A (ja) | 半導体装置及び該半導体装置のテスト方法 | |
JP2005203085A (ja) | 内蔵メモリのフェイルを検出するための半導体テスト装置 | |
JP2008010072A (ja) | 半導体集積回路装置 |