KR100597771B1 - 메모리용 테스트 회로 - Google Patents

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KR100597771B1
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엔이씨 일렉트로닉스 가부시키가이샤
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

테스트될 메모리의 CS 신호, 어드레스 신호, 데이터 신호 또는 R/W 신호를 생성하는 각 신호 생성 회로, 및 이들 신호 생성 회로의 제어 데이터를 생성하는 테스트 설정 제어 회로를 제공한다. 신호 생성 회로 및 테스트 설정 제어 회로는 시프트 레지스터를 구비하고, 제어 데이터 및 테스트 데이터는 외부 단자로부터 이들 시프트 레지스터에 순차적으로 입력된다.
테스트 회로, 선택기, RAM, CS 신호 생성 회로, 어드레스 신호 생성 회로, 데이터 신호 생성 회로, R/W 신호 생성 회로, 테스트 설정 제어 회로, 테스트 설정 모드, 테스트 실행 모드.

Description

메모리용 테스트 회로{TEST CIRCUIT FOR MEMORY}
도 1은 본 발명의 실시형태에 따른 메모리용 테스트 회로가 집적되는 LSI의 구성을 도시하는 도면.
도 2는 본 발명의 실시형태에 따른 테스트 제어 신호의 조합에 의한 메모리용 테스트 회로의 동작을 정리한 도면.
도 3은 본 발명의 실시형태에 따른 메모리용 테스트 회로의 "설정 모드"의 동작 예를 도시하는 타이밍도.
도 4는 본 발명의 실시형태에 따른 메모리용 테스트 회로의 "테스트 동작 설정"의 동작 예를 도시하는 타이밍도.
도 5는 본 발명의 실시형태에 따른 메모리용 테스트 회로의 테스트 설정 제어 회로의 구성예를 도시하는 도면.
도 6은 본 발명의 실시형태에 따른 메모리용 테스트 회로의 CS 신호 생성 회로의 구성예를 도시하는 도면.
도 7은 본 발명의 실시형태에 따른 메모리용 테스트 회로의 어드레스 신호 생성 회로의 구성예를 도시하는 도면.
도 8은 본 발명의 실시형태에 따른 메모리용 테스트 회로의 데이터 신호 생성 회로의 구성예를 도시하는 도면.
도 9는 본 발명의 실시형태에 따른 메모리용 테스트 회로의 R/W 신호 생성 회로 테스트 설정 제어 회로의 구성예를 도시하는 도면.
도 10은 제 1 종래 기술에 따른 메모리용 테스트 회로의 구성을 도시하는 도면.
도 11은 제 2 종래 기술에 따른 메모리용 테스트 회로의 구성을 도시하는 도면.
*도면의 주요 부분에 대한 부호의 설명*
1 : 테스트 스위치 신호 2: 출력 데이터 신호
31, 32, 33, 34 : 테스트 제어 신호 4 : 선택기
500 : 테스트 회로 510 : CS 신호 생성 회로
520 : 어드레스 신호 생성 회로 530 : 데이터 신호 생성 회로
540 : R/W 신호 생성 회로 550 : 선택기
560 : 테스트 설정 제어 회로
본 발명은 메모리용 테스트 회로에 관한 것으로, 특히, 메모리 및 논리 섹션이 하나의 반도체 칩상에 혼재된 반도체 집적 회로의 메모리용 테스트 회로에 관한 것이다.
최근에, ASIC 및 마이크로프로세서와 같은 논리 섹션에 메모리가 혼재된 여 러 종류의 LSIs가 제안되어 있다. 이러한 종류의 LSI에서, 메모리의 통상의 동작은 논리 섹션으로부터의 신호에 의해 제어되고, 예를 들어, 판독 명령이 논리 섹션으로부터 송신될 때, 메모리는 논리 섹션으로 선택된 어드레스의 데이터를 출력한다. 유사하게, 메모리는 논리 섹션으로 선택된 어드레스의 데이터를 출력한다. 이러한 종류의 LSI에서, 복잡한 논리 섹션을 통해 메모리를 테스트하는 것이 실용적이지 않기 때문에, 메모리를 테스트하기 위한 여러 전용 테스트 회로가 제안되어 있다.
도 10은 메모리용의 종래의 테스트 회로의 구성을 도시하는 도면 (특허 문헌 1 참조 (JP-P2002-42493A) (도 5)) 이다. 도 10에서, 211은 메모리 테스트의 대상인 메모리 회로이고, 복수의 데이터 입력 단자 (DI) 및 복수의 데이터 출력 단자 (DO) 를 갖는다. 212는 외부 입력 단자 (NI) 를 갖는 내부 논리 회로이고, 213 및 214 각각은 선택기이고, 테스트 모드 단자 (TEST) 로부터의 스위치 제어 신호에 의해 입력 단자 (A 및 B) 를 서로 스위치한다.
다음으로, 동작에 관하여 설명한다. 통상의 데이터를 기록하는 경우에, 테스트 모드 단자 (TEST) 로부터의 스위치 제어 신호에 의해, 선택기 (213 및 214) 는 모두 입력 단자 (A) 를 선택한다. 통상의 데이터는 외부 입력 단자 (NI) 로부터 입력되고, 내부 논리 회로 (212) 및 선택기 (213) 를 통해 데이터 입력 단자 (DI) 로부터 메모리 회로 (211) 에 기록된다. 또한, 통상의 데이터를 판독하는 경우에, 데이터는 내부 논리 회로 (212) 및 선택기 (214) 를 통해 메모리 회로 (211) 의 데이터 출력 단자 (DO) 로부터 외부 출력 단자 (OUT) 로 출력된다.
테스트 데이터를 기록하는 경우에, 테스트 모드 단자 (TEST) 로부터의 스위치 제어 신호에 의해, 선택기 (213 및 214) 는 모두 입력 단자 (B) 를 선택한다. 테스트 데이터는 테스트 입력 단자 (TI) 로부터 입력되고, 선택기 (213) 를 통해 데이터 입력 단자 (DI) 로부터 메모리 회로 (211) 에 기록된다. 또한, 테스트 데이터를 판독하는 경우에, 테스트 데이터는 선택기 (214) 를 통해 메모리 회로 (211) 의 데이터 출력 단자 (DO) 로부터 외부 출력 단자 (OUT) 로 출력된다.
메모리를 테스트할 때, 선택기 (213 및 214) 의 스위치 제어에 의해, 이러한 종래의 메모리 테스트 회로는 내부 논리 회로 (212) 를 수반하지 않고 단일의 메모리 회로 (211) 의 메모리를 테스트할 수 있다.
종래 기술의 메모리의 다른 테스트 회로로서, 내장형 자기 테스트 회로 (BIST 회로) 가 공지되어 있다. 상기 언급한 메모리의 테스트 회로에서는, 모든 테스트 패턴의 생성 및 출력 데이터의 분석이 외부 테스터에 의해 처리되지만, BIST 회로에서는, 테스트 패턴 생성기 및 테스트 결과 분석기가 제공되어, 테스트의 판정 결과만이 외부 테스터로 출력된다. 따라서, BIST 회로에서는, LST에 필요한 테스트용 단자의 수가 작다는 장점이 있다.
그러나, 일반 BIST 회로에는, 시퀀서가 메모리 테스트 회로 내에 제공되고, 시퀀서가 테스트 컨텐츠를 제어하기 때문에, 테스트 컨텐츠가 고정되고, LSI 설계 이후에 테스트 컨텐츠를 변경하는 것이 불가능하다.
따라서, LSI 설계 이후에도 테스트 컨텐츠의 변경을 가능하게 하는 방법으로서, 프로그램 가능한 BIST 회로가 고려되고 있다. 도 11은 일반적으로 고려될 수 있는 프로그램 가능한 BIST 회로의 구성도이다. RAM 테스트 명령용 메모리 (102) 에는, 테스트 컨텐츠를 생성하는 알고리즘을 나타내는 프로그램 데이터 (101) 가 외부 입력 단자로부터 입력되고, 저장된다. 테스트 모드 설정 신호 (TEST) 가 소정의 논리가 될 때, RAM 테스트 제어 회로 (103) 는 테스트 모드로 설정되고, RAM 테스트 클럭 (CLK) 과 동기하여 동작하고, 어드레스 지정 신호 (106) 를 RAM 테스트 명령용 메모리 (102) 에 제공하고, RAM 테스트 명령용 메모리 (102) 로부터 프로그램 데이터 (107) 를 순차적으로 판독한다.
테스트 패턴 생성기 (110) 는 RAM 테스트 제어 회로 (103) 로부터 출력된 제어 신호에 따라 프로그램 데이터에 대응하는 테스트 패턴 데이터 (111) 를 순차적으로 생성한다. 테스트 패턴 데이터 (111) 는 선택기 (114) 에 의해 통상의 동작동안 신호 (115) 로 스위치되고, 테스트될 메모리 (116) 로의 입력 데이터로서 선택된다.
이 프로그램 가능한 BIST 회로에서, RAM 테스트 명령용 메모리에 유지되어 있는 프로그램 데이터를 변경함으로써, 임의의 RAM 테스트를 수행하는 것이 가능하다. 또한, RAM 테스트 명령 메모리로 인한 영역 증가를 피하기 위해, RAM 테스트 명령 메모리 대신에, LSI 내부에 스캔 패스 레지스터를 대용하는 방법이 제안되어 있다 (특허 문헌 2 (JP-P2001-297598A)(도 1) 참조).
이 방법에서, 선택기를 스위치 제어함으로써, 메모리 회로의 테스트가 내부 논리 회로를 수반하지 않고 처리되고, 데이터 입력 단자 및 데이터 출력 단자에 대응하는 테스트용 단자가 필요하게 된다. 따라서, 데이터 입력 또는 데이터 출 력의 비트 폭이 크거나, 복수의 메모리가 집적되는 경우에, 다수의 테스트용 단자가 필요하다는 결점이 있기 때문에 실용적이지 못하다.
일반 BIST 회로에는, 시퀀서가 회로 내부에 제공되고, 시퀀서가 테스트 컨텐츠를 제어하기 때문에, 테스트 컨텐츠가 고정되고, LSI 설계 이후에 테스트 컨텐츠를 변경하는 것이 불가능하다. 한편, 도 11에 도시한 바와 같은 BIST 회로에서, LSI 내부에 RAM 테스트 명령용 메모리의 내장으로 인한 영역의 증가, 및 RAM 테스트 명령용 메모리 자체의 테스트 또한 문제점이 된다. 특허 문헌 2에 제안된 BIST 회로에서, RAM 테스트 명령용 메모리의 추가로 인한 영역의 증가가 발생하지는 않지만, RAM 테스트 명령용 메모리의 대용으로서 사용되는 LSI 내부의 스캔 패스 레지스터로부터 프로그램을 도출시키기 위한 신호선 등으로 인한 영역의 증가, 및 레이아웃 동안의 기록 특성의 저하가 문제점이 된다. 또한, 이들 테스트 회로는 프로그램으로부터 테스트 패턴을 생성하기 때문에, RAM 테스트 제어 회로 및 테스트 패턴 생성기에서는, 프로그램의 디코딩, RAM등의 제어 신호의 생성을 위한 회로가 필요해서, 회로 크기가 커진다는 결점이 있다.
본 발명은 전술한 문제점을 해결하고, 최소한의 테스트용 외부 단자 및 회로의 추가에 의해, 테스트 컨텐츠가 변경될 수 있는 메모리용 테스트 회로를 구현하는 것을 목적으로 한다.
본 발명의 메모리용 테스트 회로는, 메모리와 함께 반도체 집적 회로에 내장되는 테스트 회로에서, 테스트 회로가 상기 메모리용 테스트 신호를 생성하는 테스 트 신호 생성 회로, 및 상기 테스트 신호 생성 회로를 제어하는 제어 회로를 갖고, 외부로부터 입력되는 제 1 제어 신호 입력에 따라서 테스트 설정 모드 및 테스트 실행 모드가 서로 스위치되고, 상기 테스트 설정 모드에서, 상기 테스트 신호 생성 회로로 입력되는 테스트 신호의 초기 데이터 및 상기 테스트 신호 생성 회로를 제어하는 제어 데이터, 및 상기 제어 회로로의 제어 데이터가 동일한 단자로부터 순차적으로 입력되도록 구성된다.
본 발명에서, 외부로부터 입력되는 제 1 제어 신호 입력에 따라서 테스트 설정 모드 및 테스트 실행 모드가 서로 스위치되고, 상기 설정 모드에서, 상기 테스트 신호 생성 회로로 입력되는 테스트 신호의 초기 데이터 및 상기 테스트 신호 생성 회로를 제어하는 제어 데이터, 및 상기 제어 회로로의 제어 데이터가 동일한 단자로부터 순차적으로 입력되도록 구성되기 때문에, 소수의 외부 단자에 의해 메모리의 컨텐츠를 변경시키는 것이 가능하다.
본 발명의 목적, 특징 및 이점을 상세한 설명 및 도면을 참조하여 상세히 설명한다.
이하, 도면을 참조하고, 본 발명의 실시형태에 기초하여 본 발명을 더욱 상세히 설명한다.
도 1은 본 발명의 실시형태에 관한 메모리용 테스트 회로를 구비하는 LSI의 구성을 도시한다. 본 발명의 메모리용 테스트 회로가 적용되는 LSI는 복수의 RAM (91 ~ 9m) 및 테스트 회로 (500) 를 구비한다.
테스트 회로 (500) 의 출력 (6) 은 테스트 동안 신호가 각각의 RAM (91 - 9m) 에 입력되는 데이터 신호, 어드레스 신호, 칩 선택 (CS) 신호 및 판독/기록 신호이고, 선택기 (4) 의 입력중의 하나, 및 선택기 (4) 의 입력중의 다른 입력에 접속되고, 데이터 신호, 어드레스 신호, CS 신호 및 R/W 신호는 통상의 동작 동안 각각의 RAM (91 - 9m) 에 입력 신호 (7) 로서 접속된다.
선택기 (4) 는 외부 단자로부터 입력된 테스트 스위치 신호 (1) 에 의해 신호 (6 및 7) 를 스위치하고, 그 출력 신호 (8) 는 각각의 RAM (91 - 9m) 에 입력된다. CS 신호에 의해 선택된 RAM은 R/W 신호의 값으로 데이터를 판독 또는 기록한다.
또한, 각각의 RAM (91 - 9m) 으로부터의 출력이 테스트 회로 (500) 에 입력되고, 선택기 (550) 에 의해 선택된 RAM의 출력 데이터가 출력 데이터 신호 (2) 로서 LSI로부터 외부로 출력된다.
테스트 회로 (500) 는 선택기 (4), RAM의 CS 신호를 생성하는 CS 신호 생성 회로 (510), RAM의 어드레스 신호를 생성하는 어드레스 신호 생성 회로 (520), RAM에 기록 데이터를 생성하는 데이터 신호 생성 회로 (530), RAM에 R/W 신호를 생성하는 R/W 신호 생성 회로 (540), CS 신호에 의해 선택된 RAM으로부터 출력 신호를 선택하는 선택기 (550), 및 RAM의 CS 신호, 어드레스 신호 및 데이터 신호의 값등을 제어하는 테스트 설정 제어 회로 (560) 로 구성된다. LSI의 제어 단자로부터의 테스트 제어 신호 (31 - 34) 는 테스트 설정 제어 회로 (560) 에 입력된다.
본 발명의 테스트 신호 생성 회로인, CS 신호 생성 회로 (510), 어드레스 신 호 생성 회로 (520), 데이터 신호 생성 회로 (530) 및 R/W 신호 생성 회로 (540) 로부터의 출력 신호가 각 RAM으로의 테스트 신호 (6) 로서 선택기 (4) 로 출력된다.
어드레스 신호 생성 회로 (520) 는 RAM으로의 어드레스 신호를 증가/감소 (Inc/Dec) 시키는 Inc/Dec 회로 (521), 및 그것 (Inc/Dec 선택) 을 제어하는 Inc/Dec 제어 회로 (522) 를 구비한다.
데이터 신호 생성 회로 (530) 는 RAM으로의 기록 데이터를 반전/비반전시키는 반전/비반전 회로 (531) 를 구비한다.
CS 신호 생성 회로 (510), 어드레스 신호 생성 회로 (520), 데이터 신호 생성 회로 (530) 및 테스트 설정 제어 회로 (560) 은 시프트 레지스터 (SR) 를 구비한다. Inc/Dec 제어 회로 (522) 는 레지스터 (R) 를 구비한다. 값을 설정하는 데이터가 되는 테스트 제어 신호 (31) 가 이들 SR 및 R로 입력된다. 이들 SR 및 R을 구성하는 플립-플롭에서, 외부 단자로부터 입력되는 테스트 리셋 신호 (12) 가 미리 입력됨으로써 초기값 0이 설정된다.
테스트 설정 제어 회로 (560) 의 구성예가 도 5에 도시되어 있다. 테스트 설정 제어 회로 (560) 는 CS 신호 생성 회로 (510) 의 SR, 어드레스 신호 생성 회로 (520) 의 SR, 데이터 신호 생성 회로 (530) 의 SR 및 Inc/Dec 제어 회로 (522) 의 R을 선택하고, CS 신호 생성 회로 (510), 어드레스 신호 생성 회로 (520), 데이터 신호 생성 회로 (530) 및 R/W 신호 생성 회로 (540) 의 동작을 제어한다.
도 5에서, 신호 (570-5 - 570-8) 는 각각 CS 신호 생성 회로 (510) 의 SR, 어드레스 신호 생성 회로 (520) 의 SR, Inc/Dec 제어 회로 (522) 의 R, 및 데이터 신호 생성 회로 (530) 의 SR의 선택 신호이다. 선택 신호 (570-5 - 570-8) 는 디코더에서 SR을 구성하는 각 플립-플롭 (F/F) 의 값을 디코딩함으로써 생성된다. 또한, 선택 신호 (570-5 - 570-8) 는 테스트 제어 신호 (34) 가 0 이고 테스트 제어 신호 (32) 가 1 일 때, 활성화된다. 이 SR 값의 설정은 테스트 제어 신호 (34) 에 0, 테스트 제어 신호 (33) 에 1 을 제공하고, 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정하고, LSI의 다른 논리 섹션에 공통인 외부 단자로부터 입력된 클럭 (11) 과 동기하여 값을 래칭 (latching) 함으로써 처리된다. 신호 (570-1 - 570-4) 는 각각 CS 신호 생성 회로 (510), 어드레스 신호 생성 회로 (520), 데이터 신호 생성 회로 (530) 및 R/W 신호 생성 회로 (540) 의 제어 신호이다. 제어 신호 (570-1 - 570-4) 는 테스트 제어 신호 (34) 가 1 일 때 유효하게 된다.
CS 신호 생성 회로 (510) 의 구성예가 도 6에 도시되어 있다. 이 도면은 4개의 RAMs이 있는 경우를 도시한다. CS 신호 생성 회로 (510) 는 CS 신호 생성 회로 (510) 의 SR을 구성하는 F/F의 값에 기초하여 CS 신호를 생성한다. SR 값의 설정은 테스트 설정 제어 회로 (560) 의 SR 값을 설정한 이후에, 선택 신호 (570-5) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 0, 테스트 제어 신호 (32) 에 1을 제공하고, 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정하고, 클럭 (11) 과 동기하여 값을 래칭함으로써 처리된다. CS 신호 생성 회로 (510) 로부터 출력된 CS 신호 (6-510) 는 제어 신호 (570-1) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 1 을 제공함으로써 출력된다.
어드레스 신호 생성 회로 (520) 의 구성예가 도 7에 도시되어 있다. 이 도면은 어드레스선이 4 비트 폭을 갖는 경우를 도시한다. 어드레스 신호 생성 회로 (520) 는 어드레스 신호 생성 회로 (520) 의 SR 값에 기초하여 어드레스 신호를 생성한다. 초기 어드레스 값이 되는 SR 값의 설정은 테스트 설정 제어 회로 (560) 의 SR 값의 설정 이후에, 선택 신호 (570-6) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 0, 테스트 제어 신호 (32) 에 1을 제공하고, 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정하고, 클럭 (11) 과 동기하여 값을 래칭함으로써 처리된다. 어드레스 신호 생성 회로 (520) 의 SR은 초기 어드레스를 설정하는 선택 신호 (570-6) 가 활성화되는 기간 동안에만 SR을 구성하는 각 F/F을 시프트-레지스터 접속시키고 Inc/Dec 회로 (521) 로부터 출력된 어드레스 신호를 테스트 실행 동안 각각의 플립-플롭에 병렬로 기록하는 선택기를 구비한다.
Inc/Dec 제어 회로 (522) 는 Inc/Dec 제어 회로 (522) 의 레지스터 (R) 값에 기초하여 Inc/Dec 제어 신호를 생성하고, 이 값에 기초하여, Inc/Dec 회로 (521) 는 Inc 및 Dec를 서로 스위치한다. R 값의 설정은 테스트 설정 제어 회로 (560) 의 SR 값의 설정 이후에, 선택 신호 (570-7) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 0 및 테스트 제어 신호 (32) 에 1 을 제공하고, 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정하고, 클럭 (11) 과 동기하여 값을 래칭함으로써 처리된다.
어드레스 신호 생성 회로 (52) 로부터 출력된 어드레스 신호 (6-520) 에서, SR의 각 플립-플롭 값이 출력된다. 어드레스 신호 (6-520) 는 Inc/Dec 회로 (521) 로 입력되고, Inc/Dec 회로 (521) 는 어드레스 신호 (6-520) 를 Inc/Dec하고 그것을 출력한다. 또한, 제어 신호 (570-2) 가 테스트 제어 신호 (34) 에 1 및 테스트 제어 신호 (33) 에 1을 제공함으로써 활성화될 때, Inc/Dec 회로 (521) 로부터의 출력은 어드레스 신호 생성 회로 (520) 의 SR의 각 플립-플롭으로 병렬로 기록된다 (어드레스 신호가 Inc/Dec 된다). 제어 신호 (570-2) 가 활성화되지 않을 때, 어드레스 신호 생성 회로 (520) 의 SR의 값 (어드레스 신호) 은 변경되지 않는다.
데이터 신호 생성 회로 (530) 의 구성예가 도 8에 도시되어 있다. 이 도면은 데이터선이 4 비트 폭을 갖는 경우를 도시한다. 데이터 신호 생성 회로 (530) 는 데이터 신호 생성 회로 (530) 의 SR의 각 F/F 값에 기초하여, RAM으로의 기록 데이터가 되는 데이터 신호를 생성한다. SR 값의 설정은 테스트 설정 제어 회로 (560) 의 SR 값의 설정 이후에, 선택 신호 (570-8) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 0 및 테스트 제어 신호 (32) 에 1을 제공하고, 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정하고, 클럭 (11) 과 동기하여 값을 래칭함으로써 처리된다.
반전/비반전 회로 (531) 는 데이터 신호 생성 회로 (530) 의 SR의 각 F/F 값을 수신하고, 테스트 제어 신호 (34) 에 1 및 테스트 제어 신호 (32) 에 1을 제공함으로써 제어 신호 (570-3) 가 활성화될 때 SR의 각 F/F 값이 반전되는 데이터를 출력하고, 제어 신호 (570-3) 가 활성화되지 않을 때 비반전 데이터를 출력한다. 데이터 신호 생성 회로 (530) 로부터 출력된 데이터 신호 (6-530) 는 반전/비반전 회로 (531) 로부터의 출력이다.
R/W 신호 생성 회로 (540) 의 구성예가 도 9에 도시되어 있다. 이 도면은 4개의 RAMs가 있는 경우를 도시한다. R/W 신호 생성 회로 (540) 는 CS 신호 생성 회로 (510) 로부터의 출력 (6-510) 에 기초하여 출력한다. R/W 신호 생성 회로 (540) 로부터 출력된 R/W 신호 (6-540) 에 관하여, 제어 신호 (570-4) 를 활성화시키기 위해 테스트 제어 신호 (34) 에 1 및 테스트 제어 신호 (31) 에 1을 제공함으로써 1 (기록) 이 출력되고, 제어 신호 (570-4) 가 활성화되지 않을 때 0 (판독) 이 출력된다.
이하, 이 실시형태의 동작을 설명한다. 테스트 회로 (500) 의 동작은 "테스트 설정" 및 "테스트 실행" 2개로 나눠진다. "테스트 설정" 및 "테스트 실행"의 스위칭은 테스트 제어 신호 (34) 에 의해 처리된다.
먼저, "테스트 설정"의 동작을 설명한다. "테스트 설정"의 동작은 테스트될 RAM의 선택 (CS 값의 결정), 테스트 시작 어드레스 값의 결정, 어드레스 값의 Inc 또는 Dec의 선택, 및 기록 데이터 값의 결정을 수행하는 것이다. CS 신호, 어드레스 신호, 어드레스의 Inc 또는 Dec의 선택, 및 데이터 신호가 CS 신호 생성 회로 (510), 어드레스 신호 생성 회로 (520), Inc/Dec 제어 회로 (522) 및 데이터 신호 생성 회로 (530) 의 SR (시프트 레지스터) 또는 R (레지스터) 값에 의해 생성되기 때문에, 이들 SR 또는 R 값을 설정하는 것이 "테스트 설정"에서의 작업이다.
이하, "테스트 설정"의 흐름을 설명한다. 1. 0이 테스트 제어 신호 (34)에 제공된다. 2. 1이 테스트 제어 신호 (33) 에 제공되고, 테스트 제어 회로 (560) 의 SR 값이 테스트 제어 신호 (31) 를 시리얼 입력으로서 가정함으로써 설정되고, 설정될 SR 또는 R (여기서, CS 신호 생성 회로 (510), 어드레스 신호 생성 회로 (520) 및 데이터 신호 생성 회로 (530) 의 SR, 및 Inc/Dec 제어 회로 (522) 의 R) 이 선택된다. 3. 1이 테스트 제어 신호 (32) 제공되고, 2에서 선택된 SR 또는 R 값이 테스트 제어 신호를 시리얼 입력으로서 가정함으로써 설정된다. 4. 모든 SR 또는 R 값이 설정될 때 까지 2. 및 3.이 반복된다.
다음으로, "테스트 실행"의 동작을 설명한다. "테스트 실행"의 동작은 RAM으로의 데이터를 판독/기록 (R/W) 하는 것이다. 어드레스의 Inc (Dec) 의 유무 및 R/W 또는 데이터 반전의 유무가 "테스트 실행"에서 제어될 수 있다.
1이 테스트 제어 신호 (33) 에 제공될 때, 어드레스 생성 회로 (520) 의 SR 값을 Inc (Dec) 하고, 0이 제공될 때, Inc (Dec) 하지 않는다. Inc 또는 Dec의 선택이 "테스트 설정" 동안 Inc/Dec 제어 회로 (522) 의 R에서 설정된다. 1이 테스트 제어 신호 (32) 에 제공될 때, RAM으로의 기록이 수행되고, 0이 제공될 때, 판독이 수행된다. 1이 테스트 제어 신호 (31) 에 제공될 때, 데이터 신호 생성 회로 (530) 의 SR 값의 반전이 수행되고, 0이 제공될 때, 반전이 수행되지 않는다.
테스트 제어 신호의 조합에 의한 테스트 회로 동작의 정리가 도 1에 도시되어 있다. 이하, 도 2에 도시한 동작 컨텐츠를 따른 동작의 예를 설명한다.
먼저, "테스트 설정" 동작의 예가 도 3에 도시되어 있다. 테스트 제어 신호 (34) 에 0을 제공함으로써, "테스트 설정"이 확립된다. 시간 0에서, 테스트 설정 제어 회로 (560) 의 SR은 CS 신호 생성 회로의 SR을 선택 (CS) 한다. 여기서, 1이 테스트 제어 신호 (32) 에 제공될 때, 테스트 제어 신호 (31) 의 값이 시리얼 입력에 의해 CS 신호 생성 회로 (510) 의 SR에 입력되고, 값이 설정 (RAM (91) 이 선택) 된다.
시간 1에서, 1이 테스트 제어 신호 (33) 에 제공될 때, 테스트 제어 신호 (31) 의 값이 시리얼 입력에 의해 테스트 설정 제어 회로 (560) 의 SR에 입력되고, 값이 설정 (Inc/Dec) 된다. 시간 2에서, 1이 테스트 제어 신호 (32) 에 제공될 때, 테스트 제어 신호 (31) 의 값이 Inc/Dec 제어 회로 (522) 의 R에 입력되고, 값이 설정 (Dec가 선택) 된다.
동일한 방식으로, 시간 5, 6 및 7에서 클럭 (11) 의 상승 동안 테스트 제어 신호 (31) 의 값 (1, 0 및 1) 이 데이터 신호 생성 회로 (530) 의 SR에 입력되고, 5 (16 진수) 가 설정되고, 시간 10, 11 및 12에서 클럭 (11) 의 상승 동안 테스트 제어 신호 (31) 의 값 (1, 1 및 0) 이 어드레스 신호 생성 회로 (520) 의 SR에 입력되고, 6 (16 진수) 이 설정된다. 이로써, 설정이 완료된다.
다음으로, "테스트 실행"의 동작 예를 도 4에 도시한다. 1을 테스트 제어 신호 (34) 에 제공함으로써, "테스트 실행"이 확립되고, 각 SR에 설정된 값이 RAM의 CS, 데이터 또는 어드레스 신호로서 출력된다. 시간 15에서, 1이 테스트 제어 신호 (32) 에 제공될 때, RAM의 R/W 신호는 1 (W) 이 된다. 시간 17에서, 1이 테스트 제어 신호 (31) 에 제공될 때, RAM의 데이터 신호 값은 반전된 값 A (16 진수) 가 된다. 시간 18 - 24에서, 1이 테스트 제어 신호 (33) 에 제공될 때, RAM의 어드레스는 감소된다.
전술한 바와 같이, 본 발명의 테스트 회로에서, 테스트 시작 어드레스 및 RAM에 기록될 데이터는 자유롭게 설정될 수 있고, 판독/기록, 데이터의 반전 또는 어드레스의 증가 (감소) 의 타이밍 또한 자유롭게 조작될 수 있다.
또한, 실시형태에 기초하여 설명하였지만, 본 발명의 메모리의 테스트 회로는 전술한 실시형태의 구성에 한정되지 않고, 전술한 실시형태의 구성으로부터의 여러 변경이 적용되는 회로가 본 발명의 범위에 포함된다. 예를 들어, 실시형태에서, 테스트될 메모리의 수 및 데이터 신호의 비트 폭 모두가 4개 이다는 가정으로 설명하였지만, 이들 수는 임의의 수로 쉽게 변경될 수 있다.
소수의 외부 단자에 의해 RAM의 테스트 컨텐츠를 변경시킬 수 있다는 것이 제 1 이점이다. 그 이유는, 테스트를 위해 필요한 데이터가 외부로부터 공급될 때 시리얼 입력이 사용되고, 외부 단자로부터의 어드레싱, R/W의 타이밍등을 제어할 수 있는 구조가 제공되기 때문이다.
소수의 하드웨어에 의해 RAM의 테스트 회로를 구성할 수 있다는 것이 제 2 이점이다. 그 이유는, 회로 내부에 테스트의 컨텐츠를 동작 또는 결정하기 위한 시퀀서, ROM 코드등을 갖지 않고, 회로 내부의 최소한의 시프트 레지스터 및 소수의 논리, 및 소수의 외부 단자에 의해 테스트 컨텐츠를 동작시킬 수 있는 구성이기 때문이다.

Claims (7)

  1. 반도체 집적 회로에 메모리와 함께 내장되는 메모리용 테스트 회로로서,
    외부로부터 제어 신호를 입력하는 제어 신호 입력 단자 및 데이터를 입력하는 데이터 입력 단자;
    상기 메모리를 위한 테스트 신호를 생성하는 테스트 신호 생성 회로; 및
    상기 테스트 신호 생성 회로의 제어를 수행하는 테스트 설정 제어 회로를 포함하고,
    상기 제어 신호 입력 단자로부터의 제어 신호에 기초하여 테스트 설정 모드와 테스트 실행 모드가 전환되고,
    상기 테스트 설정 모드에서, 상기 테스트 설정 제어 회로는 상기 데이터 입력 단자로부터의 시리얼 신호에 기초하여 상기 테스트 신호 생성 회로로 향하는 설정 제어 신호를 생성하고, 상기 테스트 신호 생성 회로는 상기 설정 제어 신호 및 상기 데이터 입력 단자로부터의 시리얼 신호에 기초하여 메모리를 테스트하는 테스트 신호를 설정하는 것을 특징으로 하는 메모리용 테스트 회로.
  2. 제 1 항에 있어서,
    상기 테스트 신호 생성 회로는, 칩 선택 신호 생성 회로, 어드레스 신호 생성 회로, 데이터 신호 생성 회로, 및 판독/기록 신호 생성 회로를 구비하는 것을 특징으로 하는 메모리용 테스트 회로.
  3. 제 1 항에 있어서,
    어드레스의 증/감 (increment and decrement) 의 제어, 판독/기록의 제어, 및 데이터 반전의 유무의 제어를, 외부로부터 입력되는 각각의 제 2, 제 3 및 제 4 제어 신호에 따라 수행하는 것을 특징으로 하는 메모리용 테스트 회로.
  4. 제 1 항에 있어서,
    선택된 메모리의 출력 데이터를 선택하고, 그것을 출력 데이터로서 외부로 출력하는 선택기를 더 구비하는 것을 특징으로 하는 메모리용 테스트 회로.
  5. 제 2 항에 있어서,
    상기 판독/기록 신호 생성 회로는, 상기 칩 선택 신호 생성 회로의 출력 신호에 기초하여 판독/기록 신호를 생성하는 것을 특징으로 하는 메모리용 테스트 회로.
  6. 제 1 항에 있어서,
    상기 테스트 회로는, 상기 제어 신호에 의해 상기 테스트 실행 모드로 전환된 때, 상기 테스트 신호 생성 회로에서의 테스트 신호 설정에 기초하여 상기 메모리의 테스트를 실행하는 것을 특징으로 하는 메모리용 테스트 회로.
  7. 메모리 및 테스트 회로를 내장한 반도체 집적 회로로서,
    상기 테스트 회로는, 상기 메모리용 테스트 신호를 생성하는 테스트 신호 생성 회로, 및 상기 테스트 신호 생성 회로의 제어를 수행하는 테스트 설정 제어 회로를 포함하고,
    상기 테스트 회로는 외부로부터의 제 1 제어 신호 입력에 따라 테스트 설정 모드 및 테스트 실행 모드로 전환되고,
    상기 테스트 회로는, 상기 테스트 설정 모드에서 상기 테스트 신호 생성 회로로 입력되는, 상기 테스트 신호의 초기 데이터 및 상기 테스트 신호 생성 회로를 제어하는 제어 데이터의 시리얼 입력, 및 동일한 단자로부터 상기 테스트 설정 제어 회로로 입력되는 제어 데이터를 수신하도록 구성되는 것을 특징으로 하는, 반도체 집적 회로.
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