JP4568055B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に、本発明は、試験装置に設けられたメモリの要求バンド幅を低減する試験装置及び試験方法に関する。

試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。具体的には、試験装置は、試験プログラムの命令をメモリから順次読み出して実行する。そして、試験装置は、各命令に対応付けられた試験パターンをメモリから読み出して、被試験デバイスの各端子に出力する。その結果出力された出力パターンは、被試験デバイスが出力すべき予め定められた期待値パターンと比較される。
現時点で、文献公知発明の存在を把握していないので、その記載を省略する。

以上のように、試験装置は、試験プログラムの実動作中において、試験プログラムの各命令と、試験パターンと、期待値パターンをメモリから読み出す。そして、メモリの記憶容量を有効に活用するためには、これらのデータは、共通する１つのメインメモリに格納されることが望ましい。この場合、メインメモリは、被試験デバイスの実動作中に、命令、試験パターン、及び期待値パターンを読み出すことができるバンド幅を実現しなければならない。

一方、試験の結果、被試験デバイスの不良が検出されたときには、その原因を追究するために、出力パターンを解析したい場合がある。これを実現するためには、出力パターンをメインメモリに格納することが望まれる。しかしながら、命令、試験パターン、及び期待値パターンの読み出しと共に、出力パターンをメインメモリに書き込むためには、メインメモリのバンド幅を更に高める必要があり、試験装置のコストが高くなってしまう。

そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスを試験する試験装置であって、被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列を格納する期待値パターン格納領域を有するメインメモリと、被試験デバイスに複数の試験パターンを順次入力することにより被試験デバイスから出力パターンを順次出力させる試験パターン出力部と、出力された出力パターンをメインメモリ上の出力パターン記憶領域に順次取り込むキャプチャ部と、出力パターンを出力パターン記憶領域に取り込む取込処理が終了した場合に、取り込んだ複数の出力パターンからなる出力パターン列、及び、期待値パターン列を、メインメモリから読み出すメモリ読出部と、読み出された期待値パターン列、及び、出力パターン列を比較する期待値比較部とを備える試験装置を提供する。

また、期待値比較部は、期待値パターン列に含まれる複数の期待値パターンのそれぞれと、出力パターン列に含まれる複数の出力パターンのそれぞれとを順次サイクル毎に比較し、期待値比較部が各期待値パターン及び対応する各出力パターンを繰り返し比較するサイクルのサイクル周期を、試験パターン出力部が被試験デバイスから各出力パターンを出力させるサイクルと比較して、大きく設定するサイクル周期切替部を更に備え、メモリ読出部は、サイクル周期切替部により設定されたサイクル周期で、メインメモリに格納された複数の出力パターンからなる出力パターン列、及び、期待値パターン列を、メインメモリから読み出し、期待値比較部は、期待値パターン列及び出力パターン列を、被試験デバイスから出力パターン列を出力させるサイクル数と同一のサイクル数により比較してもよい。

また、被試験デバイスから出力パターンを出力させる処理中に出力パターンをメインメモリに順次取り込む第１モード、又は、被試験デバイスから出力パターンを出力させる処理中に出力パターンに対応する期待値パターンをメインメモリから順次読み出す第２モードを設定するモード切替部を更に備え、第１モードが設定された場合において、キャプチャ部は、被試験デバイスから出力された出力パターンをメインメモリに順次取り込み、メモリ読出部は、取込処理が終了した場合に、メインメモリに格納された複数の出力パターンからなる出力パターン列、及び、期待値パターン列を、メインメモリから読み出し、期待値比較部は、読み出された期待値パターン列、及び、出力パターン列を比較し、第２モードが設定された場合において、キャプチャ部は、被試験デバイスから出力された出力パターンをメインメモリに格納せず、メモリ読出部は、期待値パターン列を期待値パターン格納領域から順次読み出し、期待値比較部は、メモリ読出部により読み出された期待値パターン列に含まれる複数の期待値パターンを、複数の出力パターンと順次比較してもよい。

また、被試験デバイスの試験プログラムを格納する命令メモリと、命令サイクル毎に、試験プログラムに含まれる複数の命令を順次実行する命令実行部とを更に備え、命令実行部は、取込処理が終了した場合に、試験プログラムに含まれる複数の命令の各々を順次再実行し、メモリ読出部は、再実行された複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンをメインメモリから読み出し、期待値比較部は、再実行された複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンを比較することにより、期待値パターン列及び出力パターン列を比較してもよい。

本発明の第２の形態においては、試験装置により被試験デバイスを試験する試験方法であって、試験装置は、被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列を格納する期待値パターン格納領域を有するメインメモリを備え、被試験デバイスに複数の試験パターンを順次入力することにより被試験デバイスから出力パターンを順次出力させる試験パターン出力段階と、出力された出力パターンをメインメモリ上の出力パターン記憶領域に順次取り込むキャプチャ段階と、出力パターンを出力パターン記憶領域に取り込む取込処理が終了した場合に、取り込んだ複数の出力パターンからなる出力パターン列、及び、期待値パターン列を、メインメモリから読み出すメモリ読出段階と、読み出された期待値パターン列、及び、出力パターン列を比較する期待値比較段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、試験装置のメインメモリの要求バンド幅を増やすことなく、被試験デバイスの出力パターンをメインメモリに格納することができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。

メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。

命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。

複数の期待値パターンメモリ１０８のそれぞれは、本発明に係る期待値パターン格納領域の一例であり、ＤＵＴ１００の各端子に対応して設けられる。そして、複数の期待値パターンメモリ１０８のそれぞれは、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を各端子毎に格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列を含む。

デジタルキャプチャメモリ１１０は、本発明に係る出力パターン記憶領域の一例であり、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。本実施形態において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、同一のメモリモジュール内の異なる記憶領域として設けられているが、これらの少なくとも１つが、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよい。

セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。

パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は本発明に係る命令実行部の一例であり、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる複数の命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。また、ベクタ生成制御部１１６は、テスタ制御装置１９０からの指示に基づいて命令を再実行してもよい。

セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判断結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判断結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判断結果を格納する。

複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。

チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２と、メモリ読出制御部１５４と、キャプチャ部１５６とを含む。

シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、ドライバ１７０と共に本発明に係る試験パターン出力部として機能し、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。

シーケンシャルパターン生成部１４６は、メモリ読出制御部１５４と共に、本発明に係るメモリ読出部の一例として機能し、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、テスタ制御装置１９０の指示に応じて、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。

ハント・コンペア部１４８は、本発明に係る期待値比較部の一例であり、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。また、ハント・コンペア部１４８は、メモリ読出制御部１５４によりデジタルキャプチャメモリ１１０から読み出された出力パターン列を入力し、期待値パターン列と比較してもよい。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターンが出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。

フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判断結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。

キャプチャ部１５６は、テスタ制御装置１９０からの指示に応じて、被試験デバイス１００から出力された出力パターンをデジタルキャプチャメモリ１１０に順次取り込む。被試験デバイス１００から出力パターンをデジタルキャプチャメモリ１１０に取り込むこの処理を取込処理と呼ぶ。メモリ読出制御部１５４は、シーケンシャルパターン生成部１４６と共に、本発明に係るメモリ読出部の一例として機能する。具体的には、メモリ読出制御部１５４は、テスタ制御装置１９０の指示に応じて、デジタルキャプチャメモリ１１０に格納された出力パターンを読み出してハント・コンペア部１４８に入力する。

タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、フォーマット制御部１４４と共に本発明に係る試験パターン出力部として機能し、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。

コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。テスタ制御装置１９０は、キャプチャ部１５６による出力パターンの取込処理、メモリ読出制御部１５４による出力パターンの読出処理、及び、シーケンシャルパターン生成部１４６による期待値パターンの読出処理を制御する。

図２は、本発明の実施形態に係るテスタ制御装置１９０の構成を示す。テスタ制御装置１９０は、モード切替部２００と、テスタ制御部２１０と、サイクル周期切替部２２０とを有する。モード切替部２００は、出力パターンキャプチャモード、又は、通常モードを設定する。出力パターンキャプチャモードとは、本発明に係る第１モードの一例であり、被試験デバイスを実時間動作させて出力パターンを出力させる処理中に出力パターンをメインメモリ１０２に順次取り込む動作モードである。通常モードとは、本発明に係る第２モードの一例であり、被試験デバイスを実時間動作させて出力パターンを出力させる処理中に出力パターンに対応する期待値パターンをメインメモリ１０２から順次読み出す動作モードである。

出力パターンキャプチャモードに設定されている場合の処理を説明する。まず、被試験デバイス１００から出力パターンを取り込む取込処理中において、キャプチャ部１５６は、テスタ制御部２１０の指示に応じて、被試験デバイス１００から出力された出力パターン列をメインメモリ１０２のデジタルキャプチャメモリ１１０に順次格納する。この取込処理において、試験装置１０が、期待値パターン及び出力パターンの比較を行わないので、シーケンシャルパターン生成部１４６は、期待値パターン列を読み出さない。

テスタ制御部２１０は、ベクタ生成制御部１１６からの信号に基づいて、取込処理が終了した旨を検出すると、以下の処理を行う。テスタ制御部２１０は、ベクタ生成制御部１１６に指示して、試験プログラムを再実行させる。テスタ制御部２１０は、メモリ読出制御部１５４に指示して、デジタルキャプチャメモリ１１０に格納された複数の出力パターンからなる出力パターン列を、メインメモリ１０２から読み出す。また、テスタ制御部２１０は、シーケンシャルパターン生成部１４６に指示して、期待値パターンメモリ１０８に格納された期待値パターン列を、メインメモリ１０２から読み出す。この結果、ハント・コンペア部１４８は、取込処理が終了した後に、複数の期待値パターンのそれぞれと、複数の出力パターンのそれぞれとを順次サイクル毎に比較できる。

より具体的には、メモリ読出制御部１５４は、テスタ制御部２１０の指示に応じて、サイクル周期切替部２２０により設定されたサイクル周期で、複数の出力パターンの各々をメインメモリ１０２から読み出す。そして、シーケンシャルパターン生成部１４６は、サイクル周期切替部２２０により設定されたサイクル周期で、複数の期待値パターンの各々をメインメモリ１０２から読み出す。これにより、ハント・コンペア部１４８は、サイクル周期切替部２２０により設定されたサイクル周期により、読み出された期待値パターン列及び出力パターン列を比較できる。

続いて、通常モードに設定されている場合の処理を説明する。テスタ制御部２１０は、キャプチャ部１５６に指示して、出力パターンをデジタルキャプチャメモリ１１０に格納する処理を停止する。即ち、キャプチャ部１５６は、被試験デバイス１００から出力された出力パターンをメインメモリ１０２に取り込まない。そして、シーケンシャルパターン生成部１４６は、期待値パターン列を期待値パターンメモリ１０８から順次読み出す。これを受けて、ハント・コンペア部１４８は、読み出された期待値パターン列に含まれる複数の期待値パターンを、被試験デバイス１００から出力される複数の出力パターンと順次比較する。

サイクル周期切替部２２０は、出力パターンキャプチャモードに設定されている場合において、取込処理中と取込処理終了後とで異なるサイクル周期をテスタ制御部２１０に指示して設定する。具体的には、サイクル周期切替部２２０は、ハント・コンペア部１４８が各期待値パターン及び対応する出力パターンを繰り返し比較するサイクルのサイクル周期を、ドライバ１７０が被試験デバイス１００から各出力パターンを出力させるサイクルと比較して、大きく設定する。

図３は、ＤＵＴ１００のある出力端子から出力される出力パターンが、通常モードにおいて期待値パターンと比較されるタイミングを示す。ベクタ生成制御部１１６は、試験プログラムに含まれる複数の命令を、命令メモリ１０４から読み出して命令サイクル毎に順次実行する。シーケンシャルパターン生成部１４６は、期待値パターン列に含まれる複数の期待値パターンの各々を、当該期待値パターンに対応する命令の実行に応じて読み出す。ハント・コンペア部１４８は、試験パターンに対応して出力される出力パターンを入力し、入力した出力パターン及び期待値パターンを比較する。

なお、通常モードにおいて、試験装置１０は、出力パターンを、メインメモリ１０２に格納せず、期待値パターンとの比較結果のみをフェイルキャプチャメモリ１５２に格納する。このため、被試験デバイス１００の障害が検出された場合であっても、出力パターンを解析してその障害の原因を追究することができない。これに対して、出力パターンを保存したい場合には、試験装置１０は、利用者により、出力パターンキャプチャモードに設定される必要がある。

図４は、ＤＵＴ１００のある出力端子から出力される出力パターンが、出力パターンキャプチャーモードにおいてメインメモリ１０２に取り込まれる処理を示す。図３と同様に、ベクタ生成制御部１１６は、試験プログラムに含まれる複数の命令を、命令メモリ１０４から読み出して命令サイクル毎に順次実行する。しかしながら、図３と異なり、キャプチャ部１５６は、被試験デバイス１００から出力された出力パターンをメインメモリ１０２に順次格納する。この場合、シーケンシャルパターン生成部１４６は、期待値パターン列を読み出さない。また、ハント・コンペア部１４８は、出力パターン列及び期待値パターン列を比較しない。

取込処理が終了すると、ベクタ生成制御部１１６は、試験プログラムに含まれる複数の命令の各々を順次再実行する。命令を再実行するこの処理を期待値比較処理と呼ぶ。そして、メモリ読出制御部１５４は、再実行された複数の命令の各々について、その命令に対応する出力パターンをメインメモリ１０２から読み出す。また、シーケンシャルパターン生成部１４６は、再実行された複数の命令の各々について、その命令に対応する期待値パターンをメインメモリ１０２から読み出す。これを受けて、ハント・コンペア部１４８は、再実行された複数の命令の各々について、その命令に対応する期待値パターン及び出力パターンを命令サイクル毎に順次比較することにより、期待値パターン列及び出力パターン列を比較する。

ここで、図４に示すように、取込処理においては、命令の読み出し、及び、出力パターンの書き込みが行われるのに対して、期待値比較処理においては、命令の読み出し、期待値パターンの読み出し、及び出力パターンの読み出しが行われる。また、全ての出力パターンを期待値パターン列に基づき良否判断する必要があるので、取込処理において出力パターン列を出力させるサイクル数と、期待値パターン列及び出力パターン列を比較するサイクル数とは同一である。従って、取込処理及び期待値比較処理が同じサイクル周波数で動作した場合には、期待値比較処理は、取込処理と比較してより広いメモリのバンド幅を要する。

これに対して、本実施形態に係る試験装置１０によれば、サイクル周期切替部２２０は、期待値比較処理における命令実行のサイクル周期を、取込処理における命令実行のサイクル周期と比較して大きく設定する。この結果、取込処理及び期待値比較処理の各々において要求されるメインメモリ１０２のバンド幅を同程度にすることができるので、取込処理及び期待値比較処理の双方においてメインメモリのバンド幅を有効活用できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図1は、本発明の実施形態に係る試験装置１０の構成を示す。 図２は、本発明の実施形態に係るテスタ制御装置１９０の構成を示す。 図３は、ＤＵＴ１００のある出力端子から出力される出力パターンが、通常モードにおいて期待値パターンと比較されるタイミングを示す。 図４は、ＤＵＴ１００のある出力端子から出力される出力パターンが、出力パターンキャプチャーモードにおいてメインメモリ１０２に取り込まれる処理を示す。

符号の説明

１０ 試験装置
１００ 被試験デバイス
１０２ メインメモリ
１０４ 命令メモリ
１０６ 試験パターンメモリ
１０８ 期待値パターンメモリ
１１０ デジタルキャプチャメモリ
１１２ セントラルパターン制御部
１１４ パターンリストメモリ
１１６ ベクタ生成制御部
１２０ セントラルキャプチャ制御部
１２２ パターンリザルトメモリ
１３０ チャネルブロック
１４０ チャネルパターン生成部
１４２ シーケンシャルパターン生成部
１４４ フォーマット制御部
１４６ シーケンシャルパターン生成部
１４８ ハント・コンペア部
１５０ フェイルキャプチャ制御部
１５２ フェイルキャプチャメモリ
１５４ メモリ読出制御部
１５６ キャプチャ部
１６０ タイミング生成部
１７０ ドライバ
１８０ コンパレータ
１９０ テスタ制御装置
２００ モード切替部
２１０ テスタ制御部
２２０ サイクル周期切替部

Claims (6)

1. 被試験デバイスを試験する試験装置であって、
   前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列を格納する期待値パターン格納領域を有するメインメモリと、
   前記被試験デバイスに複数の試験パターンを順次入力することにより前記被試験デバイスから出力パターンを順次出力させる試験パターン出力部と、
   出力された前記出力パターンを、前記被試験デバイスから出力パターンを順次出力させる処理中に、前記メインメモリ上の出力パターン記憶領域に順次取り込むキャプチャ部と、
   前記出力パターンを前記出力パターン記憶領域に取り込む取込処理が終了した場合に、取り込んだ複数の出力パターンからなる出力パターン列、及び、前記期待値パターン列を、前記メインメモリから読み出すメモリ読出部と、
   読み出された前記期待値パターン列、及び、前記出力パターン列を比較する期待値比較部と、
   前記期待値比較部が各期待値パターン及び対応する各出力パターンを繰り返し比較するサイクルのサイクル周期を、前記試験パターン出力部が前記被試験デバイスから各出力パターンを出力させるサイクルと比較して、大きく設定するサイクル周期切替部と、
   を備える試験装置。
2. 前記期待値比較部は、前記期待値パターン列に含まれる複数の期待値パターンのそれぞれと、前記出力パターン列に含まれる複数の出力パターンのそれぞれとを順次サイクル毎に比較し、
   前記メモリ読出部は、前記サイクル周期切替部により設定されたサイクル周期で、前記メインメモリに格納された複数の出力パターンからなる出力パターン列、及び、前記期待値パターン列を、前記メインメモリから読み出し、
   前記期待値比較部は、前記期待値パターン列及び前記出力パターン列を、前記被試験デバイスから前記出力パターン列を出力させるサイクル数と同一のサイクル数により比較する
   請求項１記載の試験装置。
3. 前記被試験デバイスから出力パターンを出力させる処理中に前記出力パターンを前記メインメモリに順次取り込む第１モード、又は、前記被試験デバイスから出力パターンを出力させる処理中に前記出力パターンに対応する期待値パターンを前記メインメモリから順次読み出して比較する第２モードを設定するモード切替部を更に備え、
   前記第１モードが設定された場合において、
   前記キャプチャ部は、前記被試験デバイスから出力された出力パターンを前記メインメモリに順次取り込み、
   前記メモリ読出部は、前記取込処理が終了した場合に、前記メインメモリに格納された複数の出力パターンからなる出力パターン列、及び、前記期待値パターン列を、前記メインメモリから読み出し、
   前記期待値比較部は、読み出された前記期待値パターン列、及び、前記出力パターン列を比較し、
   前記第２モードが設定された場合において、
   前記メモリ読出部は、前記期待値パターン列を前記期待値パターン格納領域から順次読み出し、
   前記期待値比較部は、前記メモリ読出部により読み出された期待値パターン列に含まれる複数の期待値パターンを、前記被試験デバイスから出力される前記複数の出力パターンと順次比較する
   請求項１又は２記載の試験装置。
4. 前記被試験デバイスの試験プログラムを格納する命令メモリと、
   命令サイクル毎に、前記試験プログラムに含まれる複数の命令を順次実行する命令実行部と
   を更に備え、
   前記命令実行部は、前記試験プログラムに含まれる複数の命令の各々を順次実行し、前記被試験デバイスから出力された出力パターンをメインメモリの出力パターン記憶領域に順次取り込み、
   前記命令実行部は、前記取込処理が終了した場合に、前記試験プログラムに含まれる複数の命令の各々を順次再実行し、
   前記メモリ読出部は、再実行された前記複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンを前記メインメモリから読み出し、
   前記期待値比較部は、再実行された前記複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンを比較することにより、期待値パターン列及び出力パターン列を比較する
   請求項１〜３のいずれか１項記載の試験装置。
5. 試験装置により被試験デバイスを試験する試験方法であって、
   前記試験装置は、
   前記被試験デバイスの端子から順次出力される複数の出力パターンと順次比較されるべき期待値パターン列を格納する期待値パターン格納領域を有するメインメモリを備え、
   前記被試験デバイスに複数の試験パターンを順次入力することにより前記被試験デバイスから出力パターンを順次出力させる試験パターン出力段階と、
   出力された前記出力パターンを、前記被試験デバイスから出力パターンを順次出力させる処理中に、前記メインメモリ上の出力パターン記憶領域に順次取り込むキャプチャ段階と、
   前記出力パターンを前記出力パターン記憶領域に取り込む取込処理が終了した場合に、取り込んだ複数の出力パターンからなる出力パターン列、及び、前記期待値パターン列を、前記メインメモリから読み出すメモリ読出段階と、
   読み出された前記期待値パターン列、及び、前記出力パターン列を比較する期待値比較段階と、
   前記メモリ読出段階及び前記期待値比較段階のサイクル周期を、前記キャプチャ段階のサイクルと比較して、大きく設定するサイクル周期切替段階と、
   を備える試験方法。
6. 試験装置により被試験デバイスを試験する試験方法であって、
   前記試験装置は、
   前記被試験デバイスの試験プログラムを格納する命令メモリと、
   命令サイクル毎に、前記試験プログラムに含まれる複数の命令を順次実行する命令実行部と
   を更に備え、
   前記命令実行部は、前記試験プログラムに含まれる複数の命令の各々を順次実行し、前記被試験デバイスから出力された出力パターンをメインメモリの出力パターン記憶領域に順次取り込み、
   前記命令実行部は、前記取込処理が終了した場合に、前記試験プログラムに含まれる複数の命令の各々を順次再実行し、
   前記メモリ読出段階は、再実行された前記複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンを前記メインメモリから読み出し、
   前記期待値比較段階は、再実行された前記複数の命令の各々について、当該命令に対応する期待値パターン及び出力パターンを比較することにより、期待値パターン列及び出力パターン列を比較する、
   ことを特徴とする請求項５記載の試験方法。

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