JP4511882B2 - 試験装置及び試験方法 - Google Patents

Description

本発明は、試験装置及び試験方法に関する。特に、本発明は、被試験デバイスから試験の開始を示すヘッダパターンが出力された場合に、その後に出力される出力パターンについての良否判断を開始する試験装置及び試験方法に関する。

試験装置は、試験対象となる被試験デバイス（DUT: Device Under Test）の試験を、試験プログラムに基づいて行う。具体的には、試験装置は、試験プログラムの命令をメモリから順次読み出して実行する。そして、試験装置は、各命令に対応付けられた試験パターンをメモリから読み出して、被試験デバイスの各端子に出力する。その結果出力された出力パターンは、被試験デバイスが出力すべき予め定められた期待値パターンと比較される。
現時点で先行する文献公知発明の存在を把握していないので、その記載を省略する。

被試験デバイスによっては、出力パターン列の出力が開始されるタイミングが定まっていない場合がある。このため、出力パターン列の先頭を示す予め定められたヘッダパターン列を、被試験デバイスに出力させる方法が考えられる。即ちこの方法によると、試験装置は、ヘッダパターン列が検出された場合に、そのヘッダパターンに続いて出力される出力パターン列を、期待値パターン列と比較する。しかしながら、被試験デバイスの障害等の理由により、ヘッダパターン列と一致する出力パターン列の検出に失敗する場合がある。この場合、従来は、ヘッダパターン列の検出に失敗した原因を解析するのは困難であった。

そこで本発明は、上記の課題を解決することのできる試験装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験装置であって、予め定められたヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致する当該出力パターン列に続いて被試験デバイスから出力される出力パターン列を、期待値パターン列と比較する期待値比較部と、ヘッダパターン列と一致する出力パターン列が検出された場合に、期待値比較部による比較結果をフェイルメモリに格納し、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、被試験デバイスの出力パターン列をフェイルメモリに格納する選択書込部とを備える試験装置を提供する。

また、ヘッダパターン列の検出開始を指示する検出開始命令を含む複数の命令を、命令サイクル毎に順次実行する命令実行部を更に備え、選択書込部は、検出開始命令が実行された場合に、被試験デバイスから出力される出力パターンをフェイルメモリに順次書き込む出力パターン書込処理を開始し、ヘッダパターン列と一致する出力パターン列が検出された場合に、出力パターン書込処理を停止して期待値比較部による比較結果をフェイルメモリに順次格納する処理を開始してもよい。
また、選択書込部は、ヘッダパターン列と一致する出力パターン列が検出されない場合に、検出開始命令が実行されてから予め定められた命令サイクル数が経過するまでに被試験デバイスから出力された出力パターン列を、フェイルメモリに格納してもよく、予め定められた命令サイクル数経過後に出力された出力パターン列をフェイルメモリに格納しなくてもよい。

本発明の第２の形態においては、被試験デバイスの端子から順次出力される出力パターン列と、出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、被試験デバイスの良否を判定する試験方法であって、予め定められたヘッダパターン列と一致する出力パターン列が被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致する当該出力パターン列に続いて被試験デバイスから出力される出力パターン列を、期待値パターン列と比較する期待値比較段階と、ヘッダパターン列と一致する出力パターン列が検出された場合に、期待値比較段階における比較結果をフェイルメモリに格納し、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、被試験デバイスの出力パターン列をフェイルメモリに格納する選択書込段階とを備える試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本発明によれば、試験の開始を示すヘッダパターンが検出されなかった場合に、その原因を追究しやすくすることができる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、試験装置１０の構成を示す。試験装置１０は、１又は複数の端子を備えるＤＵＴ１００を試験する試験装置であり、メインメモリ１０２と、セントラルパターン制御部１１２と、複数のチャネルブロック１３０とを備える。

メインメモリ１０２は、ＤＵＴ１００の試験プログラムを格納し、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。メインメモリ１０２は、命令メモリ１０４と、複数の試験パターンメモリ１０６と、複数の期待値パターンメモリ１０８と、デジタルキャプチャメモリ１１０とを有する。

命令メモリ１０４は、試験プログラムに含まれる各命令を格納する。複数の試験パターンメモリ１０６のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる試験パターン列を各端子毎に格納する。

ここで試験パターン列は、命令サイクル期間中にＤＵＴ１００の端子に対して順次出力するべき複数の試験パターンを含む。例えば、試験装置１０が１命令サイクル当たり３２ビットの信号をＤＵＴ１００に対して出力する場合、試験パターンメモリ１０６は、各命令に対応付けて、１命令サイクル期間中に出力する３２ビットの信号に対応する３２個の試験パターンからなる試験パターン列を格納する。

複数の期待値パターンメモリ１０８のそれぞれは、ＤＵＴ１００の各端子に対応して設けられ、各命令に対応付けて、当該命令を実行する命令サイクル期間中に用いる期待値パターン列を格納する。ここで、期待値パターン列は、命令サイクル期間中にＤＵＴ１００の端子から順次出力される複数の出力パターンと順次比較されるべき複数の期待値パターンを含む。デジタルキャプチャメモリ１１０は、試験プログラムを実行した結果ＤＵＴ１００が出力する出力パターンを記録する。

以上において、命令メモリ１０４、複数の試験パターンメモリ１０６、複数の期待値パターンメモリ１０８、及び／又はデジタルキャプチャメモリ１１０は、メインメモリ１０２を構成する別個のメモリモジュールに分割して設けられてもよく、同一のメモリモジュール内の異なる記憶領域として設けられてもよい。

セントラルパターン制御部１１２は、メインメモリ１０２及び複数のチャネルブロック１３０に接続され、ＤＵＴ１００の各端子に共通の処理を行う。セントラルパターン制御部１１２は、パターンリストメモリ１１４と、ベクタ生成制御部１１６と、セントラルキャプチャ制御部１２０と、パターンリザルトメモリ１２２とを有する。

パターンリストメモリ１１４は、試験プログラムのメインルーチンや各サブルーチンのそれぞれについて、命令メモリ１０４における当該ルーチンの開始／終了アドレス、試験パターンメモリ１０６における試験パターンの開始アドレス、期待値パターンメモリ１０８における期待値パターンの開始アドレス等を格納する。ベクタ生成制御部１１６は本発明に係る命令実行部の一例であり、命令サイクル毎に、ＤＵＴ１００の試験プログラムに含まれる命令を順次実行する。より具体的には、ベクタ生成制御部１１６は、各ルーチン毎に、開始アドレスから終了アドレスまでの各命令をパターンリストメモリ１１４から順次読み出して、順次実行する。

セントラルキャプチャ制御部１２０は、ＤＵＴ１００の各端子毎の良否判定結果を各チャネルブロック１３０から受けて、各ルーチン毎のＤＵＴ１００の良否判定結果を集計する。パターンリザルトメモリ１２２は、各ルーチン毎のＤＵＴ１００の良否判定結果を格納する。

複数のチャネルブロック１３０のそれぞれは、ＤＵＴ１００の各端子に対応して設けられる。各チャネルブロック１３０は、チャネルパターン生成部１４０と、タイミング生成部１６０と、ドライバ１７０と、コンパレータ１８０とを有する。

チャネルパターン生成部１４０は、当該端子の試験に用いる試験パターン列又は期待値パターン列を生成し、ＤＵＴ１００の出力パターン列及び期待値パターン列の比較を行う。チャネルパターン生成部１４０は、シーケンシャルパターン生成部１４２と、フォーマット制御部１４４と、シーケンシャルパターン生成部１４６と、ハント・コンペア部１４８と、フェイルキャプチャ制御部１５０と、フェイルキャプチャメモリ１５２とを含む。

シーケンシャルパターン生成部１４２は、実行するルーチンに対応して出力すべき試験パターン列の開始アドレスを、ベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４２は、各命令サイクルに対応して当該開始アドレスから順に試験パターンメモリ１０６から試験パターン列を読み出して、順次フォーマット制御部１４４へ出力する。フォーマット制御部１４４は、試験パターン列を、ドライバ１７０を制御するためのフォーマットに変換する。

シーケンシャルパターン生成部１４６は、実行するルーチンに対応して、期待値パターン列の開始アドレスをベクタ生成制御部１１６から受信する。そして、シーケンシャルパターン生成部１４６は、各命令サイクルに対応して当該開始アドレスから順に期待値パターンメモリ１０８から期待値パターンを読み出して、順次ハント・コンペア部１４８及びフェイルキャプチャ制御部１５０へ出力する。ハント・コンペア部１４８は、コンパレータ１８０を介してＤＵＴ１００が出力した出力パターン列を入力し、期待値パターン列と比較する。ここでハント・コンペア部１４８は、ＤＵＴ１００から出力されるタイミングが不定の出力パターン列については、ＤＵＴ１００から特定のヘッダパターン列が出力されたことを条件として期待値パターン列との比較を開始するハント機能を有してよい。この場合、ハント・コンペア部１４８は、ヘッダパターン列に一致する出力パターン列の検出を開始する検出開始命令が実行されたことを条件として、ヘッダパターン列の検出を開始してもよい。

フェイルキャプチャ制御部１５０は、ＤＵＴ１００の出力パターン列及び期待値パターン列の一致／不一致の情報をハント・コンペア部１４８から受けて、当該端子についてのＤＵＴ１００の良否判定結果を生成する。フェイルキャプチャメモリ１５２は、ハント・コンペア部１４８によるハント処理の結果や期待値と不一致となった出力パターンの値等を含むフェイル情報を格納する。

タイミング生成部１６０は、ドライバ１７０が試験パターン列内の各試験パターンを出力するタイミング、及び、コンパレータ１８０がＤＵＴ１００の出力パターンを取り込むタイミングを生成する。ドライバ１７０は、タイミング生成部１６０により指定されたタイミングにおいて、チャネルパターン生成部１４０内のフォーマット制御部１４４により出力される各試験パターンをＤＵＴ１００へ出力する。コンパレータ１８０は、タイミング生成部１６０により指定されたタイミングにおいて、ＤＵＴ１００の端子から出力された出力パターンを取得し、チャネルブロック１３０内のハント・コンペア部１４８及びデジタルキャプチャメモリ１１０へ供給する。

なお、チャネルパターン生成部１４０は、以上に示したシーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６を別個に設ける構成に代えて、シーケンシャルパターン生成部１４２及びシーケンシャルパターン生成部１４６の機能を有する共通のシーケンシャルパターン生成部を備える構成を採ってもよい。

図２は、ハント・コンペア部１４８の構成を示す。ハント・コンペア部１４８は、ヘッダパターン検出部２００と、アラインメント部２１０と、期待値比較部２２０と、選択書込部２３０とを有する。ヘッダパターン検出部２００は、被試験デバイス１００から出力された出力パターン列をコンパレータ１８０から入力する。そして、ヘッダパターン検出部２００は、ベクタ生成制御部１１６から受けた信号に基づいて、ヘッダパターン列に一致する出力パターン列の検出開始を指示する検出開始命令が実行されたか否かを判断する。検出開始命令が実行された場合に、ヘッダパターン検出部２００は、予め定められたヘッダパターン列と一致する出力パターン列が被試験デバイス１００から出力されるか否かを検出する。

ヘッダパターン検出部２００は、ヘッダパターン列を検出した場合に、ヘッダパターン列の検出を開始してからヘッダパターン列が検出されるまでに経過した時間に基づいて、出力パターン列の出力タイミングを調節するパラメータをアラインメント部２１０に設定する。例えば、ヘッダパターン検出部２００は、出力パターン列を遅延させる遅延量をアラインメント部２１０に設定してもよい。この遅延量を適切に設定することにより、出力パターン列及び期待値パターン列を同期させることができる。

アラインメント部２１０は、被試験デバイス１００から出力された出力パターン列をコンパレータ１８０から入力する。そして、アラインメント部２１０は、入力した出力パターン列を、ヘッダパターン検出部２００により設定された遅延量だけ遅延させて、期待値比較部２２０及び選択書込部２３０に送る。期待値比較部２２０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、ヘッダパターン列と一致するその出力パターン列に続いて被試験デバイス１００から出力される出力パターン列を、期待値パターン列と比較する。ここで、ヘッダパターン列と一致する出力パターン列に続く出力パターン列とは、ヘッダパターン列と一致するその出力パターン列に連続して出力される出力パターンのみならず、ヘッダパターン列と一致するその出力パターン列の出力後に他のパターンが出力された後に出力される出力パターンを含む。

選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、期待値比較部２２０から入力した比較結果をフェイルキャプチャ制御部１５０に送る。これにより、選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、期待値比較部２２０による比較結果をフェイルキャプチャメモリ１５２に格納することができる。

一方、選択書込部２３０は、ヘッダパターン列と一致する出力パターンが検出されていない場合に、アラインメント部２１０から入力した出力パターンをフェイルキャプチャ制御部１５０に送る。これにより、選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、被試験デバイス１００の出力パターン列をフェイルキャプチャメモリ１５２に格納することができる。

図３は、ハント・コンペア部１４８によりヘッダパターン列が検出される処理のタイミングを示す。ベクタ生成制御部１１６は、複数の命令の各々を、命令実行段階と、比較段階とを含む複数の段階のパイプラインにより実行する。より具体的には、命令実行段階において、ベクタ生成制御部１１６は、ヘッダパターン列の検出開始を指示する検出開始命令を含む複数の命令を、命令サイクル毎に順次実行する。例えば、ベクタ生成制御部１１６は、検出開始命令、命令２、及び、命令３をこの順に順次実行し、最後に検出終了命令を実行する。

そして、シーケンシャルパターン生成部１４６は、複数の命令の各々について、当該命令に対応する期待値パターンを期待値パターンメモリ１０８から順次読み出す。例えば、シーケンシャルパターン生成部１４６は、検出開始命令に対応する期待値パターン１と、命令２に対応する期待値パターン２と、命令３に対応する期待値パターン３とを順次読み出す。ここで、比較段階は命令実行段階より後に実行されるので、比較段階において期待値パターン列が参照されるタイミングは、命令実行段階において対応する命令が実行されるタイミングより遅れる。

比較段階において、コンパレータ１８０は、ＤＵＴ１００の端子から出力された出力パターンを取得し、ハント・コンペア部１４８へ供給する。例えば、ハント・コンペア部１４８は、出力パターン１を取得し、途中を一部省略して、ヘッダパターン列、出力パターンＮ、及び、出力パターンＮ＋１を順次取得する。

検出開始命令が実行されてからヘッダパターン列が検出されるまでの間には、アラインメント部２１０は、出力パターン列を遅延させる遅延量の設定を受けていないので、取得した出力パターン列を、遅延させることなく選択書込部２３０に出力する。これを受けて、選択書込部２３０は、フェイルキャプチャ制御部１５０に指示して、出力パターン列をフェイルキャプチャメモリ１５２に書き込む。このように、選択書込部２３０は、検出開始命令が実行された場合に、被試験デバイス１００から出力される出力パターンをフェイルキャプチャメモリ１５２に順次書き込む出力パターン書込処理を開始する。

ここで、好ましくは、選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出されない場合に、検出開始命令が実行されてから予め定められた命令サイクル数が経過するまでに被試験デバイス１００から出力された出力パターン列のみをフェイルキャプチャメモリ１５２に格納する。即ち、選択書込部２３０は、当該命令サイクル数経過後に出力された出力パターン列をフェイルキャプチャメモリ１５２に格納しない。これにより、ヘッダパターン列が検出されない原因追究に役立つパターンのみを効率的に保存できる。これに代えて、選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出されない場合に、検出開始命令が実行されてから検出終了命令が実行されるまでの期間中に出力される、全ての出力パターン列をフェイルキャプチャメモリ１５２に格納し続けてもよい。

一方、ヘッダパターン検出部２００は、ヘッダパターン列と一致する出力パターン列を検出した場合に、期待値パターン及び出力パターンの読み出しのタイミングを一致させるべく、所定の遅延量をアラインメント部２１０に設定する。この結果、アラインメント部２１０は、ヘッダパターン列に続いて被試験デバイス１００から出力される出力パターン列を遅延させて、期待値パターン列の出力のタイミングと一致させる。

これを受けて、期待値比較部２２０は、ヘッダパターン列と一致する出力パターン列に続いて被試験デバイスから出力される出力パターン列を、期待値パターン列と比較する。この場合、選択書込部２３０は、フェイルキャプチャ制御部１５０に指示して、期待値比較部２２０による比較結果をフェイルキャプチャメモリ１５２に格納する。このように、選択書込部２３０は、ヘッダパターン列と一致する出力パターン列が検出された場合に、出力パターン書込処理を停止して期待値比較部２２０による比較結果をフェイルキャプチャメモリ１５２に順次格納する処理を開始する。
なお、フェイルキャプチャメモリ１５２は、ヘッダパターン列が検出された場合であっても、検出以前に出力された出力パターン列を消去せずに保持し続けてもよいし、検出以前に出力された出力パターン列を比較結果により上書きしてもよい。

以上、図３によれば、試験装置１０は、ヘッダパターン列が検出されるまでの間には、出力パターン列をフェイルキャプチャメモリ１５２に書き込むと共に、ヘッダパターン列が検出された場合には、出力パターン列及び期待値パターン列の比較結果をフェイルキャプチャメモリ１５２に書き込む。これにより、ヘッダパターンが検出されない場合に、その原因を解析しやすくすることができる。また、ヘッダパターン列が検出された場合には、フェイルキャプチャメモリ１５２の記憶容量を有効に活用できる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

図１は、試験装置１０の構成を示す。 図２は、ハント・コンペア部１４８の構成を示す。 図３は、ハント・コンペア部１４８によりヘッダパターン列が検出される処理のタイミングを示す。

符号の説明

１０ 試験装置
１００ 被試験デバイス
１０２ メインメモリ
１０４ 命令メモリ
１０６ 試験パターンメモリ
１０８ 期待値パターンメモリ
１１０ デジタルキャプチャメモリ
１１２ セントラルパターン制御部
１１４ パターンリストメモリ
１１６ ベクタ生成制御部
１２０ セントラルキャプチャ制御部
１２２ パターンリザルトメモリ
１３０ チャネルブロック
１４０ チャネルパターン生成部
１４２ シーケンシャルパターン生成部
１４４ フォーマット制御部
１４６ シーケンシャルパターン生成部
１４８ ハント・コンペア部
１５０ フェイルキャプチャ制御部
１５２ フェイルキャプチャメモリ
１６０ タイミング生成部
１７０ ドライバ
１８０ コンパレータ
２００ ヘッダパターン検出部
２１０ アラインメント部
２２０ 期待値比較部
２３０ 選択書込部

Claims (4)

1. 被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験装置であって、
   予め定められたヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出部と、
   前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記ヘッダパターン列と一致する当該出力パターン列に続いて前記被試験デバイスから出力される出力パターン列を、前記期待値パターン列と比較する期待値比較部と、
   前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記期待値比較部による比較結果をフェイルメモリに格納し、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記被試験デバイスの出力パターン列を前記フェイルメモリに格納する選択書込部と
   を備える試験装置。
2. 前記ヘッダパターン列の検出開始を指示する検出開始命令を含む複数の命令を、命令サイクル毎に順次実行する命令実行部を更に備え、
   前記選択書込部は、前記検出開始命令が実行された場合に、前記被試験デバイスから出力される出力パターンを前記フェイルメモリに順次書き込む出力パターン書込処理を開始し、前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記出力パターン書込処理を停止して前記期待値比較部による比較結果を前記フェイルメモリに順次格納する処理を開始する
   請求項１記載の試験装置。
3. 前記選択書込部は、前記ヘッダパターン列と一致する出力パターン列が検出されない場合に、前記検出開始命令が実行されてから予め定められた命令サイクル数が経過するまでに前記被試験デバイスから出力された出力パターン列を、前記フェイルメモリに格納し、前記予め定められた命令サイクル数経過後に出力された出力パターン列を前記フェイルメモリに格納しない
   請求項２記載の試験装置。
4. 被試験デバイスの端子から順次出力される出力パターン列と、前記出力パターン列と比較されるべき期待値パターン列との比較結果に基づいて、前記被試験デバイスの良否を判定する試験方法であって、
   予め定められたヘッダパターン列と一致する出力パターン列が前記被試験デバイスから出力されるか否かを検出するヘッダパターン検出段階と、
   前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記ヘッダパターン列と一致する当該出力パターン列に続いて前記被試験デバイスから出力される出力パターン列を、前記期待値パターン列と比較する期待値比較段階と、
   前記ヘッダパターン列と一致する出力パターン列が検出された場合に、前記期待値比較段階における比較結果をフェイルメモリに格納し、前記ヘッダパターン列と一致する出力パターン列が検出されなかった場合に、前記被試験デバイスの出力パターン列を前記フェイルメモリに格納する選択書込段階と
   を備える試験方法。

Images