JP2012247317A - 試験装置および試験方法 - Google Patents

Abstract

【課題】被試験デバイスから出力されるクロック信号を取得して試験する。
【解決手段】被試験デバイスが出力するデータ信号を被試験デバイスが出力するクロック信号に応じたサンプリングクロックに応じたタイミングまたは当該試験装置の試験周期に応じたタイミング信号のタイミングで取得するデータ取得部と、データ取得部が取得したデータ信号を期待値と比較した比較結果に基づいて被試験デバイスの良否を判定する判定部と、データ取得部がサンプリングクロックに応じたタイミングまたはタイミング信号に応じたタイミングの何れによりデータ信号を取得するかを指定する指定部と、を備える試験装置を提供する。
【選択図】図３

Description

本発明は、試験装置および試験方法に関する。

ソース・シンクロナスと呼ばれる、データ信号とともに同期用のクロック信号を並行して出力するインターフェイスが知られている。特許文献１には、このようなインターフェイスを採用する被試験デバイスを試験する試験装置が記載されている。特許文献１に記載された試験装置は、被試験デバイスから出力されたクロック信号によりデータ信号のデータ値をサンプリングし、サンプリングしたデータ値を期待値と比較する。

特許文献１ 米国特許第７６４４３２４号明細書
特許文献２ 特開２００２−２２２５９１号公報
特許文献３ 米国特許６５５６４９２号明細書

ところで、被試験デバイスからクロック信号が正常に出力されていない場合がある。試験装置は、このような不良も検出できなければならない。

上記課題を解決するために、本発明の第１の態様においては、データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたサンプリングクロックに応じたタイミングまたは当該試験装置の試験周期に応じたタイミング信号のタイミングで取得するデータ取得部と、前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、前記データ取得部が前記サンプリングクロックに応じたタイミングまたは前記タイミング信号に応じたタイミングの何れにより前記データ信号を取得するかを指定する指定部と、を備える試験装置、および、試験方法を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。 被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。 本実施形態に係る試験装置１０の構成を示す。 クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。 データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。 被試験デバイス２００の試験手順を表すフローチャートを示す。 メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。 読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５８から判定部４２へと転送されるデータのタイミングの一例を示す。 本実施形態に係る試験装置１０における調整時の処理フローを示す。 バッファ部５８のチェック処理（Ｓ３１）における、試験装置１０の機能構成を示す。 クロック信号の遅延量の調整処理（Ｓ３２）における、試験装置１０の機能構成を示す。 クロック信号の遅延量の調整処理（Ｓ３２）における、試験装置１０の処理フローを示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、被試験デバイス２００、および、被試験デバイス２００を試験する本実施形態に係る試験装置１０を示す。図２は、被試験デバイス２００から出力されるデータ信号およびクロック信号のタイミングを示す。

本実施形態に係る試験装置１０は、被試験デバイス２００を試験する。本実施形態において、被試験デバイス２００は、双方向バスであるＤＤＲ（Double Data Rate）インターフェイスを介して、他のデバイスとデータを授受する。

ＤＤＲインターフェイスは、複数本のデータ信号ＤＱと、データ信号ＤＱをサンプルするタイミングを示すクロック信号ＤＱＳとを並行して転送する。本例において、ＤＤＲインターフェイスは、例えば図２に示されるように、４本のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３に対して１本のクロック信号ＤＱＳを転送する。また、ＤＤＲインターフェイスは、クロック信号ＤＱＳのレートに対して、クロック信号ＤＱＳに同期した２倍のレートのデータ信号ＤＱを転送する。

本実施形態において、被試験デバイス２００は、例えば不揮発性のメモリデバイスであって、ＤＤＲインターフェイスを介して、他の制御用デバイスからデータの書き込みおよび読み出しがされる。本実施形態に係る試験装置１０は、このような双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００とデータ信号ＤＱおよびクロック信号ＤＱＳを授受して、被試験デバイス２００を試験する。さらに、試験装置１０は、ライトイネーブル信号およびリードイネーブル信号等の制御用信号も被試験デバイス２００との間で授受する。

図３は、本実施形態に係る試験装置１０の構成を示す。試験装置１０は、複数のデータ端子１２と、クロック端子１４と、タイミング発生部２２と、パターン発生部２４と、複数のデータ用コンパレータ３２と、クロック用コンパレータ３４と、クロック生成部３６と、複数のデータ取得部３８と、クロック取得部４０と、判定部４２と、試験信号供給部４４と、指定部４８と、調整部５０とを備える。

複数のデータ端子１２のそれぞれは、双方向バスであるＤＤＲインターフェイスを介して、被試験デバイス２００におけるデータ信号の入出力端子に接続される。本例においては、試験装置１０は、４つのデータ端子１２を備える。４つのデータ端子１２のぞれぞれは、被試験デバイス２００における４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれの入出力端子に、ＤＤＲインターフェイスを介して接続される。クロック端子１４は、ＤＤＲインターフェイスを介して被試験デバイス２００におけるクロック信号ＤＱＳの入出力端子に接続される。

タイミング発生部２２は、当該試験装置１０の内部において発生される基準クロックに基づき、当該試験装置１０の試験周期に応じたタイミング信号を発生する。タイミング発生部２２は、一例として、試験周期に同期したタイミング信号を発生する。

パターン発生部２４は、被試験デバイス２００から出力されるデータ信号の期待値を表す期待値パターンを発生する。また、パターン発生部２４は、被試験デバイス２００に供給する試験信号の波形を表す試験パターンを発生する。パターン発生部２４は、一例として、プログラムの実行に応じて期待値パターンおよび試験パターンを発生する。

複数のデータ用コンパレータ３２は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ用コンパレータ３２を備える。複数のデータ用コンパレータ３２のそれぞれは、被試験デバイス２００から出力された対応するデータ信号を、対応するデータ端子１２を介して受信する。複数のデータ用コンパレータ３２のそれぞれは、受信したデータ信号を予め定められた閾値レベルと比較して論理値化し、論理値化したデータ信号を出力する。

クロック用コンパレータ３４は、ＤＤＲインターフェイスを介して被試験デバイス２００との間で授受するクロック信号ＤＱＳに対応して設けられる。クロック用コンパレータ３４は、被試験デバイス２００から出力された対応するクロック信号を、対応するクロック端子１４を介して受信する。そして、クロック用コンパレータ３４は、受信したクロック信号を予め定められた閾値レベルと比較して論理値化し、論理値化したクロック信号を出力する。

クロック生成部３６は、クロック用コンパレータ３４により論理値化されたクロック信号に基づき、被試験デバイス２００から出力されたデータ信号をサンプルするためのサンプリングクロックを生成する。本例においては、クロック生成部３６は、クロック信号の２倍のレートのサンプリングクロックを生成する。

複数のデータ取得部３８は、被試験デバイス２００がＤＤＲインターフェイスを介して出力する複数のデータ信号のそれぞれに対応して設けられる。本例においては、試験装置１０は、４本のデータ信号ＤＱ０，ＤＱ１，ＤＱ２，ＤＱ３のそれぞれに対応する４つのデータ取得部３８を備える。

複数のデータ取得部３８のそれぞれは、被試験デバイス２００が出力するデータ信号を、クロック信号に応じたサンプリングクロックのタイミング、または、当該試験装置１０の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、複数のデータ取得部３８のそれぞれは、クロック生成部３６により生成されたサンプリングクロックのタイミング、または、タイミング発生部２２が発生したタイミング信号のタイミングの何れかにおいて、対応するデータ信号のデータ値を取得する。複数のデータ取得部３８は、サンプリングクロックまたはタイミング信号の何れのタイミングでデータ信号を取得するかは、指定部４８による指定に応じて切り替える。

そして、複数のデータ取得部３８のそれぞれは、取得したデータ信号を当該試験装置１０の内部で発生されるタイミング信号のタイミングで出力する。本実施形態においては、複数のデータ取得部３８のそれぞれは、タイミング発生部２２により生成されたタイミング信号のタイミングで取得したデータ信号の各データ値を出力する。

これにより、複数のデータ取得部３８のそれぞれは、被試験デバイス２００から出力されたデータ信号を被試験デバイス２００から出力されたクロック信号に応じたタイミングで取り込み、取り込んだクロックを当該試験装置１０の内部の基準クロックに同期したタイミングで出力することができる。この場合においては、複数のデータ取得部３８のそれぞれは、データ信号のクロックを、被試験デバイス２００から出力されたクロック信号から、当該試験装置１０の内部で発生される基準クロックに乗せ替えることができる。また、複数のデータ取得部３８のそれぞれは、被試験デバイス２００から出力されたデータ信号を当該試験装置１０の内部の基準クロックに同期したタイミングで取り込むことができる。

クロック取得部４０は、被試験デバイス２００がＤＤＲインターフェイスを介して出力するクロック信号ＤＱＳに対応して設けられる。クロック取得部４０は、被試験デバイス２００が出力するクロック信号を、当該試験装置１０の試験周期に応じたタイミング信号のタイミングで取得する。クロック取得部４０は、当該試験装置１０が被試験デバイス２００から正常なクロック信号が出力されているかを試験する場合において、当該試験装置１０の試験周期に応じたタイミング信号のタイミングで取得する。本実施形態においては、クロック取得部４０は、タイミング発生部２２が発生したタイミング信号のタイミングにおいて、対応するクロック信号のレベルを表す論理値を取得する。

判定部４２は、複数のデータ取得部３８のそれぞれが取得したデータ信号を期待値と比較した結果に基づいて、被試験デバイス２００の良否を判定する。本実施形態においては、判定部４２は、複数のデータ取得部３８のそれぞれか出力されたデータ信号のデータ値と、判定部４２から発生された期待値パターンに示された期待値とを比較する。そして、本実施形態においては、判定部４２は、複数のデータ取得部３８が取得したデータ信号のデータ値のそれぞれと期待値とが一致したことに応じて、被試験デバイス２００が正常であると判定する。

また、更に、判定部４２は、当該試験装置１０が被試験デバイス２００から正常なクロック信号が出力されているかを試験する場合において、クロック取得部４０が取得したクロック信号の論理値と当該クロック信号の期待値とを比較する。そして、この場合、判定部４２は、クロック取得部４０が取得したクロック信号の各論理値のそれぞれと期待値とが一致したことに応じて、被試験デバイス２００から正常なクロック信号が出力されていると判定する。

試験信号供給部４４は、パターン発生部２４が発生した試験パターンに応じて被試験デバイス２００に対して試験信号を供給する。本実施形態において、試験信号供給部４４は、試験信号として、複数のデータ信号を、双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００に出力するとともに、出力したデータ信号のサンプルタイミングを示すクロック信号をＤＤＲインターフェイスを介して被試験デバイス２００に出力する。即ち、試験信号供給部４４は、複数のデータ信号ＤＱ０、ＤＱ１、ＤＱ２、ＤＱ３を複数のデータ端子１２を介して被試験デバイス２００に出力するとともに、クロック信号ＤＱＳをクロック端子１４を介して被試験デバイス２００に出力する。

さらに、試験信号供給部４４は、データの出力を許可するリードイネーブル信号を、制御用信号として被試験デバイス２００に供給する。これにより、試験信号供給部４４は、被試験デバイス２００から内部に記憶したデータを含むデータ信号ＤＱをＤＤＲインターフェイスを介して出力させることができる。

指定部４８は、データ取得部３８がサンプリングクロックに応じたタイミングまたはタイミング信号に応じたタイミングの何れによりデータ信号を取得するかを指定する。指定部４８は、一例として、データ取得部３８に対して、試験プログラムの実行に応じて、サンプリングクロックに応じたタイミングでデータ信号を取得するか、タイミング信号に応じたタイミングでデータ信号を取得するかを指定する。

調整部５０は、試験に先立って、当該試験装置１０を調整する。より具体的には、調整部５０は、試験に先立って、データ取得部３８内のバッファが正常に動作するか否かをチェックする。また、調整部５０は、試験に先立って、被試験デバイス２００から出力されたデータ信号を取得するサンプリングクロックを生成するために遅延される、クロック信号の遅延量を調整する。

図４は、クロック生成部３６の構成の一例、および、データ取得部３８の構成の一例を示す。図５は、データ信号、クロック信号、遅延信号、第１ストローブ信号、第２ストローブ信号、および、サンプリングクロックのタイミングの一例を示す。

データ取得部３８は、図５の（Ａ）に示されるような、予め定められたデータレートで伝送されるデータ値を含むデータ信号ＤＱを入力する。そして、データ取得部３８は、データ信号ＤＱに含まれる各データ値を、クロック生成部３６により生成されるサンプリングクロックのタイミングで順次にサンプルする。

クロック生成部３６は、一例として、遅延器６２と、ストローブ発生部６４と、合成部６６とを有する。遅延器６２は、一例として、図５の（Ｂ）に示されるような、被試験デバイス２００から出力された、データ信号ＤＱの２倍のレートのクロック信号ＤＱＳを入力する。そして、遅延器６２は、図５の（Ｃ）に示すような、入力したクロック信号ＤＱＳを当該クロック信号ＤＱＳの１／４の周期分の時間遅延した遅延信号を出力する。

ストローブ発生部６４は、図５の（Ｄ）に示されるように、遅延信号の立ち上がりエッジにおいて微小時間幅のパルスを有する第１ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける奇数番目のデータ値をサンプルするタイミングを示す第１ストローブ信号を出力することができる。

また、ストローブ発生部６４は、図５の（Ｅ）に示されるような、遅延信号の立下りエッジにおいて微小時間幅のパルスを有する第２ストローブ信号を発生する。これにより、クロック生成部３６は、データ信号ＤＱにおける偶数番目のデータ値をサンプルするタイミングを示す第２ストローブ信号を出力することができる。なお、第１ストローブ信号がデータ信号ＤＱにおける偶数番目のデータをサンプルするタイミングを示し、第２ストローブ信号がデータ信号ＤＱにおける奇数番目のデータをサンプルするタイミングを示してもよい。

合成部６６は、図５の（Ｆ）に示されるような、第１ストローブ信号および第２ストローブ信号を合成したサンプリングクロックを出力する。合成部６６は、一例として、第１ストローブ信号および第２ストローブ信号を論理和演算したサンプリングクロックを出力する。これにより、合成部６６は、データ信号ＤＱに含まれる各データ値におけるアイ開口の略中心のタイミングを示すサンプリングクロックを出力することができる。

また、データ取得部３８は、第１取得部５１と、第２取得部５２と、データセレクタ５４と、クロックセレクタ５６と、バッファ部５８とを有する。第１取得部５１は、図５の（Ａ）に示されるデータ信号ＤＱの各データ値を、図５の（Ｆ）のサンプリングクロックのタイミングにおいて取得する。第１取得部５１は、一例として、奇数側フリップフロップ７２と、偶数側フリップフロップ７４と、マルチプレクサ７６とを含む。

奇数側フリップフロップ７２は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第１ストローブ信号のタイミングにおいて取得して内部に保持する。偶数側フリップフロップ７４は、被試験デバイス２００から出力されたデータ信号ＤＱのデータ値を第２ストローブ信号のタイミングにおいて取得して内部に保持する。

マルチプレクサ７６は、奇数側フリップフロップ７２が保持するデータ信号ＤＱのデータ値と、偶数側フリップフロップ７４が保持するデータ信号ＤＱのデータ値とを、サンプリングクロックのタイミングにおいて交互に選択して、データセレクタ５４を介してバッファ部５８へと供給する。これにより、第１取得部５１は、クロック生成部３６により生成されたサンプリングクロックに応じたタイミングでデータ信号ＤＱのデータ値を取得することができる。

第２取得部５２は、図５の（Ａ）に示されるデータ信号ＤＱの論理値を、タイミング発生部２２により発生されるタイミング信号に応じたタイミングにおいて取得する。タイミング発生部２２により発生されるタイミング信号のレートは、一例として、被試験デバイス２００から出力されるデータ信号ＤＱおよびクロック信号ＤＱＳのレートよりも高い。この場合、第２取得部５２は、データ信号ＤＱの波形を表すデータ列を取得することができる。

第２取得部５２は、一例として、少なくとも１つのフリップフロップ８２を有する。フリップフロップ８２は、タイミング発生部２２から発生されるタイミング信号のタイミングにおいて、データ信号ＤＱのデータ値を取り込む。

データセレクタ５４は、指定部４８による指定に応じて、第１取得部５１により取得されたデータ値または第２取得部５２により取得されたデータ値の何れか一方を選択して、バッファ部５８に供給する。データセレクタ５４は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、第１取得部５１から出力されたデータ値をバッファ部５８へと転送する。また、データセレクタ５４は、指定部４８がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、第２取得部５２から出力されたデータ値をバッファ部５８へと転送する。

クロックセレクタ５６は、指定部４８による指定に応じて、クロック生成部３６により生成されたサンプリングクロックまたはタイミング発生部２２から発生されるタイミング信号の何れか一方を選択してバッファ部５８に供給する。クロックセレクタ５６は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号を取得することを指定している場合には、クロック生成部３６により生成されたサンプリングクロックをバッファ部５８へ供給する。また、クロックセレクタ５６は、指定部４８がタイミング信号に応じたタイミングでデータ信号を取得することを指定している場合には、タイミング発生部２２により発生されたタイミング信号をバッファ部５８へ供給する。

バッファ部５８は、複数のエントリを有する。バッファ部５８は、データセレクタ５４から転送されたデータ値を、クロックセレクタ５６から出力された信号のタイミングで順次に各エントリにバッファリングする。

即ち、バッファ部５８は、指定部４８がサンプリングクロックに応じたタイミングでデータ信号ＤＱを取得することを指定している場合には、第１取得部５１のマルチプレクサ７６から順次に出力されるデータ信号ＤＱのデータ値を、クロック生成部３６により生成されたサンプリングクロックのタイミングで順次に各エントリにバッファリングする。または、バッファ部５８は、指定部４８がタイミング信号に応じたタイミングでデータ信号ＤＱを取得することを指定している場合には、第２取得部５２から順次に出力されるデータ信号ＤＱのデータ値を、タイミング発生部２２により発生されたタイミング信号のタイミングで順次に各エントリにバッファリングする。

さらに、バッファ部５８は、各エントリにバッファリングしたデータ信号ＤＱのデータ値を、入力順に、当該試験装置１０の試験周期に応じて発生されるタイミング信号のタイミングで各エントリから出力する。そして、バッファ部５８は、出力したデータ信号ＤＱのデータ値を判定部４２に供給する。

このようなクロック生成部３６およびデータ取得部３８は、被試験デバイス２００から出力されたデータ信号ＤＱを、クロック信号ＤＱＳに応じたタイミングまたは当該試験装置１０の内部において発生されたタイミング信号のタイミングの何れか一方で取得することができる。そして、クロック生成部３６およびデータ取得部３８は、被試験デバイス２００から出力されたデータ信号ＤＱをクロック信号ＤＱＳに応じたタイミング取得した場合には、取得したデータ信号ＤＱの各データ値を、当該試験装置１０の内部クロックに基づき発生されるタイミング信号のタイミングに乗せ替えて出力することができる。

図６は、被試験デバイス２００の試験手順を表すフローチャートを示す。本実施形態に係る試験装置１０は、メモリデバイスである被試験デバイス２００を試験する場合、一例として、次のように試験を実行する。

まず、ステップＳ１１において、試験装置１０は、被試験デバイス２００から出力される信号を取得するタイミングとして、当該試験装置１０の内部において発生されるタイミング信号を選択する。続いて、ステップＳ１２において、試験装置１０は、被試験デバイス２００からデータ信号およびクロック信号が正常に出力されるかを試験する。より詳しくは、試験装置１０は、被試験デバイス２００からデータ信号およびクロック信号を出力させて、タイミング発生部２２から出力されるタイミング信号のタイミングでデータ信号およびクロック信号の波形を取得する。試験装置１０は、取得したデータ信号およびクロック信号の波形の測定結果に基づき、データ信号およびクロック信号が正常に出力されるか否かを判定する。

被試験デバイス２００からデータ信号およびクロック信号が正常に出力されている場合には、続いて、ステップＳ１３において、試験装置１０は、被試験デバイス２００から出力される信号を取得するタイミングとして、被試験デバイス２００から出力されるクロック信号に応じたサンプリングクロックを選択する。続いて、ステップＳ１４において、試験装置１０は、被試験デバイス２００がメモリとして正常に機能するか否かを試験する。

以上のように、試験装置１０は、被試験デバイス２００から出力されるデータ信号およびクロック信号を当該試験装置１０の内部で発生されるタイミング信号のタイミングで取得できる。従って、試験装置１０によれば、被試験デバイス２００の機能試験に先立って、データ信号およびクロック信号が正常に動作しているか否かを試験することができる。

図７は、メモリデバイスである被試験デバイス２００の機能試験をする場合のタイミングチャートを示す。被試験デバイス２００は、双方向バスであるＤＤＲインターフェイスを介して他のデバイスとデータを授受するメモリデバイスである。メモリデバイスである被試験デバイス２００を試験する場合、試験装置１０は次のような動作をする。

まず、ステップＳ２１において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に対して、予め定められたデータを書き込む。続いて、ステップＳ２２において、試験装置１０は、被試験デバイス２００における試験対象となるアドレス領域に書き込まれたデータを読み出す。そして、ステップＳ２３において、試験装置１０は、読み出したデータを期待値と比較して、被試験デバイス２００における試験対象となるアドレス領域が正常に動作しているか否かを判定する。試験装置１０は、このような処理を被試験デバイス２００における全てのアドレス領域に対して実行することにより、被試験デバイス２００の良否を判定することができる。

図８は、読み出し処理時において、試験装置１０から被試験デバイス２００へ送信されるコマンドおよびリードイネーブル信号、被試験デバイス２００から試験装置１０へ送信されるクロック信号およびデータ信号、マスク信号およびサンプリングクロックのタイミング、並びに、バッファ部５８から判定部４２へと転送されるデータのタイミングの一例を示す。メモリデバイスである被試験デバイス２００からＤＤＲインターフェイスを介してデータを読み出す場合、試験装置１０は次のような動作をする。

まず、試験装置１０の試験信号供給部４４は、被試験デバイス２００に対してデータ信号の出力を指示するコマンド（例えばリードコマンド）を表すデータ信号およびクロック信号を、ＤＤＲインターフェイスを介して被試験デバイス２００に出力する（時刻ｔ３１）。続いて、試験信号供給部４４は、被試験デバイス２００に対して、データの出力を許可するリードイネーブル信号を供給する（時刻ｔ３２）。

続いて、リードコマンドが与えられた被試験デバイス２００は、リードコマンドが与えられてから一定時間経過後、リードコマンドに示されたアドレスに記憶されたデータ値を含んだデータ信号ＤＱを、ＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。これとともに、被試験デバイス２００は、データ信号ＤＱのサンプルタイミングを示すクロック信号ＤＱＳをＤＤＲインターフェイスを介して出力する（時刻ｔ３５）。そして、被試験デバイス２００は、一定のデータ数のデータ信号ＤＱを出力すると、データ信号ＤＱおよびクロック信号ＤＱＳの出力を終了する（時刻ｔ３７）。

なお、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）以外の期間においては、データ信号ＤＱの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。また、被試験デバイス２００は、データ信号ＤＱの出力期間（時刻ｔ３５〜ｔ３７の間）より前の一定期間（時刻ｔ３３〜時刻ｔ３５）においては、クロック信号ＤＱＳを予め定められた信号レベル、例えばロー論理レベルに固定する。また、被試験デバイス２００は、クロック信号ＤＱＳを予め定められた信号レベルに固定している期間より前（時刻ｔ３３より前）、および、データ信号ＤＱの出力期間より後（時刻ｔ３７より後）においては、クロック信号ＤＱＳの入出力端子をドライブせず、ハイインピーダンス（ＨｉＺ）としている。

そして、試験装置１０のデータ取得部３８は、被試験デバイス２００がデータ信号を出力している期間（時刻ｔ３５〜ｔ３７の間）において、被試験デバイス２００から出力されたクロック信号ＤＱＳのタイミングで、データ信号ＤＱの各データ値を順次に取り込む。データ取得部３８は、取り込んだデータを各エントリに順次にバッファリングする。以上のように試験装置１０は、読み出し処理において、メモリデバイスである被試験デバイス２００からＤＤＲインターフェイスを介してデータ信号ＤＱを読み出して、クロック信号ＤＱＳのタイミングでデータ信号ＤＱのデータ値を取り込むことができる。

図９は、本実施形態に係る試験装置１０における調整時の処理フローを示す。試験装置１０は、被試験デバイス２００の試験に先立って、当該試験装置１０の調整処理を実行する。試験装置１０は、調整処理において、例えば次のように動作する。

まず、ステップＳ３１において、試験装置１０は、複数のデータ取得部３８のそれぞれが有するバッファ部５８が正常に動作するかチェックする。続いて、ステップＳ３２において、試験装置１０は、試験時においてデータ信号を取得するタイミングを示すサンプリングクロックを生成するための、クロック信号の遅延量を調整する。本例においては、試験装置１０は、２倍のレートのデータ信号のデータ値をアイ開口の中心で正確に取得できるサンプリングクロックが出力されるように、クロック生成部３６の遅延器６２の遅延量を調整する。

図１０は、バッファ部５８のチェック処理（Ｓ３１）における、試験装置１０の機能構成を示す。ステップＳ３１におけるバッファ部５８のチェック処理において、指定部４８は、データ取得部３８に対して、ＤＤＲインターフェイスを介して入力したデータ信号を当該試験装置１０の試験周期に応じたタイミング信号のタイミングで取得させるように指定する。これにより、データ取得部３８は、ステップＳ３１において、入力されたデータ信号をタイミング発生部２２から出力されたタイミング信号のタイミングで取得してバッファリングする。

続いて、調整部５０は、予め定められたデータ値を有する調整用データ信号を試験信号供給部４４から出力させて、データ取得部３８内のバッファ部５８に調整用データ信号をバッファリングさせる。ここで、試験信号供給部４４から出力されるデータ信号は、双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００へと出力される。従って、当該試験装置１０に被試験デバイス２００が接続されていない状態においては、試験信号供給部４４から出力されたデータ信号は、ループバックして対応するデータ取得部３８へと供給される。従って、調整部５０は、試験信号供給部４４から調整用データ信号を出力させるとともに、データ取得部３８に入力された信号をタイミング信号のタイミングにおいて取得させることにより、データ取得部３８内のバッファ部５８に調整用データ信号をバッファリングさせることができる。

続いて、調整部５０は、バッファ部５８に供給した調整用データ信号のデータ値とバッファ部５８にバッファリングさせた調整用データ信号のデータ値と比較することによりバッファ部５８が正常か否かをチェックする。調整部５０は、一例として、バッファ部５８によりバッファリングしたデータ値を判定部４２へと転送させ、判定部４２に、バッファ部５８がバッファリングしたデータ値と試験信号供給部４４から出力させた調整用データ信号のデータ値とが一致するか否かを比較させることにより、バッファ部５８が正常か否かをチェックする。調整部５０は、バッファ部５８がバッファリングしたデータ値と調整用データ信号のデータ値とが一致する場合には、バッファ部５８が正常であると判断する。また、調整部５０は、一致しない場合にはバッファ部５８が正常ではないと判断する。

調整部５０は、バッファ部５８が正常ではないと判断する場合には、使用者にバッファ部５８が正常でないことを通知する。調整部５０は、調整部５０が正常であると判断する場合には、クロック信号の遅延量の調整処理（Ｓ３２）に進む。

以上のように本実施形態に係る試験装置１０は、試験に先立って、データ取得部３８内のバッファ部５８が正常に動作するか否かを検出する。これにより、試験装置１０は、精度良く被試験デバイス２００を試験することができる。

図１１は、クロック信号の遅延量の調整処理（Ｓ３２）における、試験装置１０の機能構成を示す。図１２は、クロック信号の遅延量の調整処理（Ｓ３２）における、試験装置１０の処理フローを示す。ステップＳ３２におけるクロック信号の遅延量の調整処理において、試験装置１０は、図１２に示されるような処理を実行する。

まず、ステップＳ４１において、指定部４８は、データ取得部３８に対して、ＤＤＲインターフェイスを介して入力されたデータ信号を、クロック生成部３６により生成されたサンプリングクロックのタイミングで取得させるように指定する。これにより、これにより、データ取得部３８は、入力されたデータ信号を、クロック生成部３６により生成されたサンプリングクロックのタイミングで取得してバッファリングする。

続いて、ステップＳ４２において、調整部５０は、クロック生成部３６内の遅延器６２の遅延量を、予め定められた初期遅延量に設定する。

続いて、ステップＳ４３において、調整部５０は、試験信号供給部４４から予め定められた調整用データ信号および調整用クロック信号を出力させ、データ取得部３８に調整用データ信号を調整用クロック信号に応じたタイミングで取得させる。ここで、試験信号供給部４４から出力されるデータ信号およびクロック信号は、双方向バスであるＤＤＲインターフェイスを介して被試験デバイス２００へと出力される。従って、当該試験装置１０に被試験デバイス２００が接続されていない状態においては、試験信号供給部４４から出力されたデータ信号は、ループバックして対応するデータ取得部３８へと供給される。また、試験信号供給部４４から出力されたクロック信号は、ループバックしてクロック生成部３６へと供給される。従って、調整部５０は、試験信号供給部４４から調整用データ信号および調整用クロック信号を出力させることにより、データ取得部３８に調整用データ信号を調整用クロック信号に応じたタイミングで取得させることができる。

そして、調整部５０は、ステップＳ４３において、判定部４２にデータ取得部３８の取得結果と試験信号供給部４４から出力させた調整用データ信号のデータ値とを比較させ、比較結果に基づきデータ取得部３８が正しいデータ値を取得できたか否かを判断する。調整部５０は、一例として、データ取得部３８の取得結果と、試験信号供給部４４から出力させた調整用データ信号のデータ値とが一致すれば、データ取得部３８が正しいデータを取得できたと判断し、一致しなければデータ取得部３８が正しいデータを取得できなかったと判断する。

続いて、調整部５０は、ステップＳ４４において、予定された処理回数分だけステップＳ４３の処理が実行されたか否かを判断する。ステップＳ４３で予定回数分の処理が実行されていないと判断した場合には（ステップＳ４４のＮｏ）、調整部５０は、処理をステップＳ４４に進める。ステップＳ４５において、調整部５０は、データ取得部３８内の遅延器６２の遅延量を変更する。調整部５０は、一例として、遅延器６２の遅延量を、予め設定された変化量分、増加または減少させる。そして、調整部５０は、ステップＳ４５の処理を終了すると、処理をステップＳ４３に戻し、ステップＳ４３の処理を再度実行させる。

ステップＳ４４で予定回数分の処理が実行されたと判断した場合には（ステップＳ４４のＹｅｓ）、調整部５０は、処理をステップＳ４６に処理を進める。ステップＳ４６において、調整部５０は、データ取得部３８による調整用データ信号の取得結果に基づき、データ信号を取得するタイミングを生成するためのクロック信号の遅延量を調整する。

より具体的には、調整部５０は、ステップＳ４３での判断結果および当該判断結果を得た状態において設定されていた遅延器６２の遅延量に基づき、遅延器６２の最適な遅延量を検出する。調整部５０は、一例として、データ取得部３８が正しいデータを取得できたと判断された遅延量の範囲内における略中心を、最適な遅延量として検出する。そして、調整部５０は、検出した最適な遅延量でクロック信号を遅延するように、遅延器６２を設定する。

以上のように本実施形態に係る試験装置１０は、試験に先立って、クロック生成部３６内の遅延器６２の遅延量を最適値に設定することができる。これにより、試験装置１０は、被試験デバイス２００から出力されたデータ信号を、被試験デバイス２００から出力されたクロック信号のタイミングで精度良く取得することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１０ 試験装置
１２ データ端子
１４ クロック端子
２２ タイミング発生部
２４ パターン発生部
３２ データ用コンパレータ
３４ クロック用コンパレータ
３６ クロック生成部
３８ データ取得部
４０ クロック取得部
４２ 判定部
４４ 試験信号供給部
４８ 指定部
５０ 調整部
５１ 第１取得部
５２ 第２取得部
５４ データセレクタ
５６ クロックセレクタ
５８ バッファ部
６２ 遅延器
６４ ストローブ発生部
６６ 合成部
７２ 奇数側フリップフロップ
７４ 偶数側フリップフロップ
７６ マルチプレクサ
８２ フリップフロップ
２００ 被試験デバイス

Claims (7)

1. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置であって、
   前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたサンプリングクロックに応じたタイミングまたは当該試験装置の試験周期に応じたタイミング信号のタイミングで取得するデータ取得部と、
   前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、
   前記データ取得部が前記サンプリングクロックに応じたタイミングまたは前記タイミング信号に応じたタイミングの何れにより前記データ信号を取得するかを指定する指定部と、
   を備える試験装置。
2. 当該試験装置の内部で発生される基準クロックに基づき前記タイミング信号を発生するタイミング発生部と、
   前記被試験デバイスから出力された前記クロック信号に基づき前記サンプリングクロックを生成するクロック生成部と、
   を更に備える
   請求項１に記載の試験装置。
3. 前記被試験デバイスが出力する前記クロック信号を前記タイミング信号に応じたタイミングで取得するクロック取得部を更に備え、
   前記データ取得部は、前記タイミング信号に応じたタイミングで前記データ信号を取得し、
   前記判定部は、前記データ取得部が取得した前記データ信号を期待値と比較するとともに、前記クロック取得部が取得した前記クロック信号を期待値と比較して、比較結果に基づいて前記被試験デバイスの良否を判定する
   請求項２に記載の試験装置。
4. 前記データ取得部は、
   前記被試験デバイスが出力するデータ信号を前記クロック信号に応じたタイミングで取得する第１取得部と、
   前記被試験デバイスが出力するデータ信号を前記タイミング信号に応じたタイミングで取得する第２取得部と、
   複数のエントリを有し、前記クロック信号または前記タイミング信号のうち前記指定部により指定された信号に応じたタイミングにおいて取得されたデータ信号を順次各エントリにバッファリングし、前記タイミング信号のタイミングで各エントリにバッファリングしたデータ信号を出力するバッファ部と、
   を有する請求項１から３の何れか１項に記載の試験装置。
5. 当該試験装置は、双方向バスを介して前記被試験デバイスとデータ信号およびクロック信号を授受する
   請求項１から４の何れか１項に記載の試験装置。
6. 前記被試験デバイスは、双方向バスを介してデータ信号およびクロック信号を授受するメモリデバイスである
   請求項１から５の何れか１項に記載の試験装置。
7. データ信号と前記データ信号をサンプルするタイミングを示すクロック信号とを出力する被試験デバイスを試験する試験装置における試験方法であって、
   前記試験装置は、
   前記被試験デバイスが出力する前記データ信号を前記被試験デバイスが出力する前記クロック信号に応じたサンプリングクロックに応じたタイミングまたは当該試験装置の試験周期に応じたタイミング信号のタイミングで取得するデータ取得部と、
   前記データ取得部が取得した前記データ信号を期待値と比較した比較結果に基づいて前記被試験デバイスの良否を判定する判定部と、
   を備え、
   試験に先立って、前記データ取得部が前記サンプリングクロックに応じたタイミングまたは前記タイミング信号に応じたタイミングの何れにより前記データ信号を取得するかを指定する
   試験方法。

Images