JP2005010095A - 半導体試験装置 - Google Patents
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Abstract
【課題】電子デバイスに与えるべきバーストアドレスと、フェイルメモリに与えるべきバーストアドレスとを、それぞれ任意に生成できる半導体試験装置を提供する。
【解決手段】試験パターンを生成するパターン発生部と、出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生部は、電子デバイスが連続して出力するべきデータが格納されているアドレスを順次生成し、電子デバイスに供給するバーストアドレス発生部と、バーストアドレス発生部が生成した連続したアドレスを順次格納するＦＩＦＯメモリと、ＦＩＦＯメモリからフェイルメモリに、それぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリが格納したそれぞれのアドレスをフェイルメモリに順次供給するタイミングを制御する制御部とを有する半導体試験装置を提供する。
【選択図】 図３
【解決手段】試験パターンを生成するパターン発生部と、出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生部は、電子デバイスが連続して出力するべきデータが格納されているアドレスを順次生成し、電子デバイスに供給するバーストアドレス発生部と、バーストアドレス発生部が生成した連続したアドレスを順次格納するＦＩＦＯメモリと、ＦＩＦＯメモリからフェイルメモリに、それぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリが格納したそれぞれのアドレスをフェイルメモリに順次供給するタイミングを制御する制御部とを有する半導体試験装置を提供する。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、電子デバイスを試験する半導体試験装置に関する。特に、本発明は、内部クロックを無効にし、同一のデータを出力するクロックサスペンドモードを有する電子デバイスを試験する半導体試験装置に関する。
【０００２】
【従来の技術】
一般に、メモリ等の電子デバイスを試験する場合、書き込むべきデータ、書き込むべきアドレス、及び制御信号等の試験パターンを電子デバイスに供給し、電子デバイスが出力する出力信号と期待値とを比較することにより、電子デバイスの不良セルを検出している。また、出力信号と期待値との比較結果を、電子デバイスのアドレス（セル）毎に、フェイルメモリに格納する。このとき半導体試験装置は、電子デバイスに供給するアドレスと同一のアドレスを、所定の時間遅延させてフェイルメモリに供給している。
【０００３】
また、試験するべき電子デバイスとして、クロックサスペンドモードを有するＳＤＲＡＭ等のメモリがある。クロックサスペンドモードとは、電子デバイスが内部のクロックに同期して、データをバースト出力しているときに、電子デバイス内部のクロックを無効にし、同一のアドレスのデータを連続して出力させるモードである。ここで、バースト出力とは、与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力することを指す。
【０００４】
このような電子デバイスを試験する場合、電子デバイスには、バースト出力させるべきデータの先頭のアドレス、及びクロックサスペンドするタイミングを供給すればよいが、フェイルメモリには、出力信号のそれぞれのデータに対応するアドレスを供給する必要がある。このため、従来の半導体試験装置は、フェイルメモリに供給するべきバーストアドレスを生成し、当該バーストアドレスと同一のバーストアドレスを電子デバイスに供給している。
【０００５】
【発明が解決しようとする課題】
しかし、前述したように、電子デバイスがクロックサスペンドモードで動作している場合、電子デバイスに供給するべきバーストアドレスと、フェイルメモリに供給するべきバーストアドレスとは、異なる場合がある。つまり、従来の半導体試験装置において、フェイルメモリに供給するべきバーストアドレスと同一のバーストアドレスを電子デバイスに供給した場合、電子デバイスがクロックサスペンドモードで動作するタイミングによっては、電子デバイスに正しいバーストアドレスを供給することができない場合がある。
【０００６】
例えば、バースト出力の最終サイクルで、電子デバイスをクロックサスペンドモードで動作させると、フェイルメモリに供給するべきバーストアドレスの長さは、電子デバイスに供給するべきバーストアドレスより、クロックサスペンドモードで動作させた分だけ長くなる。しかし、電子デバイスには、フェイルメモリに供給するバーストアドレスと同一のバーストアドレスが供給される。このとき、電子デバイスを連続してバースト動作させると、後のバースト出力の先頭アドレスを正しく供給することができない。つまり、後のバースト出力の先頭アドレスを供給するべきタイミングで、前のバースト出力の最終サイクルにおけるアドレスが供給されてしまう。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する半導体試験装置であって、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生部と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生部は、電子デバイスが連続して出力するべきデータが格納されているアドレスを順次生成し、電子デバイスに供給するバーストアドレス発生部と、バーストアドレス発生部が生成した連続したアドレスを順次格納するＦＩＦＯメモリと、ＦＩＦＯメモリからフェイルメモリに、それぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリが格納したそれぞれのアドレスをフェイルメモリに順次供給するタイミングを制御する制御部とを有する半導体試験装置を提供する。
【０００８】
また、電子デバイスは、内部クロックを無効にし、同一のデータを出力するクロックサスペンドモードを有するデバイスであって、制御部は、内部クロックを無効にさせるべきタイミングを示すクロックイネーブル信号を、電子デバイスに供給し、クロックイネーブル信号に基づいて、ＦＩＦＯメモリがアドレスをフェイルメモリに供給するタイミングを制御してよい。
【０００９】
制御部は、バーストアドレス発生部が順次生成したアドレスのパターンに基づいて、ＦＩＦＯメモリが、バーストアドレス発生部が順次生成したアドレスを取り込むタイミングを更に制御してよい。
【００１０】
半導体試験装置は、バーストアドレス発生部が順次生成したアドレス、又はＦＩＦＯメモリが順次出力したアドレスのいずれかを選択して、フェイルメモリに供給するセレクタを更に備えてよい。
【００１１】
半導体試験装置は、電子デバイスがバーストアドレス生成部からアドレスを受け取ってから、アドレスに格納したデータを出力するまでのＣＡＳレーテンシーに基づく時間、ＦＩＦＯメモリが順次出力するアドレスを遅延させて、フェイルメモリに供給する遅延部を更に備えてよい。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る半導体試験装置１００の構成の一例を示す。半導体試験装置１００は、電子デバイス１１０の試験を行う。本例において、電子デバイス１１０は、クロックサスペンドモードを有するＳＤＲＡＭ等のメモリがある。ここで、クロックサスペンドモードとは、電子デバイス１１０が内部のクロックに同期して、データをバースト出力しているときに、電子デバイス１１０内部のクロックを無効にし、同一のアドレスのデータを連続して出力させるモードである。また、バースト出力とは、例えば与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力する動作を指す。また、半導体試験装置１００は、パターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０を備える。
【００１５】
パターン発生器１０は、電子デバイス１１０の試験を行うために、電子デバイス１１０に供給する試験パターンを生成する。また、パターン発生器１０は、電子デバイス１１０に電子データを書き込むモードと、電子デバイス１１０が記憶した電子データを読み出すモードとを選択する信号を電子デバイス１１０に供給する。電子デバイス１１０に電子データを書き込む場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生成し、電子デバイス１１０に供給する。また、電子デバイス１１０から電子データを読み出す場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号を電子デバイス１１０に供給する。
【００１６】
コンパレータ３０は、電子デバイス１１０から読み出されたデータを出力信号として受け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大きいか否かに基づいて、当該出力信号を、Ｈ論理又はＬ論理を示すディジタル信号に変換する。
【００１７】
論理比較器４０は、出力信号と、パターン発生器１０が生成する期待値パターンとを比較し、電子デバイス１１０の良否を判定する。例えば、パターン発生器１０は、電子デバイス１１０に与えた試験パターンと同一のパターンを有する期待値パターンを生成する。
【００１８】
フェイルメモリ５０は、出力信号と期待値パターンとの比較結果を、電子デバイス１１０のアドレス毎に格納する。当該フェイルメモリ５０が格納した比較結果を解析することにより、電子デバイス１１０のいずれのアドレスにエラーが生じるかを判定することができる。
【００１９】
図２は、パターン発生器１０の構成の一例を示す。パターン発生器１０は、インストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、制御信号発生部１８、及び遅延部７８を有する。
【００２０】
インストラクションメモリ１２は、試験パターンを生成するためのシーケンスを制御する命令、電子デバイス１１０に供給する試験パターンを生成するためのデータ並びにデータの演算命令、電子デバイス１１０にデータを書き込むべきアドレスデータ、及び電子デバイス１１０のモードを制御するための制御信号等を格納する。
【００２１】
シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に基づいて、インストラクションメモリ１２が格納したいずれのデータ、演算命令、アドレスデータ、制御信号を用いて試験パターンを生成するかを選択する。シーケンス制御部１４によって選択された、データ並びに演算命令、アドレスデータ、及び制御信号は、それぞれデータ発生部１６、アドレス発生部６０、及び制御信号発生部１８に送信される。また、シーケンス制御部１４は、生成するべき試験パターンに応じて、電子デバイス１１０をクロックサスペンドモードで動作させるためのクロックイネーブル信号ＣＫＥを、インストラクションメモリ１２から遅延部７８を介して電子デバイス１１０に供給させる。ここで、クロックイネーブル信号ＣＫＥは、電子デバイス１１０の内部クロックを無効にさせるべきタイミングを示す信号である。
【００２２】
データ発生部１６は、インストラクションメモリ１２から受け取ったデータ、及び演算命令に基づいて、電子デバイス１１０に供給するべき試験データを生成する。また、データ発生部１６は、論理比較器４０に、試験データを期待値データとして供給する。
【００２３】
アドレス発生部６０は、データ発生部１６が生成した試験データを電子デバイス１１０のいずれのアドレスに格納するべきかを示すアドレスデータを生成する。また、アドレス発生部６０は、論理比較器４０における判定結果に対応するアドレスを生成し、フェイルメモリ５０に供給する。
【００２４】
制御信号発生部１８は、インストラクションメモリ１２から受け取った制御信号に基づいて、電子デバイス１１０を制御する。例えば、制御信号発生部１８は、電子デバイス１１０にデータを書き込むか、又は電子デバイス１１０からデータを読み出すか等の動作モードを制御する。
【００２５】
遅延部７８は、クロックイネーブル信号ＣＫＥを所定の時間遅延させ、電子デバイス１１０に供給する。このような構成及び動作により、パターン発生器１０は、電子デバイス１１０に試験パターンを供給する。
【００２６】
図３は、アドレス発生部６０の構成の一例を示す。アドレス発生部６０は、バーストアドレス発生部６２、同期回路６４、同期回路６８、ＦＩＦＯメモリ６６、書込制御部７４、読出制御部７６、セレクタ７０、及び遅延部７２を有する。
【００２７】
バーストアドレス発生部６２は、インストラクションメモリ１２から、アドレスデータを受け取り、アドレスデータに基づいて、電子デバイス１１０に供給するアドレスを順次生成する。電子デバイス１１０にバースト出力させる場合、バーストアドレス発生部６２は、電子デバイス１１０が連続して出力するべきデータが格納されているアドレスを順次生成する。
【００２８】
ＦＩＦＯメモリ６６は、バーストアドレス発生部６２が生成した連続したアドレスを順次格納する。ＦＩＦＯメモリ６６は、与えられる動作クロックに同期して順次アドレスを格納し、先に格納したデータから、与えられる動作クロックに同期して順次出力する先入先出（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリである。
【００２９】
インストラクションメモリ１２は、ＦＩＦＯメモリ６６からフェイルメモリ５０に、論理比較器４０におけるそれぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリ６６が順次格納したそれぞれのアドレスを、フェイルメモリ５０に順次供給するタイミングを制御する。つまり、インストラクションメモリ１２は、本発明における制御部として機能する。
【００３０】
インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥに基づいて、ＦＩＦＯメモリ６６がアドレスをフェイルメモリ５０に供給するタイミングを制御する。本例において、インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥに基づくＦＩＦＯ＿Ｒ信号を、読出制御部７６を介してＦＩＦＯメモリ６６に供給する。例えば、ＦＩＦＯ＿Ｒ信号は、ＦＩＦＯメモリ６６に与えられる動作クロックを所定のタイミングで無効にする信号である。つまり、インストラクションメモリ１２は、与えられる動作クロックのサイクル毎に、格納したアドレスを順次出力するメモリであり、インストラクションメモリ１２は、ＦＩＦＯ＿Ｒ信号によって、当該動作クロックを所定のタイミングで無効にすることにより、ＦＩＦＯメモリ６６がそれぞれのアドレスを出力する期間を制御する。これにより、所望のパターンを有するバーストアドレスを生成することができる。
【００３１】
また、インストラクションメモリ１２は、バーストアドレス発生部６２が生成したバーストアドレスに基づいて、ＦＩＦＯメモリ６６が、バーストアドレス発生部６２が順次生成したアドレスを取り込むタイミングを更に制御する。本例において、インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号を書込制御部７４を介してＦＩＦＯメモリ６６に供給する。例えば、ＦＩＦＯ＿Ｗ信号は、ＦＩＦＯメモリ６６に与えられる動作クロックを所定のタイミングで無効にする信号である。つまり、インストラクションメモリ１２は、与えられる動作クロックのサイクル毎に、アドレス順次格納するメモリであり、インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号によって、当該動作クロックを所定のタイミングで無効にすることにより、ＦＩＦＯメモリ６６がそれぞれのアドレスを格納するタイミングを制御する。本例におけるインストラクションメモリ１２は、バーストアドレス発生部６２が、動作クロックの複数サイクルの期間、同一のアドレスを示すバーストアドレスを生成する場合であっても、ＦＩＦＯメモリ６６が同一のアドレスを重複して格納しないように、ＦＩＦＯメモリ６６を制御する。
【００３２】
以上説明した動作により、電子デバイス１１０に与えるべきバーストアドレスと、フェイルメモリ５０に与えるべきバーストアドレスとを、それぞれ任意のパターンで生成することができる。
【００３３】
セレクタ７０は、バーストアドレス発生部６２が順次生成したアドレス、又はＦＩＦＯメモリ６６が順次出力したアドレスのいずれかを選択して、フェイルメモリ５０に供給する。例えば、電子デバイス１１０がクロックサスペンドモードで動作する場合、セレクタ７０は、ＦＩＦＯメモリ６６から受け取ったバーストアドレスを、遅延部７２を介してフェイルメモリ５０に供給し、電子デバイス１１０がクロックサスペンドモードで動作しない場合、セレクタ７０は、バーストアドレス発生部６２から受け取ったバーストアドレスを、遅延部７２を介してフェイルメモリ５０に供給する。インストラクションメモリ１２は、セレクタ７０を制御するための選択信号を、同期回路６８を介してセレクタ７０に供給する。
【００３４】
遅延部７２は、電子デバイス１１０がバーストアドレス生成部６２からアドレスを受け取ってから、当該アドレスに格納したデータを出力するまでのＣＡＳレーテンシーに基づく時間、セレクタ７０から受け取ったバーストアドレスを遅延させて、フェイルメモリ５０に供給する。また、同期回路６４及び同期回路６８は、バーストアドレス発生部６２が生成したバーストアドレスを電子デバイス１１０に供給するタイミング、ＦＩＦＯメモリ６６が生成したバーストアドレスをセレクタ７０に供給するタイミング、及びセレクタ７０を制御するタイミングを同期させる。このような制御により、フェイルメモリ５０に供給される判定結果と、当該判定結果に対応するアドレスとをフェイルメモリ５０に対応付けて格納することができる。
【００３５】
図４は、アドレス発生部６０の動作の一例を示すタイミングチャートである。本例において、アドレス発生部６０は、電子デバイス１１０が格納したデータをバースト出力させるためのバーストアドレスを生成する。また本例において、ＦＩＦＯメモリ６６は、ＦＩＦＯ［０］〜ＦＩＦＯ［３］までの４データ分の領域を有するメモリである。ＦＩＦＯメモリ６６は、受け取ったアドレスをＦＩＦＯ［０］〜ＦＩＦＯ［３］に順次格納し、ＦＩＦＯ［０］〜ＦＩＦＯ［３］に格納したアドレスを順次出力する。
【００３６】
図４において、制御信号、アドレス制御信号、クロックイネーブル信号ＣＫＥ、及びバーストアドレス（６４）は、パターン発生器１０から電子デバイス１１０に与えられる信号である。ここで、バーストアドレス（６４）は、同期回路６４が出力するバーストアドレスである。同期回路６４は、バーストアドレス発生部６２が出力したバーストアドレス（６２）を、１サイクル遅延させて出力する。
【００３７】
また、バーストアドレス発生部６２は、連続する複数のバーストアドレスのそれぞれの先頭アドレスＢ０が、対応するＲｅａｄコマンド及びＣｏｌｕｍｎコマンドに同期し、且つＦＩＦＯメモリ６６にバーストアドレスの全てのアドレス（Ｂ０〜Ｂ３）を供給できるようなパターンを有するバーストアドレスを生成する。つまり、バーストアドレス発生部６２は、バーストアドレスのパターンの長さが、Ｃｏｌｕｍｎコマンド間の長さと同一となり、且つ先頭アドレスＢ０から連続したアドレスを示すバーストアドレスを生成する。
【００３８】
電子デバイス１１０は、制御信号としてＲｅａｄ、アドレス制御信号としてｃｏｌｕｍｎが与えられたときに、バーストアドレス（６４）に示されるアドレスを、バースト出力するべきデータを格納したバーストアドレスの先頭アドレスとして取り込む。そして、当該先頭アドレスから連続するアドレスに格納されたデータを、動作クロックに応じてデータ信号として順次出力する。このとき、電子デバイス１１０は、クロックイネーブル信号ＣＫＥがＬ論理を示す場合に、動作クロックの次サイクルを無効とし、当該サイクルと同一のデータを出力する。
【００３９】
ＦＩＦＯメモリ６６は、バーストアドレス（６２）を、ＦＩＦＯ＿Ｗ信号に応じたタイミングで取り込む。本例において、バーストアドレス発生部６２が最初に生成したバーストアドレスのうち、アドレスＢ３が２サイクル分の長さを有しているため、インストラクションメモリ１２は、ＦＩＦＯメモリ６６が当該アドレスＢ３を２回取り込まないように、ＦＩＦＯ＿Ｗ信号によってＦＩＦＯメモリ６６を制御する。
【００４０】
そして、ＦＩＦＯメモリ６６は、格納したアドレスをＦＩＦＯ＿Ｒ信号に応じたタイミングで出力し、バーストアドレス（６６）を生成する。インストラクションメモリ１２は、電子デバイス１１０がクロックイネーブル信号ＣＫＥに応じて、複数のサイクルで同一のデータを出力する間、ＦＩＦＯメモリ６６も対応する同一のアドレスを出力するように、ＦＩＦＯメモリ６６を制御する。
【００４１】
そして、遅延部７２は、ＣＡＳレーテンシーに応じた時間、バーストアドレス（６６）を遅延させた、バーストアドレス（７２）をフェイルメモリ５０に供給する。これにより、図４に示すように、電子デバイス１１０が出力するデータ信号のそれぞれのデータに対応するアドレスを示す、バーストアドレス（７２）をフェイルメモリ５０に供給することができる。
【００４２】
図５は、インストラクションメモリ１２が格納する試験プログラムの一例を示す。インストラクションメモリ１２は、命令群、信号パターン、アドレスデータ、ＦＩＦＯ＿Ｗ信号、ＦＩＦＯ＿Ｒ信号、及び選択信号を格納する。シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に応じて、インストラクションメモリ１２が格納した信号パターン、アドレスデータ、ＦＩＦＯ＿Ｗ信号、ＦＩＦＯ＿Ｒ信号、及び選択信号のいずれを用いて試験パターンを生成するかを制御する。命令群は、いわゆるＬＯＯＰ、ＪＵＭＰ、ＮＯＰ等を含む命令群である。
【００４３】
また、信号パターンは、試験データを生成するためのデータ、データ演算命令等を含む。また、アドレスデータは、対応する信号パターンを格納するべき電子デバイス１１０のアドレスを示す。また、電子デバイス１１０が格納したデータを読み出す場合、当該データが格納されたアドレスを示す。例えば、電子デバイス１１０にバースト出力させる場合、当該アドレスデータは、バースト出力の先頭アドレスを示すデータであってよい。
【００４４】
ＦＩＦＯ＿Ｗ信号、及びＦＩＦＯ＿Ｒ信号は、前述したように、電子デバイス１１にバースト出力させる場合に、ＦＩＦＯメモリ６６に供給される動作クロックを無効にするためのデータである。例えば、インストラクションメモリ１２は、動作クロックを無効にするべきサイクルでＬ論理を示す信号を格納する。インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号、及びＦＩＦＯ＿Ｒ信号を、シーケンス制御部を動作させる命令と対応付けて格納してよく、またアドレスデータと対応付けて格納してもよい。
【００４５】
選択信号は、前述したように、セレクタ７０を制御するための信号である。インストラクションメモリ１２は、選択信号を、シーケンス制御部を動作させる命令と対応付けて格納してよく、またアドレスデータと対応付けて格納してもよい。また、インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥを生成するためのデータを更に格納していてもよい。
【００４６】
本例におけるインストラクションメモリ１２によれば、ＦＩＦＯメモリ６６を制御する信号等を、シーケンス制御部１４を動作させる命令と対応付けて格納しているため、ＦＩＦＯメモリ６６に、フェイルメモリ５０に供給するべきバーストアドレスを容易に生成させることができる。
【００４７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、電子デバイスに与えるべきバーストアドレスと、フェイルメモリに与えるべきバーストアドレスとを、それぞれ任意のパターンで生成することができる。このため、電子デバイスのそれぞれのアドレスに対する試験結果を、正しくフェイルメモリに格納し、且つ電子デバイスに正しいバーストアドレスを供給することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体試験装置１００の構成の一例を示す図である。
【図２】パターン発生器１０の構成の一例を示す図である。
【図３】アドレス発生部６０の構成の一例を示す図である。
【図４】アドレス発生部６０の動作の一例を示すタイミングチャートである。
【図５】インストラクションメモリ１２が格納する試験プログラムの一例を示す図である。
【符号の説明】
１０・・・パターン発生器、１２・・・インストラクションメモリ、１４・・・シーケンス制御部、１６・・・データ発生部、１８・・・制御信号発生部、３０・・・コンパレータ、４０・・・論理比較器、５０・・・フェイルメモリ、６０・・・アドレス発生部、６２・・・バーストアドレス発生部、６４・・・同期回路、６６・・・ＦＩＦＯメモリ、６８・・・同期回路、７０・・・セレクタ、７２・・・遅延部、７４・・・書込制御部、７６・・・読出制御部、７８・・・遅延部、１００・・・半導体試験装置、１１０・・・電子デバイス
【発明の属する技術分野】
本発明は、電子デバイスを試験する半導体試験装置に関する。特に、本発明は、内部クロックを無効にし、同一のデータを出力するクロックサスペンドモードを有する電子デバイスを試験する半導体試験装置に関する。
【０００２】
【従来の技術】
一般に、メモリ等の電子デバイスを試験する場合、書き込むべきデータ、書き込むべきアドレス、及び制御信号等の試験パターンを電子デバイスに供給し、電子デバイスが出力する出力信号と期待値とを比較することにより、電子デバイスの不良セルを検出している。また、出力信号と期待値との比較結果を、電子デバイスのアドレス（セル）毎に、フェイルメモリに格納する。このとき半導体試験装置は、電子デバイスに供給するアドレスと同一のアドレスを、所定の時間遅延させてフェイルメモリに供給している。
【０００３】
また、試験するべき電子デバイスとして、クロックサスペンドモードを有するＳＤＲＡＭ等のメモリがある。クロックサスペンドモードとは、電子デバイスが内部のクロックに同期して、データをバースト出力しているときに、電子デバイス内部のクロックを無効にし、同一のアドレスのデータを連続して出力させるモードである。ここで、バースト出力とは、与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力することを指す。
【０００４】
このような電子デバイスを試験する場合、電子デバイスには、バースト出力させるべきデータの先頭のアドレス、及びクロックサスペンドするタイミングを供給すればよいが、フェイルメモリには、出力信号のそれぞれのデータに対応するアドレスを供給する必要がある。このため、従来の半導体試験装置は、フェイルメモリに供給するべきバーストアドレスを生成し、当該バーストアドレスと同一のバーストアドレスを電子デバイスに供給している。
【０００５】
【発明が解決しようとする課題】
しかし、前述したように、電子デバイスがクロックサスペンドモードで動作している場合、電子デバイスに供給するべきバーストアドレスと、フェイルメモリに供給するべきバーストアドレスとは、異なる場合がある。つまり、従来の半導体試験装置において、フェイルメモリに供給するべきバーストアドレスと同一のバーストアドレスを電子デバイスに供給した場合、電子デバイスがクロックサスペンドモードで動作するタイミングによっては、電子デバイスに正しいバーストアドレスを供給することができない場合がある。
【０００６】
例えば、バースト出力の最終サイクルで、電子デバイスをクロックサスペンドモードで動作させると、フェイルメモリに供給するべきバーストアドレスの長さは、電子デバイスに供給するべきバーストアドレスより、クロックサスペンドモードで動作させた分だけ長くなる。しかし、電子デバイスには、フェイルメモリに供給するバーストアドレスと同一のバーストアドレスが供給される。このとき、電子デバイスを連続してバースト動作させると、後のバースト出力の先頭アドレスを正しく供給することができない。つまり、後のバースト出力の先頭アドレスを供給するべきタイミングで、前のバースト出力の最終サイクルにおけるアドレスが供給されてしまう。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の第１の形態においては、電子デバイスを試験する半導体試験装置であって、電子デバイスを試験するための試験プログラムに応じて、電子デバイスに入力する試験パターンを生成するパターン発生部と、電子デバイスが試験パターンに応じて出力する出力信号に基づいて、電子デバイスの良否を判定する論理比較器と、論理比較器の判定結果を、電子デバイスのアドレス毎に格納するフェイルメモリとを備え、パターン発生部は、電子デバイスが連続して出力するべきデータが格納されているアドレスを順次生成し、電子デバイスに供給するバーストアドレス発生部と、バーストアドレス発生部が生成した連続したアドレスを順次格納するＦＩＦＯメモリと、ＦＩＦＯメモリからフェイルメモリに、それぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリが格納したそれぞれのアドレスをフェイルメモリに順次供給するタイミングを制御する制御部とを有する半導体試験装置を提供する。
【０００８】
また、電子デバイスは、内部クロックを無効にし、同一のデータを出力するクロックサスペンドモードを有するデバイスであって、制御部は、内部クロックを無効にさせるべきタイミングを示すクロックイネーブル信号を、電子デバイスに供給し、クロックイネーブル信号に基づいて、ＦＩＦＯメモリがアドレスをフェイルメモリに供給するタイミングを制御してよい。
【０００９】
制御部は、バーストアドレス発生部が順次生成したアドレスのパターンに基づいて、ＦＩＦＯメモリが、バーストアドレス発生部が順次生成したアドレスを取り込むタイミングを更に制御してよい。
【００１０】
半導体試験装置は、バーストアドレス発生部が順次生成したアドレス、又はＦＩＦＯメモリが順次出力したアドレスのいずれかを選択して、フェイルメモリに供給するセレクタを更に備えてよい。
【００１１】
半導体試験装置は、電子デバイスがバーストアドレス生成部からアドレスを受け取ってから、アドレスに格納したデータを出力するまでのＣＡＳレーテンシーに基づく時間、ＦＩＦＯメモリが順次出力するアドレスを遅延させて、フェイルメモリに供給する遅延部を更に備えてよい。
【００１２】
尚、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又、発明となりうる。
【００１３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、又実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
【００１４】
図１は、本発明の実施形態に係る半導体試験装置１００の構成の一例を示す。半導体試験装置１００は、電子デバイス１１０の試験を行う。本例において、電子デバイス１１０は、クロックサスペンドモードを有するＳＤＲＡＭ等のメモリがある。ここで、クロックサスペンドモードとは、電子デバイス１１０が内部のクロックに同期して、データをバースト出力しているときに、電子デバイス１１０内部のクロックを無効にし、同一のアドレスのデータを連続して出力させるモードである。また、バースト出力とは、例えば与えられた先頭のアドレスから、連続したアドレスに格納されたデータを順次出力する動作を指す。また、半導体試験装置１００は、パターン発生器１０、コンパレータ３０、論理比較器４０、及びフェイルメモリ５０を備える。
【００１５】
パターン発生器１０は、電子デバイス１１０の試験を行うために、電子デバイス１１０に供給する試験パターンを生成する。また、パターン発生器１０は、電子デバイス１１０に電子データを書き込むモードと、電子デバイス１１０が記憶した電子データを読み出すモードとを選択する信号を電子デバイス１１０に供給する。電子デバイス１１０に電子データを書き込む場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号と、指定されたアドレスに書き込むべきデータとを生成し、電子デバイス１１０に供給する。また、電子デバイス１１０から電子データを読み出す場合、パターン発生器１０は、電子デバイス１１０のアドレスを指定する信号を電子デバイス１１０に供給する。
【００１６】
コンパレータ３０は、電子デバイス１１０から読み出されたデータを出力信号として受け取り、当該出力信号のそれぞれのデータのレベルが、予め定められたレベルより大きいか否かに基づいて、当該出力信号を、Ｈ論理又はＬ論理を示すディジタル信号に変換する。
【００１７】
論理比較器４０は、出力信号と、パターン発生器１０が生成する期待値パターンとを比較し、電子デバイス１１０の良否を判定する。例えば、パターン発生器１０は、電子デバイス１１０に与えた試験パターンと同一のパターンを有する期待値パターンを生成する。
【００１８】
フェイルメモリ５０は、出力信号と期待値パターンとの比較結果を、電子デバイス１１０のアドレス毎に格納する。当該フェイルメモリ５０が格納した比較結果を解析することにより、電子デバイス１１０のいずれのアドレスにエラーが生じるかを判定することができる。
【００１９】
図２は、パターン発生器１０の構成の一例を示す。パターン発生器１０は、インストラクションメモリ１２、シーケンス制御部１４、データ発生部１６、アドレス発生部６０、制御信号発生部１８、及び遅延部７８を有する。
【００２０】
インストラクションメモリ１２は、試験パターンを生成するためのシーケンスを制御する命令、電子デバイス１１０に供給する試験パターンを生成するためのデータ並びにデータの演算命令、電子デバイス１１０にデータを書き込むべきアドレスデータ、及び電子デバイス１１０のモードを制御するための制御信号等を格納する。
【００２１】
シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に基づいて、インストラクションメモリ１２が格納したいずれのデータ、演算命令、アドレスデータ、制御信号を用いて試験パターンを生成するかを選択する。シーケンス制御部１４によって選択された、データ並びに演算命令、アドレスデータ、及び制御信号は、それぞれデータ発生部１６、アドレス発生部６０、及び制御信号発生部１８に送信される。また、シーケンス制御部１４は、生成するべき試験パターンに応じて、電子デバイス１１０をクロックサスペンドモードで動作させるためのクロックイネーブル信号ＣＫＥを、インストラクションメモリ１２から遅延部７８を介して電子デバイス１１０に供給させる。ここで、クロックイネーブル信号ＣＫＥは、電子デバイス１１０の内部クロックを無効にさせるべきタイミングを示す信号である。
【００２２】
データ発生部１６は、インストラクションメモリ１２から受け取ったデータ、及び演算命令に基づいて、電子デバイス１１０に供給するべき試験データを生成する。また、データ発生部１６は、論理比較器４０に、試験データを期待値データとして供給する。
【００２３】
アドレス発生部６０は、データ発生部１６が生成した試験データを電子デバイス１１０のいずれのアドレスに格納するべきかを示すアドレスデータを生成する。また、アドレス発生部６０は、論理比較器４０における判定結果に対応するアドレスを生成し、フェイルメモリ５０に供給する。
【００２４】
制御信号発生部１８は、インストラクションメモリ１２から受け取った制御信号に基づいて、電子デバイス１１０を制御する。例えば、制御信号発生部１８は、電子デバイス１１０にデータを書き込むか、又は電子デバイス１１０からデータを読み出すか等の動作モードを制御する。
【００２５】
遅延部７８は、クロックイネーブル信号ＣＫＥを所定の時間遅延させ、電子デバイス１１０に供給する。このような構成及び動作により、パターン発生器１０は、電子デバイス１１０に試験パターンを供給する。
【００２６】
図３は、アドレス発生部６０の構成の一例を示す。アドレス発生部６０は、バーストアドレス発生部６２、同期回路６４、同期回路６８、ＦＩＦＯメモリ６６、書込制御部７４、読出制御部７６、セレクタ７０、及び遅延部７２を有する。
【００２７】
バーストアドレス発生部６２は、インストラクションメモリ１２から、アドレスデータを受け取り、アドレスデータに基づいて、電子デバイス１１０に供給するアドレスを順次生成する。電子デバイス１１０にバースト出力させる場合、バーストアドレス発生部６２は、電子デバイス１１０が連続して出力するべきデータが格納されているアドレスを順次生成する。
【００２８】
ＦＩＦＯメモリ６６は、バーストアドレス発生部６２が生成した連続したアドレスを順次格納する。ＦＩＦＯメモリ６６は、与えられる動作クロックに同期して順次アドレスを格納し、先に格納したデータから、与えられる動作クロックに同期して順次出力する先入先出（Ｆｉｒｓｔ Ｉｎ Ｆｉｒｓｔ Ｏｕｔ）メモリである。
【００２９】
インストラクションメモリ１２は、ＦＩＦＯメモリ６６からフェイルメモリ５０に、論理比較器４０におけるそれぞれの判定結果に応じたアドレスを順次供給させるべく、ＦＩＦＯメモリ６６が順次格納したそれぞれのアドレスを、フェイルメモリ５０に順次供給するタイミングを制御する。つまり、インストラクションメモリ１２は、本発明における制御部として機能する。
【００３０】
インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥに基づいて、ＦＩＦＯメモリ６６がアドレスをフェイルメモリ５０に供給するタイミングを制御する。本例において、インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥに基づくＦＩＦＯ＿Ｒ信号を、読出制御部７６を介してＦＩＦＯメモリ６６に供給する。例えば、ＦＩＦＯ＿Ｒ信号は、ＦＩＦＯメモリ６６に与えられる動作クロックを所定のタイミングで無効にする信号である。つまり、インストラクションメモリ１２は、与えられる動作クロックのサイクル毎に、格納したアドレスを順次出力するメモリであり、インストラクションメモリ１２は、ＦＩＦＯ＿Ｒ信号によって、当該動作クロックを所定のタイミングで無効にすることにより、ＦＩＦＯメモリ６６がそれぞれのアドレスを出力する期間を制御する。これにより、所望のパターンを有するバーストアドレスを生成することができる。
【００３１】
また、インストラクションメモリ１２は、バーストアドレス発生部６２が生成したバーストアドレスに基づいて、ＦＩＦＯメモリ６６が、バーストアドレス発生部６２が順次生成したアドレスを取り込むタイミングを更に制御する。本例において、インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号を書込制御部７４を介してＦＩＦＯメモリ６６に供給する。例えば、ＦＩＦＯ＿Ｗ信号は、ＦＩＦＯメモリ６６に与えられる動作クロックを所定のタイミングで無効にする信号である。つまり、インストラクションメモリ１２は、与えられる動作クロックのサイクル毎に、アドレス順次格納するメモリであり、インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号によって、当該動作クロックを所定のタイミングで無効にすることにより、ＦＩＦＯメモリ６６がそれぞれのアドレスを格納するタイミングを制御する。本例におけるインストラクションメモリ１２は、バーストアドレス発生部６２が、動作クロックの複数サイクルの期間、同一のアドレスを示すバーストアドレスを生成する場合であっても、ＦＩＦＯメモリ６６が同一のアドレスを重複して格納しないように、ＦＩＦＯメモリ６６を制御する。
【００３２】
以上説明した動作により、電子デバイス１１０に与えるべきバーストアドレスと、フェイルメモリ５０に与えるべきバーストアドレスとを、それぞれ任意のパターンで生成することができる。
【００３３】
セレクタ７０は、バーストアドレス発生部６２が順次生成したアドレス、又はＦＩＦＯメモリ６６が順次出力したアドレスのいずれかを選択して、フェイルメモリ５０に供給する。例えば、電子デバイス１１０がクロックサスペンドモードで動作する場合、セレクタ７０は、ＦＩＦＯメモリ６６から受け取ったバーストアドレスを、遅延部７２を介してフェイルメモリ５０に供給し、電子デバイス１１０がクロックサスペンドモードで動作しない場合、セレクタ７０は、バーストアドレス発生部６２から受け取ったバーストアドレスを、遅延部７２を介してフェイルメモリ５０に供給する。インストラクションメモリ１２は、セレクタ７０を制御するための選択信号を、同期回路６８を介してセレクタ７０に供給する。
【００３４】
遅延部７２は、電子デバイス１１０がバーストアドレス生成部６２からアドレスを受け取ってから、当該アドレスに格納したデータを出力するまでのＣＡＳレーテンシーに基づく時間、セレクタ７０から受け取ったバーストアドレスを遅延させて、フェイルメモリ５０に供給する。また、同期回路６４及び同期回路６８は、バーストアドレス発生部６２が生成したバーストアドレスを電子デバイス１１０に供給するタイミング、ＦＩＦＯメモリ６６が生成したバーストアドレスをセレクタ７０に供給するタイミング、及びセレクタ７０を制御するタイミングを同期させる。このような制御により、フェイルメモリ５０に供給される判定結果と、当該判定結果に対応するアドレスとをフェイルメモリ５０に対応付けて格納することができる。
【００３５】
図４は、アドレス発生部６０の動作の一例を示すタイミングチャートである。本例において、アドレス発生部６０は、電子デバイス１１０が格納したデータをバースト出力させるためのバーストアドレスを生成する。また本例において、ＦＩＦＯメモリ６６は、ＦＩＦＯ［０］〜ＦＩＦＯ［３］までの４データ分の領域を有するメモリである。ＦＩＦＯメモリ６６は、受け取ったアドレスをＦＩＦＯ［０］〜ＦＩＦＯ［３］に順次格納し、ＦＩＦＯ［０］〜ＦＩＦＯ［３］に格納したアドレスを順次出力する。
【００３６】
図４において、制御信号、アドレス制御信号、クロックイネーブル信号ＣＫＥ、及びバーストアドレス（６４）は、パターン発生器１０から電子デバイス１１０に与えられる信号である。ここで、バーストアドレス（６４）は、同期回路６４が出力するバーストアドレスである。同期回路６４は、バーストアドレス発生部６２が出力したバーストアドレス（６２）を、１サイクル遅延させて出力する。
【００３７】
また、バーストアドレス発生部６２は、連続する複数のバーストアドレスのそれぞれの先頭アドレスＢ０が、対応するＲｅａｄコマンド及びＣｏｌｕｍｎコマンドに同期し、且つＦＩＦＯメモリ６６にバーストアドレスの全てのアドレス（Ｂ０〜Ｂ３）を供給できるようなパターンを有するバーストアドレスを生成する。つまり、バーストアドレス発生部６２は、バーストアドレスのパターンの長さが、Ｃｏｌｕｍｎコマンド間の長さと同一となり、且つ先頭アドレスＢ０から連続したアドレスを示すバーストアドレスを生成する。
【００３８】
電子デバイス１１０は、制御信号としてＲｅａｄ、アドレス制御信号としてｃｏｌｕｍｎが与えられたときに、バーストアドレス（６４）に示されるアドレスを、バースト出力するべきデータを格納したバーストアドレスの先頭アドレスとして取り込む。そして、当該先頭アドレスから連続するアドレスに格納されたデータを、動作クロックに応じてデータ信号として順次出力する。このとき、電子デバイス１１０は、クロックイネーブル信号ＣＫＥがＬ論理を示す場合に、動作クロックの次サイクルを無効とし、当該サイクルと同一のデータを出力する。
【００３９】
ＦＩＦＯメモリ６６は、バーストアドレス（６２）を、ＦＩＦＯ＿Ｗ信号に応じたタイミングで取り込む。本例において、バーストアドレス発生部６２が最初に生成したバーストアドレスのうち、アドレスＢ３が２サイクル分の長さを有しているため、インストラクションメモリ１２は、ＦＩＦＯメモリ６６が当該アドレスＢ３を２回取り込まないように、ＦＩＦＯ＿Ｗ信号によってＦＩＦＯメモリ６６を制御する。
【００４０】
そして、ＦＩＦＯメモリ６６は、格納したアドレスをＦＩＦＯ＿Ｒ信号に応じたタイミングで出力し、バーストアドレス（６６）を生成する。インストラクションメモリ１２は、電子デバイス１１０がクロックイネーブル信号ＣＫＥに応じて、複数のサイクルで同一のデータを出力する間、ＦＩＦＯメモリ６６も対応する同一のアドレスを出力するように、ＦＩＦＯメモリ６６を制御する。
【００４１】
そして、遅延部７２は、ＣＡＳレーテンシーに応じた時間、バーストアドレス（６６）を遅延させた、バーストアドレス（７２）をフェイルメモリ５０に供給する。これにより、図４に示すように、電子デバイス１１０が出力するデータ信号のそれぞれのデータに対応するアドレスを示す、バーストアドレス（７２）をフェイルメモリ５０に供給することができる。
【００４２】
図５は、インストラクションメモリ１２が格納する試験プログラムの一例を示す。インストラクションメモリ１２は、命令群、信号パターン、アドレスデータ、ＦＩＦＯ＿Ｗ信号、ＦＩＦＯ＿Ｒ信号、及び選択信号を格納する。シーケンス制御部１４は、インストラクションメモリ１２が格納した命令群に応じて、インストラクションメモリ１２が格納した信号パターン、アドレスデータ、ＦＩＦＯ＿Ｗ信号、ＦＩＦＯ＿Ｒ信号、及び選択信号のいずれを用いて試験パターンを生成するかを制御する。命令群は、いわゆるＬＯＯＰ、ＪＵＭＰ、ＮＯＰ等を含む命令群である。
【００４３】
また、信号パターンは、試験データを生成するためのデータ、データ演算命令等を含む。また、アドレスデータは、対応する信号パターンを格納するべき電子デバイス１１０のアドレスを示す。また、電子デバイス１１０が格納したデータを読み出す場合、当該データが格納されたアドレスを示す。例えば、電子デバイス１１０にバースト出力させる場合、当該アドレスデータは、バースト出力の先頭アドレスを示すデータであってよい。
【００４４】
ＦＩＦＯ＿Ｗ信号、及びＦＩＦＯ＿Ｒ信号は、前述したように、電子デバイス１１にバースト出力させる場合に、ＦＩＦＯメモリ６６に供給される動作クロックを無効にするためのデータである。例えば、インストラクションメモリ１２は、動作クロックを無効にするべきサイクルでＬ論理を示す信号を格納する。インストラクションメモリ１２は、ＦＩＦＯ＿Ｗ信号、及びＦＩＦＯ＿Ｒ信号を、シーケンス制御部を動作させる命令と対応付けて格納してよく、またアドレスデータと対応付けて格納してもよい。
【００４５】
選択信号は、前述したように、セレクタ７０を制御するための信号である。インストラクションメモリ１２は、選択信号を、シーケンス制御部を動作させる命令と対応付けて格納してよく、またアドレスデータと対応付けて格納してもよい。また、インストラクションメモリ１２は、クロックイネーブル信号ＣＫＥを生成するためのデータを更に格納していてもよい。
【００４６】
本例におけるインストラクションメモリ１２によれば、ＦＩＦＯメモリ６６を制御する信号等を、シーケンス制御部１４を動作させる命令と対応付けて格納しているため、ＦＩＦＯメモリ６６に、フェイルメモリ５０に供給するべきバーストアドレスを容易に生成させることができる。
【００４７】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、電子デバイスに与えるべきバーストアドレスと、フェイルメモリに与えるべきバーストアドレスとを、それぞれ任意のパターンで生成することができる。このため、電子デバイスのそれぞれのアドレスに対する試験結果を、正しくフェイルメモリに格納し、且つ電子デバイスに正しいバーストアドレスを供給することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体試験装置１００の構成の一例を示す図である。
【図２】パターン発生器１０の構成の一例を示す図である。
【図３】アドレス発生部６０の構成の一例を示す図である。
【図４】アドレス発生部６０の動作の一例を示すタイミングチャートである。
【図５】インストラクションメモリ１２が格納する試験プログラムの一例を示す図である。
【符号の説明】
１０・・・パターン発生器、１２・・・インストラクションメモリ、１４・・・シーケンス制御部、１６・・・データ発生部、１８・・・制御信号発生部、３０・・・コンパレータ、４０・・・論理比較器、５０・・・フェイルメモリ、６０・・・アドレス発生部、６２・・・バーストアドレス発生部、６４・・・同期回路、６６・・・ＦＩＦＯメモリ、６８・・・同期回路、７０・・・セレクタ、７２・・・遅延部、７４・・・書込制御部、７６・・・読出制御部、７８・・・遅延部、１００・・・半導体試験装置、１１０・・・電子デバイス
Claims (5)
- 電子デバイスを試験する半導体試験装置であって、
前記電子デバイスを試験するための試験プログラムに応じて、前記電子デバイスに入力する試験パターンを生成するパターン発生部と、
前記電子デバイスが前記試験パターンに応じて出力する出力信号に基づいて、前記電子デバイスの良否を判定する論理比較器と、
前記論理比較器の判定結果を、前記電子デバイスのアドレス毎に格納するフェイルメモリと
を備え、
前記パターン発生部は、
前記電子デバイスが連続して出力するべきデータが格納されているアドレスを順次生成し、前記電子デバイスに供給するバーストアドレス発生部と、
前記バーストアドレス発生部が生成した前記連続したアドレスを順次格納するＦＩＦＯメモリと、
前記ＦＩＦＯメモリから前記フェイルメモリに、それぞれの前記判定結果に応じたアドレスを順次供給させるべく、前記ＦＩＦＯメモリが格納したそれぞれの前記アドレスを前記フェイルメモリに順次供給するタイミングを制御する制御部と
を有する半導体試験装置。 - 前記電子デバイスは、内部クロックを無効にし、同一のデータを連続して出力するクロックサスペンドモードを有するデバイスであって、
前記制御部は、
前記内部クロックを無効にさせるべきタイミングを示すクロックイネーブル信号を、前記電子デバイスに供給し、
前記クロックイネーブル信号に基づいて、前記ＦＩＦＯメモリが前記アドレスを前記フェイルメモリに供給するタイミングを制御する
請求項１に記載の半導体試験装置。 - 前記制御部は、前記バーストアドレス発生部が順次生成したアドレスのパターンに基づいて、前記ＦＩＦＯメモリが、前記バーストアドレス発生部が順次生成した前記アドレスを取り込むタイミングを更に制御する
請求項２に記載の半導体試験装置。 - バーストアドレス発生部が順次生成した前記アドレス、又は前記ＦＩＦＯメモリが順次出力した前記アドレスのいずれかを選択して、前記フェイルメモリに供給するセレクタを更に備える請求項１に記載の半導体試験装置。
- 前記電子デバイスが前記バーストアドレス生成部から前記アドレスを受け取ってから、前記アドレスに格納した前記データを出力するまでのＣＡＳレーテンシーに基づく時間、前記ＦＩＦＯメモリが順次出力する前記アドレスを遅延させて、前記フェイルメモリに供給する遅延部を更に備える請求項１に記載の半導体試験装置。
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