JP2004014037A - 半導体メモリ及び半導体装置並びに半導体メモリの試験方法 - Google Patents

Abstract

【課題】メモリブロック間の相互干渉試験を容易にする。
【解決手段】遅延動作モードの場合、ＭＲＳレジスタ１３０のレジスタ値に応じた選択信号が出力され、セレクタ１２１、１２３は、外部制御信号を選択し、試験対象のバンク０（１１１）に出力する。一方、セレクタ１２２、１２４は、遅延回路１４０の出力である遅延制御信号を選択し、非試験対象のバンク１（１１２）に出力する。自動試験モードの場合、ＭＲＳレジスタ１３０に応じた選択信号が出力され、セレクタ１２１、１２３は、外部制御信号を選択し、試験対象のバンク０（１１１）に出力する。内蔵テスト回路１５０では、予め設定された動作パターンに応じた内部制御信号を生成されており、セレクタ１２４は、内蔵テスト回路１５０の出力する内部制御信号を選択し、バンク１（１１２）に出力する。
【選択図】　　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は半導体メモリ及び半導体装置並びに半導体メモリの試験方法に関し、特にそれぞれ独立に動作可能な複数のメモリブロックから構成される半導体メモリ及び半導体装置並びに半導体メモリの試験方法に関する。
【０００２】
【従来の技術】
従来、ランダムアクセスが比較的遅い、例えば、同期型ＤＲＡＭ（ＳＤＲＡＭ；Ｓｙｎｃｈｒｏｎｏｕｓ−Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）のような半導体メモリ素子では、アクセス処理の高速化のため、メモリ領域を複数に分割し、分割した各ブロックが独立して動作できるように構成されている。このブロックは、バンクと呼ばれている。例えば、任意のバンクからのデータの読み出し処理実行時に、並行して他のバンクにデータ準備のための処理を実行させるような制御を行なう。このように、複数のバンクが並行して動作するため、他のバンクの挙動による影響を受けて、任意のバンクへのデータの読み書きが正しく動作しないという、バンク間の相互干渉が発生する可能性がある。そこで、半導体メモリ開発時の検証試験、あるいは製造工程における製品試験時等にバンク相互干渉試験を行なうことが必須となっていた。
【０００３】
半導体メモリの試験を行なう半導体メモリ試験装置を用いて行なわれる従来のバンク相互干渉試験では、評価対象となるバンクのための試験用測定パターンを作成するとともに、非対象のバンクのための動作を制御するための試験用測定パターンを用意し、それぞれのバンクが並行して動作するように制御を行なっていた。
【０００４】
【発明が解決しようとする課題】
しかし、従来の複数バンクを持つ半導体メモリ及び半導体メモリを搭載した半導体装置の試験では、バンク相互干渉試験を行なうためのプログラムが非常に複雑、難解になってしまうという問題がある。
【０００５】
上記の説明のように、従来のバンク相互干渉試験においては、評価対象となるバンクのための試験用測定パターンとともに、非対象のバンクのための試験用作成パターンを作成しなければならなかった。この結果、従来の手法でバンク相互干渉試験を行なう場合、複数バンクの制御を半導体メモリ試験装置の測定パターンプログラムに組み込む必要が生じ、このためのプログラミングが非常に複雑・難解となってきていた。
【０００６】
また、バンク相互干渉では、対象バンク及び非対象のバンク間における動作パターン、あるいはデータの組み合わせに応じて干渉の度合いが異なり、不具合が発生したりしなかったりという事態が発生する。このため、非対象のバンクの動作を細かく制御しなければならず、そのためのパターンは膨大な数が必要であり、かつ、１つのパターンに関しても非常に長いパターンを作成しなければならなかった。
【０００７】
さらに、複数台の半導体メモリ試験装置を用いてバンク相互干渉試験を行なわなければならないため、それぞれのバンクの動作タイミングを合わせることが非常に難しいという問題もある。
【０００８】
このように、バンク相互干渉試験のためのプログラムは複雑、難解なものとなってしまっており、これらが開発（設計検証）期間の増大、あるいは検証漏れ等が発生してしまう要因となっていた。
【０００９】
本発明はこのような点に鑑みてなされたものであり、半導体メモリ及び半導体メモリを搭載した半導体装置におけるメモリブロック間の相互干渉試験を容易にする半導体メモリ及び半導体装置並びに半導体メモリの試験方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明では上記課題を解決するために、それぞれ独立に動作可能な複数のメモリブロックから構成される半導体メモリにおいて、試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成する内部制御信号生成回路と、試験時に前記内部制御信号及び外部からの外部制御信号を入力し、試験の対象となる試験対象の前記メモリブロックに前記外部制御信号を供給するとともに、試験開始前に設定される所定の動作モードに応じて前記非試験対象のメモリブロックに前記外部制御信号あるいは前記内部制御信号を選択して供給する選択回路と、を具備したことを特徴とする半導体メモリ、が提供される。
【００１１】
このような半導体メモリでは、内部制御信号生成回路は、非試験対象のメモリブロックの動作を制御する試験用の内部制御信号を生成し、選択回路へ出力している。試験実行時、選択回路は、試験対象のメモリブロックに対しては、試験開始前に設定される動作モードに関わらず外部からの外部制御信号を選択して供給する。一方、非試験対象のメモリブロックに対しては、試験開始前に設定される動作モードに応じて外部制御信号あるいは内部制御信号を選択して供給する。例えば、相互干渉試験等により試験対象のメモリブロックと並行して非試験対象のメモリブロックを動作させる必要がある場合には、非試験対象のメモリブロックを動かす動作モードが設定され、この動作モードに応じて選択回路は、非試験対象のメモリブロックへ内部制御信号を供給する。
【００１２】
また、上記課題を解決するために、それぞれに独立可能な複数のメモリブロックから構成される記憶部を有する半導体装置において、試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成する内部制御信号生成回路と、試験時に前記内部制御信号及び外部からの外部制御信号を入力して試験の対象となる試験対象の前記メモリブロックに前記外部制御信号を供給するとともに、試験開始前に設定される所定の動作モードに応じて前記非試験対象のメモリブロックに前記外部制御信号あるいは前記内部制御信号を選択して供給する選択回路と、を具備したことを特徴とする半導体装置、が提供される。
【００１３】
このような半導体装置では、内部制御信号生成回路は、半導体装置に内蔵された記憶部の試験を行なう際、記憶部における非試験対象のメモリブロックの動作を制御する試験用の内部制御信号を生成し、選択回路へ出力している。選択回路では、試験対象のメモリブロックに対しては、常に外部からの外部制御信号を選択して供給する。また、非試験対象のメモリブロックに対しては、試験開始前に設定される動作モードに応じて外部制御信号あるいは内部制御信号を選択して供給する。
【００１４】
また、上記課題を解決するために、それぞれ独立に動作可能な複数のメモリブロックから構成される半導体メモリの試験方法において、試験の対象となる試験対象の前記メモリブロックの各アドレスに対して順次テストパターンの書き込みと読み出しを行なうとともに、読み出されたデータと期待値とに基づいて前記半導体メモリの良否を判定する外部の半導体試験装置の生成する試験用の外部制御信号を入力するステップと、試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成するステップと、前記外部制御信号を前記試験対象のメモリブロックに供給して試験処理するとともに、前記非試験対象のメモリブロックに対して前記内部制御信号を供給して前記非試験対象のメモリブロックを動作させるステップと、を有することを特徴とする半導体メモリの試験方法、が提供される。
【００１５】
このような手順の半導体メモリの試験方法では、試験時に半導体メモリと半導体メモリの試験を行なう半導体試験装置とを接続し、半導体試験装置からの外部制御信号を入力する。このとき、試験対象とならない非試験対象のメモリブロックを動作させるため、非試験対象のメモリブロックの動作を制御する試験用の内部制御信号を生成する。半導体試験装置は、外部制御信号としてアドレス、データ、コマンド等を入力し、試験対象となるメモリブロックの各アドレスに対して順次テストパターンの書き込みと読み出しを行なうとともに、読み出されたデータと期待値とに基づいて半導体メモリの良否を判定する。この試験対象のメモリブロックの試験中、非試験対象のメモリブロックには内部制御信号を供給し、所定の動作パターンで動かしておく。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。ここでは、メモリ領域が複数のブロックから構成されるＳＤＲＡＭの場合で説明する。
【００１７】
図１は、本発明の一実施の形態である半導体メモリの構成図である。本発明に係る半導体メモリ（以下、ＳＤＲＡＭとする）１００は、複数ブロックに分割された個々のメモリブロックであるバンク０（１１１）とバンク１（１１２）、バンクに供給する制御信号を選択するセレクタ１２１、１２２、１２３、１２４、動作モードに関する設定が行なわれるＭＲＳレジスタ１３０、外部制御信号を遅延させて内部制御信号を生成する遅延回路１４０及び内部制御信号を自動で生成する内蔵テスト回路１５０から構成される。ＳＤＲＡＭ１００には、外部からＸ／Ｙアドレス信号、データ、コマンド信号等の制御信号が入力し、これらの制御信号に従って動作する。図１では、代表としてＸアドレス信号の場合で示したが、Ｙアドレス、データ、コマンド信号の構成も同様の構成をとる。
【００１８】
バンク０（１１１）及びバンク１（１１２）は、ＳＤＲＡＭ１００のメモリ領域を複数ブロックに分割した個々のメモリブロックであり、それぞれ独立に動作することができる。簡単のため、ここでは２つのバンクの場合を示したが、バンクの数は任意である。バンク０（１１１）及びバンク１（１１２）は、それぞれの入出力端子であるＸ／Ｙのアドレス信号入力端子、データ端子（Ｄａｔａ）、及びコマンド入力端子（Ｃｏｍｍａｎｄ）を介して入力する制御信号に従って動作する。バンク０（１１１）のＸ入力端子は、セレクタ１２３と接続しており、セレクタ１２１及びセレクタ１２３を介して、外部から入力する外部制御信号であるＸアドレス信号、あるいは内蔵テスト回路１５０または遅延回路１４０が生成する内部制御信号であるＸアドレス信号のいずれかが入力する。同様に、バンク１（１１２）のＸ入力端子は、セレクタ１２４と接続しており、セレクタ１２２及びセレクタ１２４を介して、外部から入力するＸアドレス信号、あるいは内蔵テスト回路１５０または遅延回路１４０が生成するＸアドレス信号のいずれかが入力する。
【００１９】
セレクタ１２１、１２２、１２３、１２４は選択回路を構成しており、ＭＲＳレジスタ１３０の選択信号に従って２つの入力信号のいずれかを選択して出力する。
【００２０】
セレクタ１２１は、入力側は外部入力端子と遅延回路１４０の出力端子及びＭＲＳレジスタ１３０の出力端子に接続し、出力側はセレクタ１２３の入力端子に接続している。外部から入力する外部制御信号（Ｘアドレス）と遅延回路１４０の出力信号とを入力し、ＭＲＳレジスタ１３０から出力される選択信号に従っていずれかをセレクタ１２３に出力する。
【００２１】
セレクタ１２２は、入力側は外部入力端子と遅延回路１４０の出力端子及びＭＲＳレジスタ１３０の出力端子に接続し、出力側はセレクタ１２４の入力端子に接続している。外部から入力する外部制御信号（Ｘアドレス）と遅延回路１４０の出力信号とを入力し、ＭＲＳレジスタ１３０から出力される選択信号に従っていずれかをセレクタ１２４に出力する。
【００２２】
セレクタ１２３は、入力側はセレクタ１２１の出力端子と内蔵テスト回路１５０の出力端子及びＭＲＳレジスタ１３０の出力端子に接続し、出力側はバンク０（１１１）のＸ入力端子に接続している。セレクタ１２１の出力信号と内蔵テスト回路１５０の出力信号とを入力し、ＭＲＳレジスタ１３０から出力される選択信号に従っていずれかをバンク０（１１１）に出力する。
【００２３】
セレクタ１２４は、入力側はセレクタ１２２の出力端子と内蔵テスト回路１５０の出力端子及びＭＲＳレジスタ１３０の出力端子に接続し、出力側はバンク１（１１２）のＸ入力端子に接続している。セレクタ１２２の出力信号と内蔵テスト回路１５０の出力信号とを入力し、ＭＲＳレジスタ１３０から出力される選択信号に従っていずれかをバンク１（１１２）に出力する。
【００２４】
ＭＲＳレジスタ１３０は、出力がセレクタ１２１、１２２、１２３、１２４の入力端子に接続している。例えば、テストピンの設定等により設定された所定の動作モードを表すレジスタ値が取り込まれて保存されており、レジスタ値によって決定される選択信号をセレクタ１２１、１２２、１２３、１２４に出力する。ここでは、非試験対象となるバンク０（１１１）、あるいはバンク１（１１２）に外部から入力した制御信号を出力するノーマルモード、遅延回路１４０が遅延させた内部制御信号を出力するクロックディレイモード及び内蔵テスト回路１５０が発生させた内部制御信号を出力するフルオートモードの３つの動作モードのうち、いずれかが選択されるとする。ＭＲＳレジスタ１３０の詳細については、後述する。
【００２５】
遅延回路１４０は、入力側は外部入力端子に接続しており、出力側は、セレクタ１２１、１２２の入力端子に接続している。遅延回路１４０では、入力する外部制御信号を所定のクロック遅延させて、セレクタ１２１、１２２に出力する。遅延するクロック数は、動作モードとともに予め設定される。
【００２６】
内蔵テスト回路１５０は、出力側がセレクタ１２３、１２４に接続している。内蔵テスト回路１５０では、予め組み込まれた動作パターンに従って内部制御信号を発生させ、セレクタ１２３、１２４に出力する。
【００２７】
このような構成の半導体メモリの動作及び試験方法について説明する。
通常動作モードであるノーマルモードの場合、ＭＲＳレジスタ１３０にノーマルモードを指示するレジスタ値が設定される。ノーマルモードとは、全バンクに外部から入力する制御信号を供給するとともに、全バンクを同期させて動作させるモードである。ＭＲＳレジスタ１３０のレジスタ値に応じた選択信号がセレクタ１２１、１２２、１２３、１２４に入力し、セレクタ１２１及びセレクタ１２２は、外部から入力する外部制御信号を選択し、それぞれセレクタ１２３、１２４へ出力する。セレクタ１２３及びセレクタ１２４は、それぞれセレクタ１２１、１２２から入力した外部制御信号を選択してそれぞれバンク０（１１１）、バンク１（１１２）に出力する。
【００２８】
遅延動作モードであるクロックディレイモードの場合、ＭＲＳレジスタ１３０にクロックディレイモードを指示するレジスタ値が設定される。クロックディレイモードとは、試験対象となるバンクに対して外部から入力する制御信号を供給し、非試験対象となるバンクに対して遅延回路１４０によって遅延された制御信号を供給するモードである。ＭＲＳレジスタ１３０には、クロックディレイモードとともに、試験対象として選択されたバンクが設定される。ここでは、バンク０（１１１）が試験対象として選択されたとする。ＭＲＳレジスタ１３０のレジスタ値に応じた選択信号がセレクタ１２１、１２２、１２３、１２４に入力する。セレクタ１２１は、外部制御信号を選択し、セレクタ１２３に出力する。セレクタ１２３は、セレクタ１２１から入力した外部制御信号をバンク０（１１１）に出力する。一方、セレクタ１２２は、遅延回路１４０の出力である所定のクロック数遅延された外部制御信号を選択し、セレクタ１２４に出力する。セレクタ１２４は、セレクタ１２２から入力した遅延された外部制御信号をバンク１（１１２）に出力する。
【００２９】
自動試験モードであるフルオートモードの場合、ＭＲＳレジスタ１３０にフルオートモードを指示するとともに、試験対象として選択されたバンクが設定される。フルオートモードとは、試験対象となるバンクに対しては外部から入力する制御信号を供給し、非試験対象となるバンクに対しては、内蔵テスト回路１５０によって生成された内部制御信号を供給するモードである。ここでは、バンク０（１１１）が試験対象として選択されたとする。内蔵テスト回路１５０では、予め設定された動作パターンに応じた内部制御信号を生成し、セレクタ１２３、１２４に出力する。セレクタ１２１は、外部制御信号を選択し、セレクタ１２３に出力する。セレクタ１２３は、セレクタ１２１から入力した外部制御信号をバンク０（１１１）に出力する。一方、セレクタ１２４は、内蔵テスト回路１５０の出力する内部制御信号を選択し、バンク１（１１２）に出力する。
【００３０】
このように、ＭＲＳレジスタ１３０に設定された動作モード及び試験対象として選択されたバンク等を指示するレジスタ値に応じて、セレクタ１２１、１２２、１２３、１２４がそれぞれのバンクに外部制御信号、あるいは内部の遅延回路１４０または内蔵テスト回路１５０によって生成される内部制御信号のいずれかを選択して出力する。これにより、複数バンクで構成されるＳＤＲＡＭ１００において、試験対象として選択したバンクとその他のバンクとで、並行して異なる動作を行なわせることが可能となり、バンク相互干渉試験を容易に行なうことが可能となる。ここでは、非試験対象のバンクに関しては、外部制御信号で動作するノーマルモード、試験対象のバンクと動作シーケンスは同じだが遅延回路１４０により遅延された動作するクロックディレイモード、内蔵テスト回路１５０で自動発生された所定の動作パターンで動作するフルオートモードの３つの動作を選択することが可能である。この結果、本発明に係るＳＤＲＡＭ１００のテストパターンを作成するプログラマは、試験対象のバンクのテストパターンを作成するだけで、バンク相互干渉試験をフレキシブルに行なうことが可能となる。
【００３１】
上記の説明では２バンクとしたが、さらに多くのバンクを有する半導体メモリにも適用することができる。この場合、ＭＲＳレジスタ１３０を共通とすれば、非試験対象のバンクは共通の動作シーケンスで動作することなる。また、複数のＭＲＳレジスタ１３０を設けて、それぞれの動作シーケンスを設定すれば、さらに複雑な動作シーケンスを容易に実行させることができる。
【００３２】
次に、ＭＲＳレジスタ１３０について説明する。図２は、本発明に係る半導体メモリのＭＲＳレジスタのブロック図である。ＭＲＳレジスタは、セレクタ１３１、Ｄ−Ｆ／Ｆ（フリップフロップ回路）１３２及びデコーダ１３３から構成される。ここで、試験時の動作モードと動作の設定、及び選択される試験対象のバンク等の設定情報は、予め、テスト用のＸ／Ｙアドレスピンで設定しておくとする。
【００３３】
セレクタ１３１は、入力側は、Ｘ／Ｙアドレスピンの読み込み信号（Ｘ／Ｙアドレス）とＤ−Ｆ／Ｆ（１３２）の出力信号、及びＭＲＳコマンドに接続し、出力側はＤ−Ｆ／Ｆ（１３２）の入力端子に接続している。ＭＲＳコマンドは、初期リセット動作時に投入される信号であり、セレクタ１３１はＭＲＳコマンドが投入されるとＸ／Ｙアドレスを読み込み、Ｄ−Ｆ／Ｆ（１３２）へ出力する。以降、ＭＲＳコマンドが投入されるまで、読み込んだＸ／Ｙアドレスを保持する。
【００３４】
Ｄ−Ｆ／Ｆ（１３２）は、入力側はセレクタ１３１の出力端子に、出力側はデコーダ１３３の入力端子に接続しており、セレクタ１３１の出力を保持してデコーダ１３３へ出力する。
【００３５】
デコーダ１３３は、入力側は、Ｄ―Ｆ／Ｆ（１３２）の出力端子に接続しており、Ｘ／Ｙアドレスの値をデコードし、選択信号をセレクタ１２１、１２２、１２３、１２４に出力する。
【００３６】
Ｘ／Ｙアドレスにより決定される試験の設定情報について説明する。図３は、ＭＲＳレジスタにおける設定情報の一例である。ここでは、Ｘ０からＸ５までに対応するＸアドレスピンを設定することにより試験の設定情報が定義されるとする。また、バンクは２バンクであるとする。
【００３７】
Ｘ５は、試験動作モードの可否の情報ビットであり、０であれば外部制御信号をバンクに入力するノーマルモードが選択される。１であれば、遅延回路１４０または内蔵テスト回路１５０の生成する内部制御信号がバンクに入力するクロックディレイモードあるいはフルオートモードが選択される。
【００３８】
Ｘ４は、モード選択の情報ビットであり、Ｘ５＝１かつＸ４＝０の場合、クロックディレイモードが選択される。また、Ｘ５＝１かつＸ４＝１の場合、フルオートモードが選択される。
【００３９】
Ｘ３は、バンク選択の情報ビットであり、０の場合バンク０が選択された試験対象のバンクとなる。１であれば、バンク１が選択された試験対象のバンクとなる。
【００４０】
Ｘ０からＸ２は、試験時の遅延量の設定であり、０００であれば遅延無し、００１であれば１クロックのディレイ、０１０であれば２クロックのディレイというように解釈される。フルオートモードの場合は、ＭＲＳコマンドから自動動作を開始するまでの遅延量になる。
【００４１】
例えば、Ｘ５＝１、Ｘ４＝０、Ｘ３＝０、Ｘ２＝０、Ｘ１＝０、Ｘ０＝１の場合、１クロックのクロックディレイモードで、試験対象バンクはバンク０が設定されている。
【００４２】
このようなＭＲＳレジスタ１３０の動作について説明する。図４は、ＭＲＳレジスタの動作を示すタイミングチャートである。
初期リセット動作にて、ＭＲＳコマンドが発行され、Ｘ／Ｙアドレスのデータ‘Ａ’が取り込まれ、モードレジスタに保持されるとともに、予め決定してある動作モードに切り替わる。Ｘ５＝１、Ｘ４＝０のクロックディレイモードであれば、外部制御信号をＸ０、Ｘ１、Ｘ２で設定される遅延量ディレイさせて、Ｘ３で決定される非試験対象のバンクに入力する。また、Ｘ５＝１、Ｘ４＝１のフルオートモードであれば、Ｘ０、Ｘ１、Ｘ２で設定される遅延量ディレイした後に内蔵テスト回路１５０をスタートさせ、生成された内部制御信号をＸ３で決定される非試験対象のバンクに入力する。図に示したように、ディレイ＝０の場合、すぐに処理が開始され、ディレイ１の場合にはこれより１クロック後に処理が開始される。
【００４３】
次に、遅延回路１４０について説明する。遅延回路１４０は、クロックディレイモードの場合に、非試験対象のバンクに入力するための内部制御信号、すなわち遅延された外部制御信号を生成する回路である。図５は、本発明に係る半導体メモリの遅延回路のブロック図である。
【００４４】
遅延回路１４０は、アドレス、データ及びコマンド等の外部制御信号を入力して１クロック遅延させて出力するＤ−Ｆ／Ｆ（１４１）、Ｄ−Ｆ／Ｆ（１４１）の出力を１クロック遅延させて出力するＤ−Ｆ／Ｆ（１４２）、Ｄ−Ｆ／Ｆ（１４２）の出力を１クロック遅延させて出力するＤ−Ｆ／Ｆ（１４３）、及びＤ−Ｆ／Ｆ（１４３）の出力をさらに１クロック遅延させて出力するＤ−Ｆ／Ｆ（１４４）と、Ｄ−Ｆ／Ｆが順次接続する構成である。それぞれのＤ−Ｆ／Ｆにより所望の遅延量ディレイされた外部制御信号が取り出されて使用される。
【００４５】
次に、内蔵テスト回路１５０について説明する。内蔵テスト回路１５０は、フルオートモードの場合に、非試験対象のバンクに入力するための内部制御信号、すなわち予め作りこまれているテストパターンを動作させる内部制御信号を生成する回路である。予め作りこまれているテストパターンを発生させる回路については、様々な回路構成が知られており、特に言及しない。ここでは、このような内蔵テスト回路１５０の動作について説明する。図６は、内蔵テスト回路の動作を示すタイミングチャートの一例である。
【００４６】
フルオートモード時、リフレッシュ動作等のために設けられた内蔵カウンタ値に沿って、予め作りこまれている動作パターンの内部制御信号が生成され、非試験対象のバンクに印加される。ここでは、非試験対象のバンクに対して、アクティブコマンド（ＡＣＴ）とともにＸアドレスのデータが出力され、３クロック後にリードコマンド（Ｒｅａｄ）とＹアドレスが出力され、続いてライトコマンド（Ｗｒｉｔｅ）が出力される動作パターンが実行される。一般に、アクティブコマンド実行時には消費電力が大きくなり、他のバンクでの動作に影響を与える可能性が高いと考えられている。本発明によれば、アクティブコマンドを任意のタイミングで発生させることが可能であり、所望の相互干渉パターンを容易に作成することができる。
【００４７】
上記の説明のように、ＭＲＳレジスタの設定に応じて、予め作りこまれた動作パターンを実行する処理の開始は制御することができる。
このような半導体メモリは、他の機能を実現する半導体装置の記憶部として、半導体装置内に組み込むことができる。図７は、本発明の一実施の形態である半導体装置の構成図である。
【００４８】
半導体装置１０００は、画像処理を行なう半導体装置であり、画像信号を処理する画像処理回路１２００と、画像データ等の情報を保持する記憶部１１００から構成される。記憶部１１００は、複数バンクから構成されるメモリであり、バンクの他に、上記の説明の半導体メモリ１００と同様に、動作モードに応じて外部制御信号あるいは試験用に生成された内部制御信号を非試験対象のバンクに入力するための、セレクタ、ＭＲＳレジスタ、及び内部制御信号を生成する遅延回路１４０や内蔵テスト回路１５０を有する。セレクタ、ＭＲＳレジスタ、遅延回路１４０及び内蔵テスト回路１５０は、記憶部１１００ばかりでなく、半導体装置１０００内の任意の領域に設けることができる。記憶部１１００が、画像処理回路１２００が生成する制御信号に従って動作する場合、半導体試験装置から入力する外部制御信号は、画像処理回路１２００を介して、あるいは直接記憶部１１００に出力され、上記の説明の半導体メモリと同様に記憶部１１００のバンク相互干渉試験を行なうことができる。
【００４９】
【発明の効果】
以上説明したように本発明の半導体メモリでは、試験対象のメモリブロックに対する試験が、外部の半導体試験装置からの外部制御信号によって行なわれている間、内部制御信号を生成して非試験対象のメモリブロックに供給し、非試験対象のメモリブロックを動作させておく。このように、試験対象のメモリブロックの試験中に、非試験対象のメモリブロックを自動的に動作させることができるため、メモリブロック間の相互干渉試験を行なう際には、試験対象のメモリブロックに対するテストパターンを作成するのみで試験を行なうことが可能となる。この結果、複雑な相互干渉パターンを作成せずにすむので、開発期間の短縮、プログラムミスの軽減が可能となる。
【００５０】
また、本発明の半導体装置では、外部の半導体試験装置による記憶部の試験対象のメモリブロックに対する試験実行中、記憶部を構成する他の非試験対象のメモリブロックを動作させる内部制御信号を生成し、内部制御信号に基づいて非試験対象のメモリブロックを動かしておく。このように、半導体試験装置による試験対象のメモリブロックの試験中、記憶部を構成する他のメモリブロックを自動動作させることができるため、メモリブロック間の相互干渉試験を容易に行なうことが可能となる。
【００５１】
また、本発明の半導体メモリの試験方法では、半導体試験装置が試験対象のメモリブロックに順次アクセスしてその良否を判定する際に、非試験対象のメモリブロックには内部制御信号を供給し、所定の動作パターンで動かしておく。このように、半導体試験装置による試験対象のメモリブロックの試験中、非試験対象のメモリブロックを自動的に動作させることができるため、試験用のテストパターンを作成する際に、複数のメモリブロックであることを気にせずにテストパターンを作成することが可能となる。また、内部制御信号をさまざまな動作パターンで発生させれば、現状では作成困難であった高度なバンク相互干渉パターンの試験を行なうことが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体メモリの構成図である。
【図２】本発明に係る半導体メモリのＭＲＳレジスタのブロック図である。
【図３】ＭＲＳレジスタにおける設定情報の一例である。
【図４】ＭＲＳレジスタの動作を示すタイミングチャートである。
【図５】本発明に係る半導体メモリの遅延回路のブロック図である。
【図６】内蔵テスト回路の動作を示すタイミングチャートの一例である。
【図７】本発明の一実施の形態である半導体装置の構成図である。
【符号の説明】
１００・・・半導体メモリ（ＳＤＲＡＭ）、１１１・・・バンク０、１１２・・・バンク１、１２１、１２２、１２３、１２４・・・セレクタ、１３０・・・ＭＲＳレジスタ、１４０・・・遅延回路、１５０・・・内蔵テスト回路

Claims (5)

1. それぞれ独立に動作可能な複数のメモリブロックから構成される半導体メモリにおいて、
   試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成する内部制御信号生成回路と、
   試験時に前記内部制御信号及び外部からの外部制御信号を入力し、試験の対象となる試験対象の前記メモリブロックに前記外部制御信号を供給するとともに、試験開始前に設定される所定の動作モードに応じて前記非試験対象のメモリブロックに前記外部制御信号あるいは前記内部制御信号を選択して供給する選択回路と、
   を具備したことを特徴とする半導体メモリ。
2. 前記内部制御信号生成回路は、前記外部制御信号を入力して所定のクロック遅延させた後に前記試験用の内部制御信号として出力する遅延回路を有しており、
   前記選択回路は、前記所定の動作モードが通常動作モードの場合に前記非試験対象のメモリブロックに対して前記外部制御信号を選択して供給し、前記所定の動作モードが遅延動作モードの場合に前記非試験対象のメモリブロックに対して前記遅延回路によって前記外部制御信号が所定のクロック遅延された内部制御信号を選択して供給することを特徴とする請求項１記載の半導体メモリ。
3. 前記内部制御信号生成回路は、前記非試験対象のメモリブロックを予め設定された所定の動作パターンで動作させる内部制御信号を発生する内部制御信号発生回路を有しており、
   前記選択回路は、通常動作モードの場合に前記非試験対象のメモリブロックに対して前記外部制御信号を選択して供給し、前記所定の動作モードが自動試験モードの場合に前記非試験対象のメモリブロックに対して前記内部制御信号発生回路が発生させた内部制御信号を選択して供給することを特徴とする請求項１記載の半導体メモリ。
4. それぞれに独立可能な複数のメモリブロックから構成される記憶部を有する半導体装置において、
   試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成する内部制御信号生成回路と、
   試験時に前記内部制御信号及び外部からの外部制御信号を入力して試験の対象となる試験対象の前記メモリブロックに前記外部制御信号を供給するとともに、試験開始前に設定される所定の動作モードに応じて前記非試験対象のメモリブロックに前記外部制御信号あるいは前記内部制御信号を選択して供給する選択回路と、
   を具備したことを特徴とする半導体装置。
5. それぞれ独立に動作可能な複数のメモリブロックから構成される半導体メモリの試験方法において、
   試験の対象となる試験対象の前記メモリブロックの各アドレスに対して順次テストパターンの書き込みと読み出しを行なうとともに、読み出されたデータと期待値とに基づいて前記半導体メモリの良否を判定する外部の半導体試験装置の生成する試験用の外部制御信号を入力するステップと、
   試験の対象とならない非試験対象の前記メモリブロックの動作を制御する試験用の内部制御信号を生成するステップと、
   前記外部制御信号を前記試験対象のメモリブロックに供給して試験処理するとともに、前記非試験対象のメモリブロックに対して前記内部制御信号を供給して前記非試験対象のメモリブロックを動作させるステップと、
   を有することを特徴とする半導体メモリの試験方法。

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