JP4153882B2 - 半導体集積回路装置 - Google Patents

Description

この発明は、半導体集積回路装置に関するもので、例えば半導体メモリのテスト手法に係るものである。

ＬＳＩ（Large Scale Integrated circuit）の大規模化に伴って、その開発や製造におけるテストは困難になりつつある。そのため、ＬＳＩのテスト技術は、その重要性が近年ますます増大している。

従来、ＬＳＩの機能テストにおいては、ＬＳＩの入力端子からテストパターンを入力し、出力端子からの出力結果が期待値パターンと一致するか否かによって、回路の故障を検出する。また、ＬＳＩの構成が複雑化するに従い、テスト容易化設計（Design For Testability）が行われている。テスト容易化設計には、例えばスキャン（Scan）設計手法や、自己テスト回路（Built In Self Test : BIST）を組み込む方法が広く知られている（例えば非特許文献１参照）。
Benoit Nadeau-Dostie著、「DESIGN FOR AT-SPEED TEST, DIAGNOSIS AND MEASUREMENT」、KLUWER ACADEMIC PUBLISHERS、2000年、Chapter 2、p.35-57

しかしながら、近年のＬＳＩの大規模化と動作周波数の上昇に伴い、従来のテスト手法によってＬＳＩの動作を保証することが困難になってきている。例えば、ＬＳＩの構成が非常に複雑化することで、テストパターンが膨大になり、テストに多大なコストと時間を要するようになる。更に、ＢＩＳＴ回路を組み込む方法であっても、ＬＳＩの動作が非常に複雑化していることにより、やはりテストコストが増大し、テスト時間が大きくなるという問題があった。

この発明は、テスト方法を簡略化出来る半導体集積回路装置を提供する。

この発明の一態様に係る半導体集積回路装置は、データを記憶する半導体メモリ装置と、第１動作モードと第２動作モードとの２つの動作モードで動作可能とされ、前記半導体メモリ装置へのデータの書き込みを制御する第１シーケンサ回路と、前記第１動作モードと前記第２動作モードとの２つの動作モードで動作可能とされ、前記半導体メモリ装置からのデータの読み出しを制御する第２シーケンサ回路と、前記第１シーケンサ回路及び前記第２シーケンサ回路を、前記第１動作モードと前記第２動作モードとのいずれかの動作モードで動作するよう制御するシーケンサ制御回路とを具備し、前記第１動作モードにおいて、前記第１、第２シーケンサ回路は、互いに非同期の第１、第２クロック信号にそれぞれ応答して、前記半導体メモリ装置への前記データの書き込み及び前記半導体メモリ装置からの前記データの読み出しをそれぞれ行い、前記第２動作モードにおいて、前記第１、第２シーケンサ回路は、互いに同期した第１、第２クロック信号にそれぞれ応答して、前記半導体メモリ装置への前記データの書き込み及び前記半導体メモリ装置からの前記データの読み出しをそれぞれ行い、前記第１、第２シーケンサ回路は、前記第１動作モードにおいては前記データの書き込みと読み出しとを並行して行い、前記第２動作モードにおいては前記データの書き込みと読み出しとを交互に行い、前記第２動作モードにおいて前記第２シーケンサ回路は、前記第１シーケンサ回路が書き込み動作を開始してから、少なくとも前記第１、第２クロック信号の２サイクル経過後に前記第２シーケンサ回路が読み出し動作を開始する。

この発明によれば、テスト方法を簡略化出来る半導体集積回路装置を提供できる。

以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

この発明の第１の実施形態に係る半導体集積回路装置について、図１を用いて説明する。図１は、メモリ混載型の半導体集積回路（ＬＳＩ）の内部構成を示すブロック図である。

図示するように、ＬＳＩ１０は、半導体メモリ２０、データラッチ３０、クロック生成器４０、４１、及びＢＩＳＴ回路５０を備えている。半導体メモリ２０は、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static RAM）、フラッシュメモリ等であり、外部から入力されたデータを保持する。データラッチ３０は、半導体メモリ２０からデータを読み出す際、読み出したデータを一時的にラッチする。クロック生成器４０は、半導体メモリ２０へのデータの書き込み動作時に使用されるクロック信号ＷＣＬＫを生成する。クロック生成器４１は、半導体メモリ２０からのデータの読み出す動作時に使用されるクロック信号ＲＣＬＫを生成する。ＢＩＳＴ回路５０は、半導体メモリ２０のテストの為に設けられており、半導体メモリ２０のテスト時にのみ動作する。従って、ＬＳＩ１０の通常動作時には動作しない。

次に、ＢＩＳＴ回路５０の構成について以下説明する。ＢＩＳＴ回路５０は、書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２、データ圧縮／比較回路５３、フェイル信号出力回路５４、シーケンサ制御回路５５、及びＯＲ回路５６を備えている。

シーケンサ制御回路５５は、書き込み用シーケンサ回路５１及び読み出し用シーケンサ回路５２を制御する。すなわち、シーケンサ制御回路５５は、リセット信号ＲＥＳＥＴ、モード信号ＭＯＤＥ、スタート信号ＳＴＡＲＴによって、シーケンサ回路５１、５２の動作モードや、動作タイミング等を制御する。より具体的な制御方法については後述する。

書き込み用シーケンサ回路５１は、半導体メモリ２０のテスト時に、半導体メモリ２０へのデータの書き込み動作を制御する。より具体的には、書き込みテスト時に、半導体メモリ２０への書き込みパターンデータＷ＿ＤＡＴＡ、書き込み用アドレス信号Ｗ＿ＡＤＤＲ、及び書き込み命令信号（write enable signal）ＷＥを生成して、半導体メモリ２０へ供給する。

読み出し用シーケンサ回路５２は、半導体メモリ２０のテスト時に、半導体メモリ２０からのデータの読み出し動作を制御する。より具体的には、読み出しテスト時に、半導体メモリ２０からの読み出し期待値であるパターンデータＲ＿ＤＡＴＡ、読み出し用アドレス信号Ｒ＿ＡＤＤＲ、及び読み出し命令信号（read enable signal）ＲＥを生成して、半導体メモリ２０へ供給する。

上記シーケンサ回路５１、５２は、それぞれAlternative mode及びSuccessive modeの２つの動作モードを有している。Alternative modeは、クロック信号ＷＣＬＫ、ＲＣＬＫが非同期の状態におけるテストであり、Successive modeは、クロック信号ＷＣＬＫ、ＲＣＬＫが同期している状態におけるテストである。Alternative modeにおいては、メモリセルアレイへの書き込み及び読み出しを交互に行う。そして、書き込み用シーケンサ回路５１は、書き込み動作が終了すると、終了信号Ｗ＿ＥＮＤを読み出し用シーケンサ回路５２に送出する。読み出し用シーケンサ回路５２は、終了信号Ｗ＿ＥＮＤに応答して読み出し動作を開始する。そして読み出し用シーケンサ回路５２は、読み出し動作が終了すると、終了信号Ｒ＿ＥＮＤを書き込み用シーケンサ回路５１に送出する。引き続き、書き込み用シーケンサ回路５１は、終了信号Ｒ＿ＥＮＤに応答して、次の書き込み動作を開始する。Alternative mode及びSuccessive modeにおけるテスト方法については、後に詳細に説明する。

データ圧縮／比較回路５３は、データラッチ３０に読み出した読み出しデータと、読み出し用シーケンサ回路５２が生成したパターンデータＲ＿ＤＡＴＡとを比較しつつ、その比較結果を圧縮する。例えば、６４ビットや１２８ビットのビット長の読み出しデータ及びパターンデータＲ＿ＤＡＴＡを比較し、比較結果を数ビット長の１つの信号に圧縮する。

フェイル信号出力回路５４は、読み出し用シーケンサ回路５２が出力する読み出し命令信号ＲＥに応答して動作する。そして、データ圧縮／比較回路５３の結果に応じて、フェイル信号ＦＡＩＬを出力する。すなわち、読み出し用シーケンサ回路５２が生成したパターンデータＲ＿ＤＡＴＡと、読み出しデータとが一致しない場合、フェイル信号ＦＡＩＬを出力する。

ＯＲ回路５６はスタート信号ＳＴＡＲＴと、終了信号Ｒ＿ＥＮＤとのＯＲ演算を行う。そして演算結果を書き込み用シーケンサ回路５１に送出する。

図２は、図１における半導体メモリ２０のブロック図である。図示するように、半導体メモリ２０は、２ポート型のメモリ装置である。２ポート型メモリは、それぞれ２つのクロック端子、データ端子、アドレス端子、命令端子を有している。２つのクロック端子には、それぞれ書き込み用クロックＷＣＬＫ、及び読み出し用クロックＲＣＬＫが入力される。２つのデータ端子は、一方には書き込みデータＷ＿ＤＡＴＡが入力され、他方からは読み出しデータが出力される。２つのアドレス端子には、それぞれ書き込み用アドレス信号Ｗ＿ＡＤＤＲ、及び読み出し用アドレス信号Ｒ＿ＡＤＤＲが入力される。２つの命令端子には、それぞれ書き込み命令信号ＷＥ、及び読み出し命令信号ＲＥが入力される。

すなわち、２ポート型メモリにおいては、書き込みに必要な信号の入出力端子と、読み出しに必要な信号の入出力端子とが、別個に設けられている。従って、異なるアドレスにアクセスする限りにおいては、書き込み動作と読み出し動作とを同時に並行に行うことが可能である。この点、１ポート型メモリの場合、入出力端子は書き込み及び読み出しで共用される。従って、書き込み動作と読み出し動作とを同時に行うことは出来ず、ある所定の時間内にはいずれか一方の動作のみしか行うことが出来ない。

図３は、図１における書き込み用シーケンサ回路５１の内部構成を示すブロック図である。図示するように、書き込み用シーケンサ回路５１は、制御回路６０、パターン発生回路６１、及びアドレス発生回路６２を備えている。

制御回路６０は、外部から入力されるリセット信号ＲＥＳＥＴ、モード信号ＭＯＤＥ、並びにスタート信号ＳＴＡＲＴと終了信号Ｒ＿ＥＮＤとのＯＲ信号に応答して動作し、パターン発生回路６１及びアドレス発生回路６２を制御する。また、書き込み動作終了後、その旨を示す終了信号Ｗ＿ＥＮＤを出力する。パターン発生回路６１は、半導体メモリ２０に書き込むべきパターンデータＷ＿ＤＡＴＡを発生する。アドレス発生回路６２は、書き込みデータを書き込むべきメモリセルのアドレス信号Ｗ＿ＡＤＤＲを発生する。

図４は、図１における読み出し用シーケンサ回路５２の内部構成を示すブロック図である。図示するように、読み出し用シーケンサ回路５２は、書き込み用シーケンサ回路５１と同じ構成を有しており、制御回路６０、パターン発生回路６１、及びアドレス発生回路６２を備えている。

制御回路６０は、外部から入力されるリセット信号ＲＥＳＥＴ、モード信号ＭＯＤＥ、及び終了信号Ｗ＿ＥＮＤに応答して動作し、パターン発生回路６１及びアドレス発生回路６２を制御する。また読み出し動作終了後、その旨を示す終了信号Ｒ＿ＥＮＤを出力する。パターン発生回路６１は、半導体メモリ２０からの読み出し期待値であるパターンデータＲ＿ＤＡＴＡを発生する。パターンデータＲ＿ＤＡＴＡは、書き込み用シーケンサ回路５１のパターン発生回路６１が発生する書き込み用パターンデータＷ＿ＤＡＴＡと同じパターンである。アドレス発生回路６２は、データを読み出すべきメモリセルのアドレス信号Ｒ＿ＡＤＤＲを発生する。アドレス信号Ｒ＿ＡＤＤＲも、アドレス信号Ｗ＿ＡＤＤＲに等しい。

次に、上記構成のＬＳＩの備える半導体メモリ２０のテスト方法について説明する。半導体メモリ２０のテストは、半導体メモリ２０内のメモリセルにデータを書き込んだ後、それを読み出し、読み出しデータが書き込みデータと一致するか否かを判定することによって行われる。一致しなかった場合には不良メモリと判断される。テスト方法は、上述の通り、Alternative modeとSuccessive modeとがある。以下、それぞれのモードについて説明する。

＜Alternative mode＞
Alternative modeは、書き込み動作を制御する書き込み用クロック信号ＷＣＬＫと、読み出し動作を制御する読み出し用クロック信号ＲＣＬＫとが非同期である状態においてテストを行うモードである。前述の通り、Alternative modeにおいて書き込みと読み出しは交互に行われる。

図５は、Alternative modeにおけるテスト方法のフローチャートであり、図６はAlternative modeにおけるテスト時の各種信号のフローチャートである。図６には、書き込み用シーケンサ回路５１及び読み出し用シーケンサ回路５２の動作状態についても図示している。

まず、Alternative modeにおいて、クロック生成器４０、４１は、それぞれ互いに非同期の書き込み用クロック信号ＷＣＬＫ及び読み出し用クロック信号ＲＣＬＫを発生する。クロック信号ＷＣＬＫは、半導体メモリ２０及び書き込み用シーケンサ回路５１に供給され、クロック信号ＲＣＬＫは、半導体メモリ２０及び読み出し用シーケンサ回路５２に供給される。

テストを開始するにあたって、まずシーケンサ制御回路５５が、リセット信号ＲＥＳＥＴを書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２、及びフェイル信号出力回路５４に供給する（図６における時刻ｔ０）。リセット信号ＲＥＳＥＴが入力されることにより、書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２、及びフェイル信号出力回路５４はリセットされる（ステップＳ１０）。すなわち、シーケンサ回路５１、５２においては、制御回路６０によって、パターン発生回路６１及びアドレス発生回路６２が初期化され、フェイル信号出力回路５４の出力も初期化される。

次にシーケンサ制御回路５５は、Alternative modeである旨を示すモード信号ＭＯＤＥを、書き込み用シーケンサ回路５１及び読み出し用シーケンサ回路５２に供給する。以上によって、シーケンサ回路５１、５２においてテスト動作の準備が完了する。

そして、テストを開始する。まず、シーケンサ制御回路５５が、スタート信号ＳＴＡＲＴを書き込み用シーケンサ回路５１に供給する（ステップＳ１１、時刻ｔ１）。すると、書き込み用シーケンサ回路５１は、スタート信号ＳＴＡＲＴが入力されたことにより、クロック信号ＷＣＬＫに同期して書き込み動作を開始する（時刻ｔ２）。書き込み動作は次のようにして行われる。まず、書き込み用シーケンサ回路５１における制御回路６０の命令に従って、パターン発生回路６１が書き込みパターンデータＷ＿ＤＡＴＡを生成し、アドレス発生回路６２がアドレス信号Ｗ＿ＡＤＤＲを生成する（ステップＳ１２）。パターンデータＷ＿ＤＡＴＡは、例えば全てのメモリセルに１を書き込むデータパターンや、全てのメモリセルに０を書き込むデータパターン、またはチェッカーボードパターンやランダムパターン等であり、特に限定されるものではない。また制御回路６０は、書き込み命令信号ＷＥを出力する。

上記書き込みパターンデータＷ＿ＤＡＴＡ、アドレス信号Ｗ＿ＡＤＤＲ、及び書き込み命令信号ＷＥに応答して、半導体メモリ２０のメモリセルアレイにおける、上記アドレス信号Ｗ＿ＡＤＤＲに対応したメモリセルに、上記データＷ＿ＤＡＴＡが書き込まれる（ステップＳ１３）。

書き込みパターンデータＷ＿ＤＡＴＡのメモリセルアレイへの書き込みが終了すると、書き込み用シーケンサ回路５１における制御回路６０は終了信号Ｗ＿ＥＮＤを出力する（ステップＳ１４、時刻ｔ３）。終了信号Ｗ＿ＥＮＤは、読み出し用シーケンサ回路５２に供給される。

すると、読み出し用シーケンサ回路５２は、終了信号Ｗ＿ＥＮＤが入力されたことにより、クロック信号Ｒ＿ＣＬＫに同期して読み出し動作を開始する（時刻ｔ４）。読み出し動作は次のようにして行われる。まず、読み出し用シーケンサ回路５２における制御回路６０の命令に従って、パターン発生回路６１が期待値パターンデータＲ＿ＤＡＴＡを生成し、アドレス発生回路６２がアドレス信号Ｒ＿ＡＤＤＲを生成する（ステップＳ１５）。期待値パターンデータＲ＿ＤＡＴＡは、時刻ｔ２における書き込み時に、書き込み用シーケンサ回路５１が生成した書き込みパターンデータＷ＿ＤＡＴＡと同一である。また制御回路６０は、読み出し命令信号ＲＥを出力する。

上記アドレス信号Ｒ＿ＡＤＤＲ及び読み出し命令信号ＲＥに応答して、半導体メモリ２０のメモリセルアレイにおける、上記アドレス信号Ｒ＿ＡＤＤＲに対応してメモリセルからデータが読み出される（ステップＳ１６）。

メモリセルから読み出された読み出しデータは、データラッチ３０を介してデータ圧縮／比較回路５３に送られる。データ圧縮／比較回路５３は、読み出しデータと、読み出し用シーケンサ回路５２が生成した期待値パターンデータＲ＿ＤＡＴＡとを比較する（ステップＳ１７）と共に、比較結果を圧縮する。その比較結果は、フェイル信号出力回路５４はに入力される。フェイル信号出力回路５４は、読み出しデータと期待値パターンデータＲ＿ＤＡＴＡとが不一致だった場合（ステップＳ１８）に、当該半導体メモリのメモリセルアレイには不良が存在すると判断し、フェイル信号ＦＡＩＬを出力する（ステップＳ１９）。読み出しデータと期待値パターンデータＲ＿ＤＡＴＡとが一致した場合（ステップＳ１８）には、フェイル信号ＦＡＩＬは出力されない。

以上によって全てのパターンデータの書き込みが終了した場合（ステップＳ２０）には、テストを終了する。更に他のパターンデータによってテストを行う場合（ステップＳ２０）には、読み出し用シーケンサ回路５２における制御回路６０、終了信号Ｒ＿ＥＮＤを出力する（ステップＳ２１、時刻ｔ５）。

すると、書き込み用シーケンサ回路５１は、終了信号Ｒ＿ＥＮＤに応答して、クロックＷＣＬＫに同期して書き込み動作を開始する（時刻ｔ６）。以後、ステップＳ１２、Ｓ１３で説明したようにして書き込み動作を行う。ここで発生される書き込みデータパターンＷ＿ＤＡＴＡは、以前に書き込んだデータパターンと異なっていても同じであっても構わない。書き込み動作が終了すると、書き込み用シーケンサ回路５１の制御回路６０が終了信号Ｗ＿ＥＮＤを読み出し用シーケンサ回路５２に供給する（ステップＳ１４、時刻ｔ７）。すると、読み出し用シーケンサ回路５２は、終了信号Ｗ＿ＥＮＤに応答して、クロック信号ＲＣＬＫに同期して読み出し動作及びデータの比較を開始する（時刻ｔ８）。読み出し動作及び比較動作は、ステップＳ１５乃至Ｓ１９で説明した通りである。

以後、更に書き込みべきデータパターンがあれば、ステップＳ１２以降の処理を繰り返し、無ければテストを終了する。

＜Successive mode＞
Successive modeは、書き込み動作を制御する書き込み用クロック信号ＷＣＬＫと、読み出し動作を制御する読み出し用クロック信号ＲＣＬＫとが同期している状態においてテストを行うモードである。Successive modeにおいて書き込みと読み出しは、読み出しが書き込みに少し遅れるようにして平行に行われる。

図７は、Successive modeにおけるテスト方法のフローチャートであり、図８はSuccessive modeにおけるテスト時の各種信号のフローチャートである。図８には、書き込み用シーケンサ回路５１及び読み出し用シーケンサ回路５２の動作状態についても図示している。

まず、Successive modeにおいて、クロック生成器４０、４１は、それぞれ互いに同期した書き込み用クロック信号ＷＣＬＫ及び読み出し用クロック信号ＲＣＬＫを発生する。クロック信号ＷＣＬＫは、半導体メモリ２０及び書き込み用シーケンサ回路５１に供給され、クロック信号ＲＣＬＫは、半導体メモリ２０及び読み出し用シーケンサ回路５２に供給される。なお、クロック生成器４０、４１のうちのいずれか一方のみが動作し、動作状態のクロック生成器が生成するクロック信号ＷＣＬＫ、ＲＣＬＫのいずれかが、半導体メモリ２０、及び書き込み用シーケンサ回路５１と読み出し用シーケンサ回路５２の両方に供給されても良い。

テストを開始するにあたって、Alternative modeと同様に、シーケンサ制御回路５５から出力されるリセット信号ＲＥＳＥＴによって、シーケンサ回路５１、５２、及びフェイル信号出力回路５４が初期化される（ステップＳ１０、時刻ｔ０）。

次にシーケンサ制御回路５５は、Successive modeである旨を示すモード信号ＭＯＤＥを、書き込み用シーケンサ回路５１及び読み出し用シーケンサ回路５２に供給する。以上によって、シーケンサ回路５１、５２においてテスト動作の準備が完了する。

そして、テストを開始する。まず、シーケンサ制御回路５５が、スタート信号ＳＴＡＲＴを書き込み用シーケンサ回路５１に供給する（ステップＳ１１、時刻ｔ１）。すると、書き込み用シーケンサ回路５１は、スタート信号ＳＴＡＲＴが入力されたことにより、クロック信号ＷＣＬＫに同期して書き込み動作を開始する（ステップＳ３０、時刻ｔ２）。書き込み動作は、Alternative modeで説明したステップＳ１２、Ｓ１３の通りにして行われる。なお、スタート信号ＳＴＡＲＴは、Alternative modeと異なり、テスト期間中は“Ｈ”レベルに固定されている。

また、書き込み用シーケンサ回路５１が書き込み動作を開始してから所定のクロックサイクル後（図８の例では２サイクル後：このサイクル数を以後ディレイタイムと呼ぶ）、読み出し用シーケンサ回路５２が、クロック信号ＲＣＬＫに同期して読み出し動作を開始する（ステップＳ３１、時刻ｔ３）。読み出し動作は、Alternative modeで説明したステップＳ１５、Ｓ１６の通りにして行われる。なお、図示していないが、スタート信号ＳＴＡＲＴは読み出し用シーケンサ回路５２に対しても入力され、スタート信号ＳＴＡＲＴに応答して、読み出し用シーケンサ回路５２は動作を開始する。

すなわち、書き込み動作と読み出し動作とが、平行して行われる。但し、読み出し動作は、書き込み動作よりも数クロックだけ遅れて実行される。例えば図８の例であると、１つのデータパターンの書き込み動作は時刻ｔ２に開始され、時刻ｔ４で終了する。そして、時刻ｔ２〜ｔ４で書き込まれたメモリセルからの読み出し動作が、時刻ｔ２から２クロックだけ遅れた時刻ｔ３に開始され、時刻ｔ５に終了する。従って、時刻ｔ３〜ｔ４の期間は、書き込み動作と読み出し動作とが同時に行われていることになる。そして、書き込み動作と読み出し動作とは互いに独立して実行される。

読み出し用シーケンサ回路５２によってメモリセルからデータが読み出された後、データ圧縮／比較回路５３は、Alternative modeで説明したステップＳ１７の処理を行って、読み出しデータと期待値パターンデータとを比較する。そして、比較結果に応じて、フェイル信号出力回路５４がフェイル信号ＦＡＩＬを出力する（ステップＳ１９）。

全てのパターンデータの書き込みが終了した場合（ステップＳ２０）には、テストを終了する。更に他のパターンデータによってテストを行う場合（ステップＳ２０）には、直前の書き込み動作終了から数クロックの後（図８の例では１サイクル）、再びステップＳ３０に戻って書き込み動作が行われる。再度書き込み動作が行われた場合には、読み出し用シーケンサ回路５２も、直前の読み出し動作終了から数クロックの後（図８の例では１サイクル）、ステップＳ３１以降の処理を繰り返す。なお、書き込み及び読み出しを再開する際に設けた数サイクルのアイドル期間は、特に必要が無ければ設ける必要は無い。

以上のようにして、全ての書き込みデータパターンＷ＿ＤＡＴＡについて、書き込み及び読み出しを繰り返す。図８の例では書き込み回数は４回である（４種類のデータパターン）。

全てのデータパターンについての書き込みが終了すると、シーケンサ制御回路５５がテストを再度行うか否かを判定する（ステップＳ３２）。再度を行う場合には、スタート信号ＳＴＡＲＴを“Ｈ”レベルに固定したままにしておく。その結果、書き込み用シーケンサ回路５１は再びステップＳ３０からの処理を繰り返し、読み出し用シーケンサ回路５２も同じようにステップＳ３１からの処理を繰り返す。なお、この際、読み出し用シーケンサ回路５２は、ディレイタイムを再設定することが可能である。例えば図８の例であると、１回目のテストではディレイタイムが２サイクルに設定されているが、２回目のテストでは３サイクルに変更されている。

以後、全てのデータパターンについての書き込みが終了し、再度のテストが不要であると判断されると、テストが終了する。

以上のように、本実施形態に係る半導体集積回路装置であると、半導体メモリのテスト方法を簡略化出来る。この点につき、以下詳述する。

本実施形態に係る構成であると、ＬＳＩ１０に混載されている半導体メモリ２０をテストするために、ＢＩＳＴ回路５０を設けている。そして、ＢＩＳＴ回路５０は、半導体メモリ２０への書き込み動作及び読み出し動作を制御するＢＩＳＴシーケンサ回路を有している。

そしてＢＩＳＴシーケンサ回路は、書き込み用シーケンサ回路５１と読み出し用シーケンサ回路５２とを有している。すなわち、書き込み動作と読み出し動作とを、別個のシーケンサ回路によって制御している。ＢＩＳＴ回路５０は、２つのシーケンサ回路５１、５２を用いることによって、書き込み用クロックＷＣＬＫと読み出し用クロックＲＣＬＫとが同期した状態（Successive mode）と、非同期の状態（Alternative mode）とにおける２つの動作状態を作り出すことが出来る。

Alternative modeにおいては、書き込み用シーケンサ回路５１による書き込み動作と、読み出し用シーケンサ回路５２による読み出し動作とが交互に行われる。そして、両シーケンサ回路５０、５１は、その動作終了後に通信しあい、一方のシーケンサ回路による動作が終了すると他方に対して終了信号を送出する。終了信号は、他方のシーケンサ回路の開始命令として機能し、この終了信号に応答して、他方のシーケンサ回路が動作を開始する。

またSuccessive modeにおいては、書き込み用シーケンサ回路５１による書き込み動作と、読み出し用シーケンサ回路５２による読み出し動作とが独立して平行して行われる。

以上のようにして、２つのシーケンサ回路５１、５２を用いることで、２つのモードにおける半導体メモリ２０の動作試験を行うことが出来る。そして、動作試験はシーケンサ回路５１、５２によって制御されており、アドレス信号がデータパターンはシーケンサ回路５１、５２によって生成される。従って、外部からこれらの信号を入力する必要が無く、テストパターンを縮小でき、同時にテスト時間を短縮出来る。

更に、上記書き込み用シーケンサ回路５１と読み出し用シーケンサ回路５２とは、基本的に同一の構成とすることが出来る。従って、ＢＩＳＴ回路５０の設計が非常に容易となり、ＬＳＩの製造期間を短縮出来ると共に、製造コストを低減できる。

次に、この発明の第２の実施形態に係る半導体集積回路装置について、図９を用いて説明する。図９は、メモリ混載型のＬＳＩの内部構成を示すブロック図である。本実施形態は、上記第１の実施形態に係るＬＳＩにおいて、ＬＳＩの動作信頼性を更に向上させるための構成に係る。

図示するように、本実施形態に係るＬＳＩ１０は、上記第１の実施形態において図１を用いて説明した構成において、書き込み用アドレス信号スクランブル回路７０及び読み出し用アドレス信号スクランブル回路７１を更に有している。またＢＩＳＴ回路５０は、フリップフロップ５７−１〜５７−８を更に有している。

書き込み用アドレス信号スクランブル回路７０及び読み出し用アドレス信号スクランブル回路７１は、それぞれ書き込み用アドレス信号Ｗ＿ＡＤＤＲ及び読み出し用アドレス信号Ｒ＿ＡＤＤＲと、半導体メモリ２０内のメモリセルのアドレスとを一致させるために設けられている。アドレス信号Ｗ＿ＡＤＤＲ、Ｒ＿ＡＤＤＲは、例えばアドレスが連続した複数のアドレス信号を生成する。他方、半導体メモリ２０のメモリセルアレイ内においては、個々のメモリセルのアドレスは必ずしも順序だって割り当てられているとは限らない。このような場合に、アドレス信号Ｗ＿ＡＤＤＲ、Ｒ＿ＡＤＤＲと、メモリセルのアドレスとを相互に関連付けているのがスクランブル回路７０、７１である。

フリップフロップ５７−１、５７−２は、書き込み用シーケンサ回路５１が出力する終了信号Ｗ＿ＥＮＤを読み出し用シーケンサ回路５２に伝送する信号線上に、直列に設けられている。またフリップフロップ５７−３、５７−４は、読み出し用シーケンサ回路５２が出力する終了信号Ｒ＿ＥＮＤを書き込み用シーケンサ回路５１に伝送する信号線上に、直列に設けられている。フリップフロップ５７−５、５７−６は、読み出し用シーケンサ回路５２が出力する読み出し命令信号ＲＥをフェイル信号出力回路５４に伝送する信号線上に、直列に設けられている。フリップフロップ５７−７、５７−８は、読み出し用シーケンサ回路５２が出力する読み出し用データパターンＲ＿ＤＡＴＡをデータ圧縮／比較回路５３に伝送する信号線上に、直列に設けられている。上記フリップフロップ５７−１〜５７−８は、例えばＤ−Ｆ／Ｆであって、信号を遅延させる機能があれば足りる。従って、クロックに同期して信号を遅延できるのであれば、特にＦ／Ｆに限定されるものではない。

本実施形態に係る半導体集積回路装置であると、上記第１の実施形態で説明した効果に加えて、テスト時の動作信頼性を向上できる。まず、スクランブル回路７０、７１を設けることによって、指定されたアドレスに対するデータの書き込み、及び指定されたアドレスからのデータの読み出しを、より正確に行うことが出来る。

また、フリップフロップ５７−１〜５７−８を設けることによって、データの書き込み動作、読み出し動作、比較動作、及びフェイル信号出力動作を、より正確に行うことが出来る。例えば、Alternative modeにおいて、書き込み信号Ｗ＿ＥＮＤは、２つのフリップフロップ５７−１、５７−２を介して読み出し用シーケンサ回路５２に与えられる。すなわち、終了信号Ｗ＿ＥＮＤは、書き込み用シーケンサ回路５１が終了信号Ｗ＿ＥＮＤを出力してから数クロックサイクルの後に、読み出し用シーケンサ回路５２に到達する。更に換言すれば、読み出し用シーケンサ回路５２は、書き込み動作が終了した後、数クロックサイクルが確実に経過した後に、動作を開始する。終了信号Ｒ＿ＥＮＤについても同様である。すなわち、書き込み用シーケンサ回路５１は、読み出し動作が終了した後、数クロックサイクルが確実に経過した後に、動作を開始する。以上のような動作タイミングとすることで、Alternatibe modeにおいては、書き込み動作と読み出し動作とが一瞬でも同時に行われることが無いように、シーケンサ回路５１、５２が制御される。

データ圧縮／比較回路５３でも同様である。期待値パターンデータＲ＿ＤＡＴＡは、シーケンサ回路５２が動作を開始してから数クロックサイクルの後に、データ圧縮／比較回路５３に到達する。これは、フリップフロップ５７−７、５７−８によって、期待値パターンデータＲ＿ＤＡＴＡがディレイされるからである。フェイル信号出力回路５４も同様である。読み出し命令信号ＲＥは、読み出し用シーケンサ回路５２が動作を開始してから数クロックサイクル後に、フェイル信号出力回路５４に与えられる。これは、フリップフロップ５７−５、５７−６によって、読み出し命令信号ＲＥがディレイされるからである。従って、読み出し動作が確実に開始された後に、データの比較及びフェイル信号出力が行われる。

次に、この発明の第３の実施形態に係る半導体集積回路装置について、図１０を用いて説明する。本実施形態は、上記第１、第２の実施形態で説明したＢＩＳＴ回路５０を、プロセッサシステムに応用したものである。図１０は、ＤＭＡ（Direct Memory Access）によるデータ転送を行うプロセッサシステムのブロック図である。

図示するように、プロセッサシステム１００は、ホストプロセッサ１１０と、画像処理プロセッサ１２０と、メインメモリ１３０と、Ｉ／Ｏプロセッサ１４０とを備えている。

ホストプロセッサ１１０は、メインプロセッサ１１１と、複数の信号処理部（ＤＳＰ：Digital Signal Processor）１１２と、外部との入出力を司るＩ／Ｏ部１１３、１１４、１１５とを有する。Ｉ／Ｏ部１１３はメインメモリ１３０との入出力を司る。Ｉ／Ｏ部１１４は画像処理プロセッサ１２０との入出力を司る。Ｉ／Ｏ部１１４はＩ／Ｏプロセッサ１４０との入出力を司る。

画像処理プロセッサ１２０は、コントローラ１２１、Ｉ／Ｏ部１２２、１２３、演算処理部１２４を有している。Ｉ／Ｏ部１２２は、ホストプロセッサ１１０とのデータのやりとりを行う。Ｉ／Ｏ部１２３は、ＰＣＩなどの各種汎用バス、ビデオおよびオーディオ等の入出力を司る。演算処理部１２４は、画像処理演算を行う。

演算処理部１２４は、ピクセル変換部１２６及び演算ユニット（ＤＳＰ）１２７を有する。ピクセル変換部１２６は、ポリゴンの頂点情報をピクセルデータに変換する。演算ユニット１２７は、ピクセルデータの処理を行う。

Ｉ／Ｏプロセッサ１４０は、汎用バスの他、ＨＤＤやＤＶＤ（Digital Versatile Disc）ドライブ等の周辺機器、およびネットワークと接続する制御を行う。

図１１は図１０における画像処理プロセッサ１２０の内部構成をより詳細に示したブロック図である。図示するように、複数の演算ユニット１２７はそれぞれ、プロセッサ・クラスタ１２８、メモリ１２９、及びＢＩＳＴ回路１５０を備えている。プロセッサ・クラスタ１２８は、複数のプロセッサＰを含んでいる。そしてそれぞれのプロセッサＰは、それぞれが別個の処理を並列して実行できる他、一つの処理を複数のプロセッサＰが分担して実行することもできる。メモリ１２９は、プロセッサ・クラスタ１２８における処理結果を格納する。ＢＩＳＴ回路１５０は、上記第１、第２の実施形態で説明したＢＩＳＴ回路５０であって、メモリ１２９をテストするために用いられる。すなわちＢＩＳＴ回路１５０は、データの書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２を含み、テスト時において、上記第１の実施形態で説明したAlternative mode及びSuccessive modeの２つのモードによって動作する。

上記コントローラ１２１、ピクセル変換部１２６、Ｉ／Ｏ部１２２、１２３およびメモリ１２９は、共通バス１７０に接続されている。なお、図１１では図示を省略しているが、ＢＩＳＴ回路１５０には、書き込み用クロック信号ＷＣＬＫ、読み出し用クロック信号ＲＣＬＫが与えられる。クロック信号ＷＣＬＫ、ＲＣＬＫは、画像処理プロセッサ１２０外部から与えられても良いし、画像処理プロセッサ１２０自身がクロック生成回路を備えていても良い。

図１２は画像処理プロセッサ１２０に含まれるコントローラ１２１の内部構成の一例を示すブロック図である。図示するように、コントローラ１２１は、複数のＤＭＡコントローラ（ＤＭＡＣ）１３１、専用回路１３２、制御用プロセッサ１３３、タイマ１３４、割り込み部１３５、メモリ１３６、ＢＩＳＴ回路１５１を備えている。

ＤＭＡＣ１３１は、複数の演算ユニット１２７の間、および複数の演算ユニット１２７とメモリ１３６との間でのデータ転送を行う。専用回路１３２は、本システムのために専用に作られた回路であり、ＤＭＡＣ１３１や演算ユニット１２７の起動制御を行う。制御用プロセッサ１３３は、例えば汎用プロセッサである。そして制御用プロセッサ１３３は、メモリ１３６に格納されたプログラムコードまたはホストプロセッサ１１０からの指示に従って、専用回路１３２を制御する。タイマ１３４は、時間の管理を行い、必要に応じて割り込み部１３５に割り込みを指示する。割り込み部１３５は、タイマ１３４からの信号や、ＤＭＡＣ１３１や演算ユニット１２７からの完了信号を受信して、制御用プロセッサ１３３に割り込みをかける。ＢＩＳＴ回路１５１は、上記第１、第２の実施形態で説明したＢＩＳＴ回路５０であって、メモリ１３６をテストするために用いられる。すなわちＢＩＳＴ回路１５１は、データの書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２を含み、テスト時において、上記第１の実施形態で説明したAlternative mode及びSuccessive modeの２つのモードによって動作する。

上記専用回路１３２、タイマ１３４、割り込み部１３５およびメモリ１３６は、ローカルネットワーク１３７に接続されている。このローカルネットワーク１３７には、Ｉ／Ｏ部１２２を介してホストプロセッサ１１０も接続されている。なお、図１２では図示を省略しているが、ＢＩＳＴ回路１５１には、書き込み用クロック信号ＷＣＬＫ、読み出し用クロック信号ＲＣＬＫが与えられる。クロック信号ＷＣＬＫ、ＲＣＬＫは、コントローラ１２１外部から与えられても良いし、コントローラ１２１自身がクロック生成回路を備えていても良い。

図１３は、図１２に示したコントローラ１２１が備える専用回路１３２の内部構成の一例を示すブロック図である。図１３は、専用回路１３２を制御用プロセッサ１３３のコプロセッサとして接続した場合の構成を示している。図示するように、専用回路１３２は、制御プロセッサＩ／Ｏ部１４１と、複数のＤＭＡ用レジスタ１４２と、ＤＭＡ発行部１４３と、複数の同期用レジスタ（sync register）１４４と、同期レジスタ制御部１４５と、ＤＭＡ用レジスタ１４２毎に設けられたＢＩＳＴ回路１５２とを有する。

制御プロセッサＩ／Ｏ部１４１は、制御用プロセッサ１３３との間でデータのやり取りを行う。ＤＭＡ用レジスタ１４２は、ＤＭＡＣ１３１の動作に必要な各種情報を記憶する。ＤＭＡ発行部１４３は、ＤＭＡ用レジスタ１４２の情報をＤＭＡＣ１３１に転送する処理を行う。どのＤＭＡ用レジスタ１４２からどのＤＭＡＣ１３１に情報が転送されるかは制御用プロセッサ１３３により決定され、制御プロセッサＩ／Ｏ部１４１を介してＤＭＡ発行部１４３に通知される。同期用レジスタ１４４は、ＤＭＡＣ１３１や演算ユニット１２７の動作状態を記憶する。同期レジスタ制御部１４５は、同期用レジスタ１４４の更新を制御する。ＢＩＳＴ回路１５２は、上記第１、第２の実施形態で説明したＢＩＳＴ回路５０であって、ＤＭＡ用レジスタ１４２をテストするために用いられる。すなわちＢＩＳＴ回路１５２は、データの書き込み用シーケンサ回路５１、読み出し用シーケンサ回路５２を含み、テスト時において、上記第１の実施形態で説明したAlternative mode及びSuccessive modeの２つのモードによって動作する。

上記本実施形態で説明したように、上記第１、第２の実施形態で説明したＢＩＳＴ回路５０は、複数の半導体メモリを備えたＬＳＩにも適用出来る。

上記のように、この発明の第１乃至第３の実施形態に係る半導体集積回路装置によれば、書き込み用のＢＩＳＴシーケンサ回路及び読み出し用のＢＩＳＴシーケンサ回路を備えている。そして、テスト時においては、両ＢＩＳＴシーケンサ回路がデータパターン及びアドレス信号を生成する。従って、書き込み用クロックＷＣＬＫと読み出し用クロックＲＣＬＫとが同期した状態（Successive mode）と、非同期の状態（Alternative mode）とにおける２つのテストモードを擬似的に実現することが出来る。従って、テストパターンを縮小でき、同時にテスト時間を短縮出来る。更に、書き込み用ＢＩＳＴシーケンサ回路と読み出し用ＢＩＳＴシーケンサ回路とは、基本的に同一の構成とすることが出来る。従って、ＢＩＳＴ回路の設計が非常に容易となり、ＬＳＩの製造期間を短縮出来ると共に、製造コストを低減できる。また、個々の半導体メモリ毎に上記ＢＩＳＴシーケンサ回路が設けられるため、例えば数ＧＨｚという高周波数で動作するＣＰＵやＤＳＰを、実際の動作環境下でテストを行うことが可能となる。

なお、上記第１、第２の実施形態では、２ポート型の半導体メモリ、特に書き込み用及び読み出し用の端子を１グループづつ有する１Ｒ／１Ｗ（1 read / 1 write）−２ポート型半導体メモリを例に挙げて説明した。しかし、例えばそれぞれの端子を２グループづつ有する２Ｒ／２Ｗ−４ポート型半導体メモリでも良く、書き込み用の端子と読み出し用の端子とを別個に有する半導体メモリであれば特に限定されるものではない。

また、Successive modeにおいては、書き込み動作の開始から数クロックだけ遅れて読み出し動作が開始するが、このディレイタイムは、書き込み用シーケンサ回路５１が１つのパターンデータを書き込むのに必要な時間以内にすることが望ましい。例えば図８の例であると、１つのパターンデータを書き込むのに必要なクロックサイクルは４サイクルである。従って、ディレイタイムは最大で４サイクルとなる。逆に、書き込み動作と読み出し動作とが同時になることは避けなければならないから、２つのシーケンサ回路５１、５２の動作タイミングに問題が発生しないよう、ディレイタイムは２サイクル以上にすることが望ましい。

また、上記第１、第２の実施形態では、データラッチ３０に読み出したデータを外部に出力することも出来る（Scan-Out）。これは、例えばシーケンサ制御回路５５が出力するモード信号ＭＯＤＥによって、読み出し用シーケンサ回路５２に命令することで実現可能である。

図１４は、シーケンサ回路５１、５２の備えるパターン発生回路６１の具体例の一例を示す回路図である。図示するように、パターン発生回路６１は、直列接続された３２個のＤ−Ｆ／Ｆ１６０、及び３つのＯＲ回路１６１−１〜１６１−３を備えている。ＯＲ回路１６１−１は、１段目のフリップフロップ１６０の出力と、２段目のフリップフロップ１６０の出力とのＯＲ演算を行う。ＯＲ回路１６１−２は、２段目のフリップフロップ１６０の出力と、ＯＲ回路１６１−１の出力とのＯＲ演算を行う。ＯＲ回路１６１−３は、２３段目のフリップフロップ１６０の出力と、ＯＲ回路１６１−２の出力とのＯＲ演算を行う。ＯＲ回路１６１−３の出力は、最終段（３２段目）のフリップフロップ１６０の入力信号となる。そして、各フリップフロップ１６０の出力が、３２ビットバスに出力される。本構成のパターン発生回路６１は、ｘ^３２＋Ｘ^２２＋ｘ^２＋ｘ＋１なるパターンを出力する、疑似乱数発生回路（Linier Feedback Shift Resister）である。

図１５、図１６は、上記第１乃至第３の実施形態の変形例に係る半導体集積回路装置のテスト方法の処理フローを示すフローチャートであり、それぞれAlternative mode、Successive modeについて示している。上記実施形態では、個々の書き込みパターンについて書き込み及び読み出した終了した後に、比較結果に応じてフェイル信号を出力している。しかし図１５、図１６に示すように、全ての書き込みパターンについて書き込み及び読み出し・比較を行った後に、いずれかのパターンで書き込み失敗があった場合にフェイル信号を出力するようにしても良い。

なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。

この発明の第１の実施形態に係る半導体集積回路装置のブロック図。 この発明の第１の実施形態に係る半導体集積回路装置の備える半導体メモリ装置のブロック図。 この発明の第１の実施形態に係る半導体集積回路装置の備える書き込み用シーケンサのブロック図。 この発明の第１の実施形態に係る半導体集積回路装置の備える読み出し用シーケンサのブロック図。 この発明の第１の実施形態に係る半導体集積回路装置の、Alternative modeにおけるテスト方法の処理フローを示すフローチャート。 この発明の第１の実施形態に係る半導体集積回路装置の、Alternative modeにおけるテスト時の、各種信号のタイミングチャート。 この発明の第１の実施形態に係る半導体集積回路装置の、Successive modeにおけるテスト方法の処理フローを示すフローチャート。 この発明の第１の実施形態に係る半導体集積回路装置の、Successive modeにおけるテスト時の、各種信号のタイミングチャート。 この発明の第２の実施形態に係る半導体集積回路装置のブロック図。 この発明の第３の実施形態に係る半導体集積回路装置のブロック図。 この発明の第３の実施形態に係る半導体集積回路装置の備える画像処理プロセッサの内部構成をより詳細に示すブロック図。 図１１に示す画像処理プロセッサの備えるコントローラのブロック図。 図１２に示すコントローラの備える専用回路のブロック図。 この発明の第１乃至第３の実施形態に係る半導体集積回路装置が備える書き込み用、読み出し用シーケンサ内のパターン発生回路の一構成例を示す回路図。 この発明の第１乃至第３の実施形態の変形例に係る半導体集積回路装置の、Alternative modeにおけるテスト方法の処理フローを示すフローチャート。 この発明の第１乃至第３の実施形態の変形例に係る半導体集積回路装置の、Successive modeにおけるテスト方法の処理フローを示すフローチャート。

符号の説明

１０…ＬＳＩ、２０…半導体メモリ、３０…データラッチ、４０、４１…クロック生成器、５０、１５０〜１５２…ＢＩＳＴ回路、５１…書き込み用シーケンサ回路、５２…読み出し用シーケンサ回路、５３…データ圧縮／比較回路、５４…フェイル信号出力回路、５５…シーケンサ制御回路、５６…ＯＲ回路、５７−１〜５７−８…フリップフロップ、６０…制御回路、６１…パターン発生回路、６２…アドレス発生回路、７０…読み出し用アドレス信号スクランブル回路、７１…書き込み用アドレス信号スクランブル回路、１００…プロセッサシステム、１１０…ホストプロセッサ、１１１…メインプロセッサ、１１２…信号処理部、１１３〜１１５、１２２、１２３…Ｉ／Ｏ部、１２０…画像処理プロセッサ、１２１…コントローラ、１２４…演算処理部、１２６…ピクセル変換部、１２７…演算ユニット、１２８…プロセッサ・クラスタ、１２９、１３６…メモリ、１３０…メインメモリ、１３１…ＤＭＡコントローラ、１３２…専用回路、１３３…制御用プロセッサ、１３４…タイマ、１３５…割り込み部、１３７…ローカルネットワーク、１４０…Ｉ／Ｏプロセッサ、１４１…制御プロセッサＩ／Ｏ部、１４２…ＤＭＡ用レジスタ、１４３…ＤＭＡ発行部、１４４…同期用レジスタ、１４５…同期レジスタ制御部、１６０…Ｄ−Ｆ／Ｆ、１６１−１〜１６１−３…ＯＲ回路、１７０…共通バス

Claims (4)

1. データを記憶する半導体メモリ装置と、
   第１動作モードと第２動作モードとの２つの動作モードで動作可能とされ、前記半導体メモリ装置へのデータの書き込みを制御する第１シーケンサ回路と、
   前記第１動作モードと前記第２動作モードとの２つの動作モードで動作可能とされ、前記半導体メモリ装置からのデータの読み出しを制御する第２シーケンサ回路と、
   前記第１シーケンサ回路及び前記第２シーケンサ回路を、前記第１動作モードと前記第２動作モードとのいずれかの動作モードで動作するよう制御するシーケンサ制御回路と
   を具備し、前記第１動作モードにおいて、前記第１、第２シーケンサ回路は、互いに非同期の第１、第２クロック信号にそれぞれ応答して、前記半導体メモリ装置への前記データの書き込み及び前記半導体メモリ装置からの前記データの読み出しをそれぞれ行い、
   前記第２動作モードにおいて、前記第１、第２シーケンサ回路は、互いに同期した第１、第２クロック信号にそれぞれ応答して、前記半導体メモリ装置への前記データの書き込み及び前記半導体メモリ装置からの前記データの読み出しをそれぞれ行い、
   前記第１、第２シーケンサ回路は、前記第１動作モードにおいては前記データの書き込みと読み出しとを交互に行い、前記第２動作モードにおいては前記データの書き込みと読み出しとを並行して行い、
   前記第２動作モードにおいて前記第２シーケンサ回路は、前記第１シーケンサ回路が書き込み動作を開始してから、少なくとも前記第１、第２クロック信号の２サイクル経過後に前記第２シーケンサ回路が読み出し動作を開始することを特徴とする半導体集積回路装置。
2. 前記第１動作モードにおいて、前記第１シーケンサ回路は、前記半導体メモリ装置へのデータの書き込みが終了後、第１終了信号を前記第２シーケンサ回路に送出し、
   前記第２シーケンサ回路は、前記第１終了信号に応答して、前記半導体メモリ装置からのデータの読み出しを開始し、該データの読み出しが終了後、第２終了信号を前記第１シーケンサ回路に送出し、
   前記第１シーケンサ回路は、前記第２終了信号に応答して、前記半導体メモリ装置へのデータの書き込みを開始する
   ことを特徴とする請求項１記載の半導体集積回路装置。
3. 前記第１、第２シーケンサ回路はそれぞれ、アドレス信号を発生するアドレス信号発生回路と、
   データパターンを発生するデータパターン発生回路と、
   データの書き込み終了を示す第１終了信号または読み出し終了を示す第２終了信号を発生する制御回路と
   を含み、前記第１シーケンサ回路は、該第１シーケンサ回路の前記アドレス信号発生回路が発生した前記アドレス信号に対応する、前記半導体メモリ装置におけるメモリセルに、該第１シーケンサ回路の前記データパターン発生回路が発生した前記データパターンを書き込み、
   前記第２シーケンサ回路は、該第２シーケンサ回路の前記アドレス信号発生回路が発生した前記アドレス信号に対応する、前記半導体メモリ装置から、データを読み出す
   ことを特徴とする請求項２記載の半導体集積回路装置。
4. 前記第２シーケンサ回路が前記半導体メモリ装置から読み出したデータと、前記第２シーケンサ回路が備える前記データパターン発生回路が発生するデータパターンとを比較する比較回路を更に備える
   ことを特徴とする請求項３記載の半導体集積回路装置。

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