TWI289348B - Semiconductor integrate circuit device with read sequencer circuit and write sequencer circuit - Google Patents

Description

1289348 玖、發明說明： 【發明所屬之技術領域】 本發明是關於一種半導體積體電路裝置，例如是半導 體記憶體的測試手法。 【先前技術】 伴隨著 LSI(Large Scale Integrated circuit)的大型化， 其開發或製造的測試變得困難。因此，LSI的測試技術， 其重要性逐漸的增大。 以往，在LSI的機能測試中，由LSI的輸入端子輸入 測試型樣（pattern)，藉由判斷從輸出端子的輸出結果是否 與期望型樣一致，以檢測出電路的故障。而且，隨著LSI 之構成的複雜化，係進行測試簡易化設計（Design For Testability)。於測試簡易化設計中，例如是組裝入内建自 測試電路（Built In Self Test:BIST)的方法而廣為所知。例 如是如同 Benoit Nadeau-Dostie 著「DESIGN FOR AT-SPRRD TEST，DIAGNOSIS AND MEASUREMENT」， KLUWER ACADEMIC PUBLISHER，2000 年，Chapter 2， p.35-37所記載。 但是，伴隨著近年來LSI的大型化與動作頻率的上升， 藉由以往的測試手法不易保證LSI的動作。例如是LSI的 構成變得非常的複雜化，測試型樣亦增大，使得測試需要 相當大的成本與時間。再者，即使採用組裝入BIST電路 的方式，由於LSI的動作會變得複雜化，還是會使得測試 成本增大，且測試時間變長。 13534pif.doc 6 1289348 【發明内容】 本發明的目的是提供一種能夠簡略化測試方法的半導 體積體電路。 本發明之一實施例的半導體積體電路，具備有··記憶 資^的半導體記憶體裝置、控制對前述半導體記憶體裝置 的資料寫人的帛！循序電路以及控制從前述半導體記憶體 裝置的資料讀取的第2循序電路。 【實施方式】 對於依本發明之第1實施例的半導體積體電路，使 用圖1作說明。圖1所緣示為記憶體混載型的半導體積體 電路（LSI)之内部構成的方塊圖。 如圖所不，LSI10具備半導體記憶體2〇、資料閂鎖器 3〇、時鐘產生器40以及BIST電路5〇。半導體記憶體2〇 例如疋 DRAM(Dynamic Random Access Memory)、 SRAM(Static RAM)、快閃記憶體等，以保持由外部輸入的 貢料。資料閂鎖器30係在由半導體記憶體2〇讀取資料時， 暫時的閂鎖所讀取的資料。時鐘產生器4〇用以產生對半 導體記憶體20的資料的寫入動作時所使用的時鐘信號 WCLK。時鐘產生器41用以產生對半導體記憶體2〇的資 料讀取動作時所使用的時鐘信號rCLK。bist電路50係 為了半導體記憶體20的測試而設置，僅於半導體記憶體2〇 的測試時動作。因此，在LSI10通常動作時不動作。 其认’對於BIST電路50的構成說明如下。BIST電 路50具備寫入用循序電路51、讀取用循序電路52、資料 13534pif.doc 7 1289348 壓縮/比較電路53、失敗信號輸出電路54、循序電路控制 電路55與或電路56。 循序電路控制電路55係用以控制寫入用循序電路51 與讀取用循序電路52。亦即是，循序電路控制電路55藉 由重置信號RESET、模式信號MODE、開始信號START， 控制循序電路51、52的動作模式、動作時序等。更具體 的控制方法如後述。 寫入用循序電路51在半導體記憶體20的測試時，控 制對半導體記憶體20的資料寫入動作。更具體而言，在 寫入測試時，生成對半導體記憶20的寫入型樣資料 W—DATA、寫入用位址信號W—ADDR以及寫入命令信號 (Write enable signal)WE，並供給半導體記憶體20。 讀取用循序電路52在半導體記憶體20的測試時，控 制對半導體記憶體20的資料讀取動作。更具體而言，在 讀取測試時，生成作為從半導體記憶20讀出期望值的讀 取型樣資料R_DΑΤΑ、讀出用位址信號R_ADDR以及讀出 命令信號（Read enable signal)RE，並供給半導體記憶體20。 上述循序電路51、52，個別具有選擇模式（Alternative mode)以及連續模式（Successive mode)兩個動作模式。選擇 模式係為時鐘信號WCLK、RCLK在非同步狀態的測試， 連續模式係為時鐘信號WCLK、RCLK在同步狀態的測試。 在選擇模式係交互進行對記憶體陣列的寫入以及讀取。然 後，寫入用循序電路51的寫入動作結束的話，送出結束 信號W_END至讀取用循序電路52。讀取用循序電路52 13534pif.doc 8 1289348 係應答結束信號W_END而開始讀取動作。然後讀取用循 序電路52的讀取動作結束的話，送出結束信號r_END至 寫入用循序電路5 1。繼續，寫入用循序電路5 1係應答結 束#號R—END而開始寫入動作。關於選擇模式以及連續 板式的測試方法，在後面會進行詳細說明。 為料壓縮/比較電路53，係用以比較資料閂鎖電路30 所項出的資料與讀取用循序電路52所生成的型樣資料 R-DATA，並壓縮此比較結果。例如是比較64位元或ι28 位儿的位元長的讀取資料以及型樣資料R_DATA，並將此 比較結果壓縮成數位元長的1個信號。 失敗信號輸出電路54係應答讀取用循序電路52輸出 的項取命令信號RE而動作。然後，因應資料壓縮/比較電 路53的結果，輸出失敗信號FAIL。亦即是，當讀取用循 序電路52所生成的型樣資料R—DATA與讀取資料不一致 的場合，輸出失敗信號FAIL。 或（〇R)電路56進行開始信號START與結束信號 R—DATA的或計算。然後將計算結果送出至寫人用循序電 路51。 圖所、，.曰示為圖1的半導體記憶體20的方塊圖。如 圖所示，半導體記憶體20為2琿型的記憶體裝置。2璋型 記憶體個別具有2個時鐘端子、資料端子、位址端子、命 令端子。t 2個時鐘端子係個別輸人寫人用時鐘WCLK以 及讀取用時鐘RCLK。》2個資 資料W—DATA，另一個係私山Μ _ 你铷入冩入 “輸出碩取資料。於2個位址端子 13534pif.doc 9 1289348 輸入寫入用位址信號w—addr以及讀取用位址信 tpDDR。於2個命令端子係個別輸人寫人命令信號胸 乂及項取命令信號RE。 亦即是，於2埠型記憶體中，寫入所必須的輸出入端 子以及讀取所必須輸出入端子係分別的設置。因此，在限 7存取不同位址之中，能_時並行的進行寫人動作與 續出動作。此點，纟1埠型記憶體的場合，輸出入端子係 /、：寫入與項取。因此，無法同進行寫入動作與讀取動 作，在某段特定時間僅能進行其中一種動作。 圖3所繪不為圖丨的寫入用循序器51的内部構成的 方塊圖。如圖所示，寫人用循序電路51具備控制電路6〇、 型樣產生電路61以及位址產生電路62。 控制電路60應答外部輸入的重置信號RESET、模式 信號MODE以及開始信號START與結束信號並動作，並 且控制型樣產生電路61以及位址產生電路62。而且，寫 入動作結束後，輸出表示此含意的結束信號w—end。型 樣產生電路61係產生寫入所需的型樣資料w DATA。位 址產生電路62係產生應將寫入資料寫入的記憶胞的位址 信號W ADDR。 圖4所繪示為圖丨的讀取用循序電路52的内部構成 的方塊圖。如圖所示，讀取用循序電路52具備控制電路 60、型樣產生電路61以及位址產生電路62。 控制電路60應答外部輸入的重置信號RESET、模式 信號MODE以及開始信號START與結束信號並動作，並 13534pif.doc 10 1289348 且控制型樣產生電路61以及位址產生電路62。而且，讀 取動作結束後，輸出表示此含意的結束信號r—end。型 樣產生電路61係產生作為從半導體記憶體2〇輸出的讀取 期待值的型樣資料R—DATA。型樣資料r—data與寫入用 循序電路51的型樣產生電路61所產生的寫人用型樣資料 W—DATA為相同型樣。位址產生電路62係產生應讀取資 料的記憶胞的位址信號R—ADDR。位址資料r—addr亦 與位址信號W—ADDR相等。

其次，说明具備上述構成的半導體記憶體的測試 方法。半導體記，隨2〇❹m，係藉由在半導體記憶體加 的記憶胞内寫人資料後，冑出此些，並判定讀取資料是否 與寫入資料-致以進行。在不—致的場合判斷為不佳=記 憶體。測試方法如±所述具錢擇模式與連續 對各模式進行說明。 〈選擇模式（Alternative mode)〉

選擇模式是在_寫人動作的寫人㈣鐘錢w 與控制讀取動作的讀取科鐘㈣RCLK為相步狀 進打測試賴^。如前所述，在選擇料 = 與讀取。 逆仃冩入 ^ =1 會示為選擇模式的測試方法的流程圖。圖㈠ 、'’曰不為k擇模式的測試時之各種信號的 亦圖示寫人用循序電路51以及讀取賴序電路5圖6中 狀態。 吩W的動< 首先’選擇模式中’時鐘產生器40、41，係個別的, 13534pif.doc 11 1289348 H才為非同步的寫入用時鐘信$WCLKj^及讀取用時鐘 =RCLK。時鐘信號WCLK係供給半導體記憶體加以 :入用#序電路51，時鐘信號rclk係供給半導體記憶 體20以及讀取用循序電路52。 在測試開始時，首先，循序控制電路55，將重置信號 RES打供給寫人用循序電路51、讀取⑽序電路52以及 、-U輸出電路54(圖6的時刻t〇)。藉由重置信號处沾丁 的輸入’重置寫人職序祕51、讀取賴序電路以 及失敗信號輸出電路54(步驟S10)。亦即是，於循序電路 51 52中，利用控制電路60，初始化型樣產生電路61以 及位址產生電％ 62，失敗信號輸出電路54的輸出亦初始 化0 “其次循序電路控制電路55將表示選擇模式的含意的 模式信號MODE，供給寫入用循序電路μ以及讀取用循 序電路52。依照上述，循序電路Μ、Μ中的測試動作的 準備結束。 然後，開始測試。首先，循序控制電路55係將開始 信號START供給寫入用循序電路51(步驟su、時刻⑴。 於是，寫入用循序電路51藉由輸入開始信號START，與 時鐘信號WCLK同步並開始寫入動作（時刻t2)。如下所述 進行寫入動作。首先，依循寫入用循序電路51的控制電 路60的命令，型樣產生電路61生成寫入型樣資料 W—DATA，且位址產生電路62生成位址信號w—ADDR(步 驟Si2)。型樣資料W一DATA例如是全部的記憶胞中寫入i 13534pif.doc 12 1289348 的貝料型樣，或全部的記憶胞中寫入0的資料型樣而且， 棋盤型樣或亂數型樣等，並沒有特別的限定。而且控 路60輸出寫入命令We。 應答上述寫入型樣資料W—DATa、位址信號w_addr 以及寫入命令信號WE，於半導體記憶體2〇的記憶胞陣列 的對應上述位址信號W_ADDR的記憶胞中，寫入上述資 料 W—DATA(步驟 S13)。 對寫入型樣資料W一DATA的記憶胞陣列的寫入結束 的話，寫入用循序電路51的控制電路60輸出結束信號 W—END(步驟S14、時刻t3)。結束信號w—END係供給讀 取用循序電路52。 於是’讀取用循序電路52係藉由輸入結束信號 W—END，與時鐘信號R_CLK同步而開始讀取動作（時刻 t4)。如同下述進行讀取動作。首先，依循讀取用循序電路 52的控制電路60的命令，型樣產生電路61生成期待值型 樣資料R—DATA，且位址產生電路62生成位址信號 R—ADDR(步驟S15)。期待值型樣資料R—DATA係與時刻t2 寫入時的寫入用循序電路生成的寫入型樣資料w data 相同。而且控制電路60輸出讀取命令re。 應答上述位址信號R—ADDR以及讀取命令信號RE， 由半導體記憶體20的記憶胞陣列的對應上述位址信號 R—ADDR的記憶胞，讀取上述資料r—DATA(步驟s 16)。 由記憶胞讀取的讀取資料，經由資料閉鎖器3〇送至 資料壓縮/比較電路53。資料壓縮/比較電路53。比較讀取 13534pif.doc 13 1289348 資料、讀取用循序電路52生成的期待值型樣資料 R—DATA(步驟S17) ’並將比較結果壓縮。其比較結果，輸 入至失敗信號輸出電路54。失敗信號輸出電路54係在讀 取資料與期待值型樣資才斗R_DATA $ 一致的場合(步驟 S1 8)，判斷為當該半導體記體的記憶胞陣列具有故障存 在，並輸出失敗信號FAIL(步驟S19)。在讀取資料與期待 值型樣資# R—DATA -致的場合（步驟川），不輸出失敗 信號FAIL。 、 依上述在全部的型樣資料的寫入結束的場合（步驟 S^O) ’測试結束。在進_步藉由其他型樣資料進行測試的 最口（v驟S20)，5貝取用循序電路52的控制電路⑼輸出 結束信號R—END(步驟S21，時刻⑺。 於疋寫入用循序電路5 i應答結束信號r—E仙，盥 時鐘信號WCLK同步開始寫入動作(時刻⑹。此後如同； S12、S13所說明的進行寫入動作。此處產生的 料型樣W—DATA，即佶命止兑古 、 一使”先刖寫入的資料型樣不同或是相 "........入動作結束的話，寫入用循序電路51的控 =路6〇將結束信號w—END供給讀取用循序電路52(步 嗲λλ/4時刻t7) °於是，讀取用循序電路52應答結束信 號W END，盘時輪/士咕 ^ σ、RCLK同步開始讀取動作與資料 述=叫讀取動作與比較動作如步驟15至19所 〜*、、V 只 TT 以後的處理’沒有的話測試結束。 ^，、有應寫入資料型樣的話，重複步驟S12 13534pif.doc 14 1289348 〈連續模式（Successive mode)> 連續模式是在控制寫入動作的寫入用時鐘作號 :、控制讀取動作的讀取用時鐘信號R : 行測試的模式。於連續模式中巧^狀態中進 寫出的平行進行。式中寫人與❺取，讀取係略遲於 圖7所緣示為連續模式的測試方法的流程圖。圖Μ :不為連_式的測試時之各種信號的時序圖。於圖8中， =不寫人用循序電路51以及讀取用循序電路52的動作 首先，連續換式中，日夺鐘產生器4〇、41，係個別產生 互相為同步的寫人料鐘信號WCLK以及讀取用時鐘信號 RCLK時！里旎WCLK係供給半導體記憶體以及寫 入用循序電路5卜時鐘信號RCLK係供給半導體記憶體20 以及頃取用循序電路52。尚且，時鐘產生器4〇、4ι中的 /、中側動作，且動作狀態的時鐘產生器所產生的時鐘信 號WCLK、RCLK的其中之一，亦可以供給半導體記憶體 20以及寫入用循序電路51與讀取用循序電路52兩者。 在測試開始時’與選擇模式相同的，藉由循序控制電 路55輸出的重置^號reset，將循序電路5 1、52以及失 敗信號初始化（步驟S1 〇、時刻t〇)。 其次循序電路控制電路55將表示連續模式的含意的 稹式“唬MODE，供給寫入用循序電路5丨以及讀取用循 序電路52。依照上述，循序電路5丨、52中的測試動作的 準備結束。 13534pif.doc 15 1289348 然後，開始測試。首先，循序控制電路55係將開始 化唬START供給寫入用循序電路51(步驟su、時刻u)。 於是，寫入用循序電路51藉由輸入開始信號START，與 時釦#唬WCLK同步並開始寫入動作（步驟s 3〇、時刻t2)。 寫入動作依照在選擇模式所說明的步驟進行。尚且，開始 #唬與選擇模式不同，在測試期間固定在“H，，準位。 而且，寫入用循序電路51在從開始寫入動作一定的 時釦循％後（於圖8的例子是2循環後··此循環數此後稱 為延遲時間），讀取用循序電路52與時鐘信號rclk同步 並開始讀取動作（步驟S31、時刻t3)。讀取動作如選擇模 式所說明的㈣15、S16進行。尚且，雖然未圖示，開始 信號亦輸入讀取用循序電路52，應答開始信號start， 讀取用循序電路5開始動作。 亦即是，寫入動作與讀取動作是平行進行的。但是， 讀取動作較寫入動作遲僅數時鐘進行。例如是圖8的例子， 1個資料型樣的寫入動作在時刻t2開始、時刻t4結束。 然後，從在時刻t2〜t4寫入的記憶胞的讀取動作，在從Q 遲僅2時鐘的時刻t3開始，於時刻t5結束。因此，在時 刻t3〜，寫人動作與讀取動作係同日夺的進行。然 後，寫入動作與讀取動作係個別獨立的實行。 ” 藉由讀取用循序電路52從記憶胞讀取資料後 壓縮/比較電路53如同選擇模式所說明的進行步驟I? | 處理，比較讀取資料與期待值型樣資料。 ^ 的 ^ n 热後，因廡此士 較結果，失敗信號輸出電路54輸出失敗 " 天敗仏唬fail(步驟 13534pif.doc 16 1289348 S19) 〇 在全部的型樣資料的寫入結束的場合（步驟S2〇)，結 束測試。在進一步依據其他的型樣資料進行測試的場合（步 驟S20)，從之前的寫入動作結束起數時鐘之後（圖8的例 子為1循環），再度返回步驟S3〇進行寫入動作。在再度 進㈣入動作的場合’讀取用循序電路52，亦重複從之前 的讀取動作結束起數時鐘之後（圖8的例子為i循環），步 驟S31以後的處理。尚且，再開始寫入以及讀取之際所設 置數循環的待機（uile)期間，如果沒有必要的話並不需要設 置。 如域述，全部的寫入資料型樣W_DATA係重複寫 入以及讀取。於圖8的例子寫人次數為4次（4種類的資料 型樣）。 全部的資料型樣^7宜χ ^ , 寫入、、、"束的話，循序控制電路55 度進行測試(步驟-)。再度進行的場合，開 再；：複二Γ疋在“H”準位。其結果，寫入用循序電路 再度重複來自步驟〇从本 ^ ^ t ^ 的處理，且讀取用循序電路52亦 重禝來自步驟S31的處 择处釣五μ — 尚且’此時讀取用循序電路52 遲變更為3循環。‘、* 1疋第2次的測试其時間延 度測=全：Π型樣的寫入結束，並判斷不需要再 如上所述，依昭太 …、貫知例的半導體積體電路的話，能 13534pif.doc 17 1289348 關於此點，如下所詳 夠簡略化半導體記憶體的測試方法 述。 依本實施例的構成的話，為了測試混載於Lsn〇上的 半導體記憶體20,設置有BIST電路5。。然後，題電 =50具有用以控制對半導體記憶體2()的寫人動作與讀出 動作的BIST循序電路。

/然後，BIST循序電路具有寫入用循序電路51與讀取 2序電路52。亦即是，寫人動作與讀取動作係藉由個別 循序電路控制。BIST電路5G藉由使用循序電路Η、Μ， 能夠做出寫人用時鐘WCLK與讀取用時鐘rclk的同步 狀，（連績模式）以及#同步的狀態（選擇模式）的兩個動作

於選擇模式中，使用寫入用循序電路51的寫入動/ 與使用讀取用循序電路52的讀取動作係交互進行。然後 兩循序電路5G、5 1在其動作結束後互相通信，-側的;| 序電路進行的動作結束的話，料―側送出結束信號“ f信號的功能係作為另-側的循序電路的開始命令，幻 答此結束唬，另—侧的循序電路係開始動作。 而且於連、，模式中，使用寫人用循序電路^的寫^ 動作”使用⑶取用循序電路52的讀取動作係獨立且^ 的進行。 如上所述，藉由使用2個循序電路51、52，能夠進今 t個模式的半導體記憶體2G的動作試驗。然後，動作試馬 藉由循序電路51、52控制，位址信號及資料型樣係藉g 13534pif.doc 18 1289348

成夠縮短測試型樣， 再者，上诫官 入田β 。因此，不需要由外部輸入此些信 ，同時縮短測試時間。 ^ ，上述寫入用循序電路51與讀取用循序電路52 土上^使用相同的構成。因此，bist電路π的設計 “的谷易’在能夠縮短LSI的製造時間的同時，能夠降 低製造成本。 另其次，對於依照本發明的第2實施例的半導體積體電 路破置’係使用圖9說明。g| 9所繪示為記憶體混載型的 的内。卩構成的方塊圖。本實施例係在上述第1實施例 的LSI中，為了更加提高LSI的動作可靠度的構成。 如同圖示，依照本實施例的LSI11〇，於上述第丨實施 例之使用圖1說明的構成中，更具有寫入用位址信號拌碼 電路70以及頃取用位址信號掉碼電路71。而且bist電 路50更具有正反器57-1〜57-8。 寫入用位址js號掉碼電路7 0以及讀取用位址信號摔 碼電路71，係用以個別使寫入用位址信號w一ADDR以及 讀取用位址信號R-ADDR與半導體記憶體2〇内的記憶胞 的陣列一致而設置。位址信號W—ADDR、R一ADDR，例如 是生成位址是連續的複數的位址信號。另一方面，於半導 體記憶體20的記憶胞陣列中，並不限定於依照順序分配。 於此場合，將位址信號W-ADDR、R—ADDR與記憶胞的 位址附上相互關連的係為位址信號拌碼電路70、71。 正反器57-1、57-2係直列的設置在寫入用循序電路5 i 輸出的結束信號W一END傳送至讀取用循序電路52的信 13534pif.doc 19 1289348 號線上。而且正反器57-3、57-4係直列的設置在讀取用循 序電路52輸出的結束信號R一END傳送至寫入用循序電路 51的信號線上。正反器57_5、57_6係直列的設置在讀取 用循序電路52輸出的命令信號RE傳送至失敗信號輸出電 路54的信號線上。正反器57_7、57-8係直列的設置在讀 取用循序電路52輸出的讀取用資料型樣R-DΑΤΑ傳送至 資料壓縮/比較電路53的信號線上。上述正反器57_丨〜57_ 8 ’例如是D-F/F，只要具有使信號延遲的功能便足夠。因 此’只要是能夠使與時鐘同步的信號延遲的話，並不限定 於 F/F 〇 依本實施例的半導體積體電路裝置的話，除了上述第 1實施例所說明的效果之外，能夠提昇測試時的動作可靠 度。首先，藉由設置位址信號拌碼電路7〇、7丨，能夠更正 =的進行對指定的位址寫人資料，以及由指定的位址讀取 貝料。而且’藉由設置正反電路，能夠更正確 的進行資料的寫人動作、讀取動作、比較動作以及失敗信 破輸出動作。例如是在選擇模式中，寫人信號W_END經 Μ正反H 57_1、57·2供給讀取用循序電路52。亦即 ^，結束信號w_麵在寫入用循序電路51輸出結束信 ，W_END起數時鐘循環後，料讀取用循序電路μ。進 =㈣’讀取闕序電路52^人動作結束後，在確 =、、！過，時鐘循環後開始動作。結束信號r—麵亦相 實的寫人㈣序電⑬51在讀取動作結束後，確 貫的經過數時鐘循環後開始動作。如同上述的動作時序進 13534pif.doc 20 1289348 =的ι於選擇模式中’使寫人動作與讀取動作完全不會 在同一瞬間同時動作的控制循序電路51、52。 資料壓縮/比較電路53亦相同。期待值型樣資料 —data，在循序電路52的動作開始起數時鐘循環後，到 達資料壓縮/比較電路53。此處，藉由正反器57_7、57_8, 使期待值型樣資料R—DATA延遲輸出。失敗信號輸出電路 亦相同靖取命令信號RE，係在讀取用循序電路52動作 ，始起數時鐘循環後，供給失敗信號輸出電路54。此處， 藉由正反器57-5、57-6，使讀取命令信冑RE延遲輸出。 因此，在頊取動作確實開始後，進行資料的比較與失敗信 遽的輸出。 八人對於依照本發明的第3實施例的半導體積體電 路裝置，係使用圖1 〇說明。本實施例係將上述第丨實施 例以及第2實施例所說明的BIST電路應用於處理器系統。 圖1〇所繪示為利用DMA(Direct Memory Access)進行資料 轉送的處理器系統的方塊圖。 如圖所示，處理器系統1〇〇具備主機處理器（h〇st pf〇cessor)ll〇、影像處理處理器12〇、主記憶體13〇以及ι/〇 處理器140。 主機處理器110具有主（main)處理器U1、多個信號 處理部（DSP ·· Digital Signal Processor)〗12、主掌與外部的 輸出入的I/O部113、114、115。I/O部113主掌對主記憶 體130的輸出入。][/〇部114主掌對影像處理處理器12〇 的輸出入。I/O部115主掌對I/O處理器HO的輸出入。 13534pif.doc 21 1289348 影像處理處理器120具有控制器121、1/0部122、ία 與運算處理部124。I/O部122係進行與主機處理器j i 〇 的資料交換。I/O部122係主掌PCI等的各種泛用匯流排、 視頻、聲頻等的輸出入。運算處理部124進行影像處理的 運算。 運真處理部124，具有晝素變換部126以及運算單元 (DSP) 127 °畫素變換部係將多邊形的頂點資訊變換為晝素 二貝料。運算單元127進行畫素資料的處理。 I/O處理器140係進行與其連接之泛用匯流排以外、 HDD或DVD(Digital Versatile Disc)驅動器等的周邊機器 以及網路的控制。 圖11所繪示為圖10的影像處理處理器120的内部構 成的更詳細的方塊圖。如圖所示，個別的多個運算單元127 係具備有處理器串128、記憶體129以及BIST電路i5Q。 處理器串128包含多個處理器P。然後個別的處理器P， 除了個別的進行分別的處理之外，亦能夠將—個處理分擔 到多個處理器P以實行。記憶體129係儲存處理器_ 128 '處理結果。職電路15〇係為如上述第i、第2實施例 斤兒月的BIST電路50 ’被用來測試記憶體129。亦即是 %疰Φ電路150包含資料的寫入用循序電路51以及讀取用 選擇ril2’於測試中’係藉由上述第1實施例所說明的 &擇杈式與連續模式的2個模式以動作。 上述控制态121、畫素變換部126、I/O部122、123 以及_ 129係連接到共用匯流排17〇。尚且，雖然於 13534pif.doc 22 1289348

圖11中省略’在BIST電路15〇係供給寫入用時鐘信號 WCLK以及讀取用時鐘信號RCLK。時鐘信號WCLK、RCLK 亦可以從影像處理處理器120的外部供給，亦可以由影像 處理處理器120本身具備時鐘產生電路。 ’、’ 圖12所繪示為包含於影像處理處理器120中的控制 益121的内部構成之一範例的方塊圖。如圖所示，控制器 121具備多個DMA控制器（DMAC)131、專屬電路η〗、控 制用處理器133、計時器134、中斷部135、記憶體136以 及BIST電路151。 · DMAC131係進行多個運算單元127之間以及多個運 算單το 127與記憶體之間的資料傳送。專屬電路是為了本 系統而σ又置的電路，用以進行DMAC131與運算單元的啟 動控制。然後，控制用處理器133係依照儲存於記憶體136 的程式碼或是來自主機處理！ 11G的指示，控制專屬電路 132。計時器134進行時間管理，因應需要於中斷部135 指示進行中斷。中斷部135接收來自計時器134的信號， 或DMAC131 ’或是運算單元ι27的結束信號，於控制用 籲 ，理器133進行中斷。BIST電路151是上述第i、第2的 貫施例浼明的BIST電路50，用以測試記憶體^6。亦即 疋BIST電路151包含資料的寫入用循序電路5丨、讀取用 循序電路52 ’於測試時，藉由上述第1實施例所說明的選 擇板式與連續模式的2個模式以動作。 上述專用電路132、計時器134、中斷部135以及記 隐體136、係接續於區域網路137。於此區域網路I37，亦 13534pif.doc 23 1289348 經由I/O部122連接主機處理器11〇。尚且，雖然於圖式 中省略，於供給BIST電路151係供給寫入用時鐘信號 WCLK、讀取用時鐘信號RCLK。時鐘信號wclk、rclk 亦可以從影像處理處理器120的外部供給， 處理處理器12〇本身具備時鐘產生電路。亦了由^ 圖13所繪示為具備圖12所示控制器121的專屬電路 132的内部構成的一個範例的示意圖。圖13所繪示為具備 控制器121的專屬電路132的内部構成的一個範例的方塊 圖圖13所示為將專屬電路132作為控制用處理器133 的處理器接續的場合的構成。如圖所示，專用電路132具 有控制處理器I/O部14ι、多個DMA用暫存器142、dma 產生。p 143、夕個同步用暫存器（Sync register)i44、同步暫 存器控制部145與對應每一個DMA用暫存器設置的bist 電路152。 控制處理器I/O部141係進行與控制用處理器133之 間的資料的交換。DMA用暫存n 142係記憶DMACUl 的動作所必要的各種資訊。dma產生部143係進行將簡八 用暫存器142的資訊傳送至DMAC131的處理。由那個dma 用暫存器I42將資訊傳送至那個DMACU1，係藉由控制 ，處理器133，經由控制處理器1/〇部141通知dma產生 P 143。同步用暫存器144係記憶DMAC131或運算單元 的動作狀態。同步暫存器控制部145係控制同步用暫 存器144的更新。BISt電路152係為上述第i、第2實施 例所說明的BISt電路，用以測試DMA用暫存号142。: 13534pif.doc 24 1289348 即是BIST電路152包含杳钮从古 3貝枓的寫入用循序電路51、讀取 用循序電路52，於測試中 貝取 的+ 糟由上述第1實施例所說明 的選擇以與相模式的2個模式以動作。 如上述本實施例所說明的’於上述第i、第2 說明的BIST電路50’亦適用於具備多個半導體記憶體的 LSI 〇 如上所述，依照本發明的第1至第3實施例的半導體 積體電路，具備有“ _ BIST㈣祕錢讀取用的 BIST循序電路。然後’於測試時，兩bist循序電路生成 資料型樣以及位址信號。因此，能夠疑似的實現寫入用時 鐘WCLK與讀取用時鐘RCLK衫的狀態（連續模式）與非 同步狀態（選擇模式）的^個測試模式。因此，資料型樣能 夠縮小，同時能夠縮短測試時間。再者，寫入用bist循 序電路以及讀取用BIST循序電路，基本上能约使用相同 的構成。因此，BIST電路的設計變為非常的容易，在能 夠縮短LSI的製造時間的同時，能夠降低製造成本。而且， 由於在個別的每一個半導體記憶體設置上述BIST電路， 對於例如是數GHz的在高頻率動作的CPU或Dsp，能夠 在實際的動作環境下進行測試。 尚且，於上述弟1、第2實施例中，係舉出2埠型的 丰導體記憶體，特別是一溝（gr〇〇ve) 一溝的具有寫入用以 及讀取用的端子的1R/1W(1 read/1 write)-2埠型半導體記 憶體。但是，亦可以是二溝二溝的具有各個端子的2r/2w_4 埠型半導體記憶體，只要是分別具有寫入用的端子與讀取 13534pif.doc 25 1289348 用的端子之半導體記憶體的 定。 M 並，又有特別的限 始綠取動#於連，拉式中，由寫人動作開始僅遲數時鐘開 ;:型:編必要的時間之内。例如是圖二二 寫入-個型樣資料所必要的二 延遲時間最大為4循環。h 士間A 4循％。因此 讀取動你m主、—"反之，由於必須避免寫入動作與 使2個乍1進行’較佳為使延遲時間為2循環以上，以 使2個循序電路51、52的動作時序不會產生問題。 飞±且上述第1、第2實施例，亦可以將資料閉鎖考 序控^電此协^ 取用循序電路52㈣式信咖，能㈣現命令讀 61的圖具示Λ具備循序電路51、52的型樣產生電路 路61且播古、固扼例的電路圖。如圖所示，形樣產生電 〜ml 、列連接的32個D_F/F16〇以及3個或電路16Μ 第\路16Μ進行第1段的正反器⑽的輸出與 反器160的輸出的或運算。或電路161-2進行 f正反器160的輸出與或電路161-1的輸出的或運 异0或電路161 1、仓 > 杜 ^ ^ 進仃第23段的正反器16〇的輸出與或 輸出的或運算。或電路161-3的輸出成為最 、；丰又（第3 2段）的τ g， _的輸出，係幹入到λ的輸入信號。然後，各正反器 電路6Η系輪出成為χ32+χ22+χ2則的型樣，為假亂數產 13534pif.doc 26 1289348 生電路（Linear Feedback Shift Resister)。 圖15、圖16所繪示為上述第丨至第3實施例之變形 例的半導體積體電路裝置的測試方法的處理流程之流程 圖，個別顯示選擇模式與連續模式。上述實施例係在個別 的寫入型樣的寫入與讀取結束後，因應比較結果輸出失敗 #號。但是如圖15、圖16所示的，亦可以在全部的寫入 型樣進行寫入以及讀取•比較之後，在任意一個型樣寫入 失敗的場合輸出失敗信號。 尚且，本發明並不限定於上述實施例，在實施階段在 不脫離其要旨的範圍内可進行種種的變形。再者，於上述 實施例包含各種階段的發明，藉由所揭示的複數構成要件 的適當組合可以抽出各種的發明。例如是，即使從實施例 所示的全構成要件刪除幾個的構成要件，亦能夠解決發明 内谷中所述之課題，在得到發明内容所述效果的場合，此 構成要件刪除的構成作為發明被抽出。 產業上的利用性 依本發明的話，係得到能夠簡略化測試方法的半導體 積體電路裝置。 【圖式簡單說明】 圖1所繪示為依本發明第1實施例的半導體積體電路 裝置的方塊圖。 圖2所繪示為具備依本發明第1實施例的半導體積體 電路裝置的半導體記憶體裝置的方塊圖。 圖3所綠示為具備依本發明第1實施例的半導體積體 13534pif.doc 27 1289348 電路裝置的寫入用循序器的方塊圖。 示為具備依本發明第1實施例的半導體積體 電路裝置的讀取用猶序器的方塊圖。 裝置：：：為依本發明第1實施例的半導體積體電路 的流程ί。、，（Ahe刪1 Ve m°de)的測試方法之處理流程 裝置二：：：為依本發明$ 1實施例的半導體積體電路 序圖Λ 、式（Alternative mode)測試時之各種信號的時 裝置^為依本發明帛1實施例的半導體積體電路 ㈣程圖 slvemode)的測試方法之處理流程 ^ I (Itctl! Ill ^Μ1 ^ ^ 圖。 ode)測试時之各種信號的時序 裝置：：示為依本發明第2實施例的半導_電路 路二：為依本發明第3實施例的半一 的半所、曰不為更评細表示具備依本發明第3實施例 ^:體積體電路裝置的影像處理用處理器之内部構成的 圖丨2所繪示為具備圖u 控制器的方塊圖。 所不之-像處理用處理器的 13534pif.doc 28 1289348 圖13所緣不為具備w 12所示之控制器之專用電路的 乃塊圖。 翼縣圖Μ所緣不為具備依本發明帛1至帛3實施例的半 败積體電路裝置的寫人用、讀取用循序器内之型樣產生 的方塊圖的一構成實施例的電路圖。 =15所繪示為依本發明第丨至第3實施例之變形例 气半V體積體電路裝置的選擇模式（Aitanative m〇de)的測 、、圖16所繪示為依本發明第丨至第3實施例之變形例 的半導體積體電路裝置的連續模式（Successive m〇de)的測 喊方法之處理流程的流程圖。 【圖式標示說明】

10 : LSI 20 :半導體記憶體 30 :資料閂鎖器 40、41 :時鐘產生器 50 : BIST 電路 51 :寫入用循序電路 52 :讀取用循序電路 53 :資料壓縮/比較電路 54 :失敗信號輸出電路 55 :循序電路控制電路 56、161-1 〜161-3 :或電路 57-1 〜57-8、160:正反器 13534pif.doc 29 1289348 60 :型樣產生電路 70:寫入用位址信號拌碼電路 71 :讀取用位址信號拌碼電路 100 :處理器系統 110 :主機處理器 111 :主（main)處理器 112 :信號處理部（DSP : Digital Signal Processor) 113、 114 、 115 、 122 、 123 : I/O 部 120 ： 影像處理處理器 121 ： 控制器 124 ： 運算處理部 126 ： 畫素變換部 127 ： 運算單元 128 ： 處理器串 129、 136 :記憶體 130 ： 主記憶體 131 ： DMA 控制器（DMAC)131 132 ： 專屬電路 133 ： 控制用處理器 134 ： 計時器 135 ： 中斷部 140 ： I/O處理器 141 ： 控制處理器I/O部 142 ： DMA用暫存器 13534pif.doc 30 1289348 143 : DMA產生部 144 :同步用暫存器（sync register) 145 :同步暫存器控制部 170 :共用匯流排 31 13534pif.doc

Claims (1)

1289348 拾、申請專利範圍： i一種半導體積體電路裝置，包括： 半導體記憶體裝置，用以記憶資料； "循序電路’控制對前述半導體記憶體裝置 的冩入；以及 的讀I。循序電路，控制從前述半導體記憶體裝置的資料 W專利範圍帛1項所述的半導體積體電路裝 第1動作Μ4 ^序電路、刚述第2循序電路個別具有 弟1動作杈式、$ 2動作模式， 2 % 第動作核式中，前述第1循序電路、前述第 2循序電路係個別的膺芨 第2時鐘信號而動作為非同步的第1時鐘信號、 2 第2動作模式中’前述第1循序電路、前述第 2循序電路係個別的靡欠 2時鐘信號而動作。—為同步的第1時鐘信號、第 專利範圍第2項所述的半導體積體電路裝 丰導許力1動作模式中’前述第1循序電路在對前述 丰導體記憶體裝置的資料的耷入έ士击1 送出至第2循序= 結束後，將第1結束信號 述丰2第二盾序電路應答前述第1結束信號，開始從前 記憶體裝置的資料的讀取，在該資料的讀取結束 後m結束信號送出至第i循序電路， 前述第1循序電路應答前述第2結束信號，開始對前 13534pif.doc 32 1289348 述半導體記憶體裝置的資料的寫入 4.如申請專利範圍第3 置，其中前述第1循序電路 有： 項所述的半導體積體電路裝 前述第2循序電路個別具備 位址信號產生電路，用以產生位址信號； 資料型樣產生電路’用以產生資料型樣；以及 控制電路，用以產生表示資料的寫入結束的第1結束 信號或是表示資料的讀取結束的第2結束信號， 第1循序電路係對應該第i循序電路的前述位址產生 電路所產生㈣述位址錢，於前料導體記憶體裝置的 記憶胞中’寫人該帛i循序電路的前述資料型樣產生電路 產生的前述資料型樣， 第2循序電路係對應該第2循序電路的前述位址產生 電路產生的前述位址信號，由前述半導體記憶體裝置讀取 資料。 5.如申請專利範圍第4項所述的半導體積體電路裝 置，其中更具有： 比車乂電路，用R比較前述帛2々盾序電路由前述半導體 記憶體裝置讀取的資料以及前述第2循序電路具備的前述 資料型樣產生電路產生的資料型樣。 6·如申請專利範圍第4項所述的半導體積體電路裝 置，其中前述第2循序電路具備的前述位址信號產生電路， 生成與前述第1循序電路具備的前述位址信號產生電路相 同的位址信號， 13534pif.doc 33 1289348 則述第2循序電路具備的前述資料型樣產生電路，生 成與刖述第1循序電路具備的前述資料型樣產生電路相同 的資料型樣。 7·如申請專利範圍帛4項所述的半導體積體電路裝 置，其中前述資料型樣產生電路為假a數產生電路。 8. 士申明專利範圍第2項所述的半導體積體電路裝 置，其中於第2動作模式中，開始前述第1循序電路的寫 入動作之後，在—㈣狀後，開始前述第2循序電路的 讀取動作。 9. 如申請專利範圍第8項所述的半導體積體電路裝 置’其中於第2動作模式中’前述第2循序電路係在前述 第1循序電路進行寫入的期間’開始讀取動作。 10. 如申明專利範圍第丨項所述的半導體積體電路裝 置’其中個別的輸人第i時鐘信號、帛2時鐘信號的時鐘 信號輸入端子，用於資料的輸出入的資料信號用端子，輸 入位址信號的位址信號輸人端子，至少為讀取用與寫 所分別具有。 如申請專利範圍第丨項或是第2項所述的半導 體電路裝置’其中更包括用以控制前述第i循序電路、前 述第2循序電路的循序控制器。 12.如申請專利範圍第1項或是第2項所述的半導體 體電路裝置，其中半導體記憶體裝置是搭載在進行影像處 理的系統大型半導體積體電路上。 13534pif.doc 34