KR100805004B1 - 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치 - Google Patents

조절 가능한 프리앰블 값에 기초하여 데이터 스트로브신호를 발생하는 데이터 스트로브 신호 발생기 및 이를포함하는 반도체 메모리 장치 Download PDF

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Abstract

본 발명은 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기 및 이를 포함하는 반도체 메모리 장치에 관한 것으로, 본 발명에 따른 데이터 스트로브 신호 발생기는 제어부, 펄스 지연부, 클록 발생기, 및 데이터 스트로브 출력부를 포함한다. 제어부는 모드 레지스터 셋 신호, 확장된 모드 레지스터 셋 신호, 및 어드레스 신호들에 응답하여, 카스 레이턴시 신호와 프리앰블 신호를 발생한다. 펄스 지연부는 카스 레이턴시 신호와, 프리앰블 신호에 응답하여, 펄스 신호를 설정된 시간 동안 지연시키고, 지연 펄스 신호를 출력한다. 클록 발생기는 프리앰블 신호와 내부 클록 신호에 응답하여, 제어 클록 신호를 발생한다. 데이터 스트로브 출력부는 지연 펄스 신호와 제어 클록 신호에 응답하여, 데이터 스트로브 신호를 출력한다. 본 발명에 따른 데이터 스트로브 신호 발생기 및 이를 포함하는 반도체 메모리 장치는 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생함으로써, 고속 반도체 메모리 장치의 안정적인 데이터 출력 동작이 보장될 수 있다.
데이터 스트로브 신호, 프리앰블 신호, 카스 레이턴시 신호, 래치부

Description

조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기 및 이를 포함하는 반도체 메모리 장치{Data strobe signal generator for generating data strobe signal based on adjustable preamble value and semiconductor memory device with the same}
도 1은 본 발명의 일 실시예에 따른 데이터 스트로브 신호 발생기의 블록 도이다.
도 2 및 도 3은 도 1에 도시된 제어부의 상세한 블록 도이다.
도 4는 도 3에 도시된 카운터를 상세히 나타내는 도면이다.
도 5는 도 1에 도시된 데이터 스트로브 신호 발생기의 동작과 관련된 신호들의 타이밍 도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록 도이다.
〈도면의 주요 부분에 대한 부호의 설명〉
100 : 데이터 스트로브 신호 발생기 110 : 제어부
120 : 펄스 지연부 130 : 클록 발생기
140 : 데이터 스트로브 출력부
본 발명은 반도체 장치에 관한 것으로서, 특히, 데이터 스트로브 신호 발생기와 이를 포함하는 반도체 메모리 장치에 관한 것이다.
일반적으로, 반도체 메모리 장치의 데이터 입력 회로는 외부 장치로부터 수신되는 데이터 스트로브(strobe) 신호에 동기하여 입력 데이터들을 수신한다. 또, 반도체 메모리 장치의 데이터 출력 회로는 데이터 스트로브 신호에 동기하여, 출력 데이터들을 외부 장치에 출력한다. 데이터 입력 동작시 반도체 메모리 장치는 외부 장치로부터 데이터 스트로브 신호를 수신하지만, 데이터 출력 동작시 반도체 메모리 장치는 데이터의 출력을 위한 데이터 스트로브 신호를 발생한다. 따라서, 반도체 메모리 장치는 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기를 포함한다. 통상적으로 데이터 스트로브 신호의 발생 시점은 반도체 메모리 장치에 미리 설정된 카스 레이턴시(CAS Latency: CL)에 의해 결정된다. 이를 좀 더 상세히 설명하면, 반도체 메모리 장치에 리드 명령이 입력된 시점으로부터 카스 레이턴시에 의해 설정된 시간(즉, 설정된 클록 사이클 수)이 경과 한 후, 데이터 스트로브 신호 발생기가 데이터 스트로브 신호를 발생한다. 결국, 반도체 메모리 장치의 데이터 출력 회로는 리드 명령이 입력된 시점으로부터 카스 레이턴시에 의해 설정된 시간 이 후, 출력 데이터들을 외부 장치에 출력하게 된다. 이때, 데이터 스트로브 신호는 반도체 메모리 장치가 출력 데이터들을 출력하는 시점보다 설정된 시간만큼 앞서서 발생(즉, 토글(toggle))하는 것이 바람직하다. 그 이유는 데이터 스 트로브 신호가 토글하기 시작하는 초기의 구간 동안, 데이터 스트로브 신호의 펄스 폭이 일정하지 않기 때문이다. 이처럼 데이터 스트로브 신호의 펄스 폭이 일정하지 않을 경우, 데이터 출력 회로가 출력 데이터들을 정상적으로 출력할 수 없다. 따라서 데이터 스트로브 신호 발생기는 데이터 스트로브 신호가 안정화되는데 걸리는 시간(즉, 프리앰블(preamble) 시간)만큼 앞서서 데이터 스트로브 신호를 발생한다. 한편, 반도체 메모리 장치의 동작 속도가 점차 고속화됨에 따라, 반도체 메모리 장치의 동작 주파수가 증가하고 있다. 고속 반도체 메모리 장치에서는 내부 클록 신호의 주기가 짧아지기 때문에, 데이터 스트로브 신호가 안정화되는데 걸리는 시간을 보장하는 것이 중요하다. 하지만 종래의 데이터 스트로브 신호 발생기는 고정된 프리앰블 시간에 기초하여 데이터 스트로브 신호를 발생하기 때문에, 데이터 스트로브 신호의 발생 초기에 안정화 시간을 보장하는 것이 어려울 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생함으로써, 고속 반도체 메모리 장치의 안정적인 데이터 출력 동작을 보장할 수 있는 데이터 스트로브 신호 발생기를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생함으로써, 고속 반도체 메모리 장치의 안정적인 데이터 출력 동작을 보장할 수 있는 반도체 메모리 장치를 제공하는 데 있다.
상기한 기술적 과제를 달성하기 위한 본 발명에 따른 데이터 스트로브 신호 발생기는, 제어부, 펄스 지연부, 클록 발생기, 및 데이터 스트로브 출력부를 포함한다. 제어부는 모드 레지스터 셋 신호, 확장된 모드 레지스터 셋 신호, 및 어드레스 신호들에 응답하여, 카스 레이턴시 신호와 프리앰블 신호를 발생한다. 펄스 지연부는 카스 레이턴시 신호와, 프리앰블 신호에 응답하여, 펄스 신호를 설정된 시간 동안 지연시키고, 지연 펄스 신호를 출력한다. 클록 발생기는 프리앰블 신호와 내부 클록 신호에 응답하여, 제어 클록 신호를 발생한다. 데이터 스트로브 출력부는 지연 펄스 신호와 제어 클록 신호에 응답하여, 데이터 스트로브 신호를 출력한다.
상기한 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 장치는, 동기식 반도체 메모리 장치에 있어서, 내부 코아 회로, 적어도 하나의 데이터 출력 회로, 및 데이터 스트로브 신호 발생기를 포함한다. 내부 코아 회로는 메모리 셀 어레이를 포함한다. 적어도 하나의 데이터 출력 회로는 데이터 스트로브 신호에 응답하여, 내부 코아 회로로부터 수신되는 출력 데이터를 적어도 하나의 데이터 입출력 핀을 통하여 외부 장치에 출력한다. 데이터 스트로브 신호 발생기는 모드 레지스터 셋 신호, 확장된 모드 레지스터 셋 신호, 및 어드레스 신호들, 및 내부 클록 신호에 응답하여, 데이터 스트로브 신호를 발생한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도 록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 일 실시예에 따른 데이터 스트로브 신호 발생기의 블록 도이다. 도 1을 참고하면, 데이터 스트로브 신호 발생기(100)는 제어부(110), 펄스(pulse) 지연부(120), 클록 발생기(130), 및 데이터 스트로브 출력부(140)를 포함한다. 상기 제어부(110)는 모드 레지스터 셋(mode register set) 신호(MRS), 확장된(extended) 모드 레지스터 셋 신호(EMRS), 및 어드레스 신호들(FADD, SADD)에 응답하여, 카스 레이턴시(CAS latency) 신호들(CL7∼CL22) 중 하나와 프리앰블 신호들(PRE1∼PRE5) 중 하나를 발생한다. 상기 모드 레지스터 셋 신호(MRS)는 상기 데이터 스트로브 신호 발생기(100)를 포함하는 반도체 메모리 장치(200, 도 6 참고) 내에서, 모드 레지스터 셋 명령이 발생 될 때 인에이블된다. 또, 상기 확장된 모드 레지스터 셋 신호(EMRS)는 상기 반도체 메모리 장치(200) 내에서, 확장된 모드 레지스터 셋 명령이 발생 될 때 인에이블된다. 바람직하게, 상기 반도체 메모리 장치(200)는 상기 모드 레지스터 셋 명령을 발생하는 모드 레지스터(미도시)와, 상기 확장된 모드 레지스터 셋 명령을 발생하는 확장된 모드 레지스터(미도시)를 포함한다. 상기 카스 레이턴시 신호들(CL7∼CL22)은 서로 다른 데이터 출력 시간에 대한 정보들을 각각 포함한다. 상기 데이터 출력 시간은 상기 반도체 메모리 장치(200)에 리드(read) 명령이 입력된 시점으로부터 상기 반도체 메모리 장치(200)가 출력 데이터들을 출력할 때까지 걸리는 시간이다. 예를 들어, 상기 카스 레이턴시 신호들(CL7∼CL22)은 내부 클록 신호(CLK)의 7 내지 22 클록 사이클들을 각각 나타낸다. 즉, 상기 카스 레이턴시 신호(CL7)는 상기 반도체 메모리 장치(200)에 리드 명령이 입력된 시점으로부터 상기 반도체 메모리 장치(200)가 데이터들을 출력할 때까지 걸리는 시간이 6 클록 사이클인 것을 나타낸다. 이 경우, 7번째 클록 사이클의 라이징(또는 폴링) 에지에서, 상기 반도체 메모리 장치(200)가 데이터들을 출력하게 된다.
상기 프리앰블 신호들(PRE1∼PRE5)은 서로 다른 초기 토글(toggle) 시간(즉, 프리앰블 값)에 대한 정보들을 각각 포함한다. 상기 초기 토글 시간은 상기 데이터 스트로브 신호(DQS)가 토글하기 시작하여 안정화되는데 걸리는 시간이다. 예를 들어, 상기 프리앰블 신호들(PRE1∼PRE5)은 상기 내부 클록 신호(CLK)의 1 내지 5 클록 사이클들을 각각 나타낸다. 즉, 상기 프리앰블 신호(PRE1)는 1 클록 사이클을 나타내고, 상기 프리앰블 신호(PRE2)는 2 클록 사이클을 나타낸다. 바람직하게, 상기 데이터 출력 시간(T1, 도 5참고)은 상기 초기 토글 시간(T2)을 포함한다. 여기에서, 상기 데이터 스트로브 신호(DQS)의 초기 토글 시간(T2)이 필요한 이유는, 상기 데이터 스트로브 신호(DQS)가 초기에 토글하기 시작할 때 상기 데이터 스트로브 신호(DQS)의 펄스 폭의 크기가 일정하지 않을 수 있기 때문이다. 상기 펄스 지연부(120)는 상기 카스 레이턴시 신호들(CL7∼CL22) 중 하나와, 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나에 응답하여, 펄스 신호(PLS)를 설정된 시간 동안 지연시키고, 지연 펄스 신호를 출력한다. 바람직하게, 상기 펄스 신호(PLS)는 하이 또는 로우 펄스 신호이다. 상기 클록 발생기(130)는 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나와 내부 클록 신호(CLK)에 응답하여, 제어 클록 신호(CCLK)를 발생한다. 좀 더 상세하게는, 상기 클록 발생기(130)는 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나에 의해 결정되는 클록 사이클(clock cycle) 수에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 예를 들어, 버스트 길이가 8로 설정된 반도체 메모리 장치에 상기 데이터 스트로브 신호 발생기가 포함되는 경우, 상기 클록 발생기(130)는 상기 프리앰블 신호(PRE1)를 수신할 때, 5 클록 사이클에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 또, 예를 들어, 상기 클록 발생기(130)는 상기 프리앰블 신호(PRE2)를 수신할 때, 6 클록 사이클에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다.
한편, 상기 제어부(110)는 상기 모드 레지스터 셋 신호(EMRS)와 어드레스 신호(TADD)에 응답하여 버스트(burst) 길이 신호(BLS)를 더 발생할 수 있다. 이 경우, 상기 클록 발생기(130)는 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나, 상기 버스트 길이 신호(BLS), 및 상기 내부 클록 신호(CLK)에 응답하여, 상기 제어 클록 신호(CCLK)를 발생한다. 좀 더 상세하게는, 상기 클록 발생기(130)는 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나와 상기 버스트 길이 신호(BLS)에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 결과적으로, 상기 제어부(110)가 상기 버스트 길이 신호(BLS)를 발생하지 않는 경우, 상기 클록 발생기(130)는 미리 설정된 버스트 길이에 적합하게, 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나에 응답하여, 상기 제어 클록 신호(CCLK)를 출력한다. 또, 상기 제어부(110)가 상기 버스트 길이 신호(BLS)를 발생 하는 경우, 버스트 길이는 선택적으로 변경될 수 있다. 이 경우, 상기 클록 발생기(130)는 상기 버스트 길이 신호(BLS)와 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 상기 데이터 스트로브 출력부(140)는 상기 지연 펄스 신호(DPLS)와 상기 제어 클록 신호(CCLK)에 응답하여, 데이터 스트로브 신호(DQS)를 출력한다. 바람직하게, 상기 데이터 스트로브 출력부(140)는 상기 지연 펄스 신호(DPLS)의 라이징(rising) 또는 폴링(falling) 에지(edge)에 동기하여, 상기 제어 클록 신호(CCLK)를 상기 데이터 스트로브 신호(DQS)로서 출력한다.
도 2 및 도 3은 도 1에 도시된 제어부의 상세한 블록 도로서, 도 2는 제어부의 일례를 나타내고, 도 3은 제어부의 다른 예를 나타낸다. 먼저, 도 2를 참고하면, 제어부(110)는 제1 내지 제3 래치부들(111∼113), 감산기(114), 제1 디코더(115), 및 제2 디코더(116)를 포함한다. 상기 제1 래치부(111)는 상기 모드 레지스터 셋 신호(MRS)에 응답하여, 상기 어드레스 신호(FADD)를 래치하고, 제1 래치 신호(LAD1)를 출력한다. 상기 어드레스 신호(FADD)는 비트들(FA1∼FA4)을 포함할 수 있다. 이 경우, 상기 제1 래치 신호(LAD1)는 4비트이다. 상기 제2 래치부(112)는 상기 확장된 모드 레지스터 셋 신호(EMRS)에 응답하여, 상기 어드레스 신호(SADD)를 래치하고, 제2 래치 신호(LAD2)를 출력한다. 상기 어드레스 신호(SADD)는 비트들(SA1∼SA3)을 포함할 수 있다. 이 경우, 상기 제2 래치 신호(LAD2)는 3비트이다. 상기 제3 래치부(113)는 상기 모드 레지스터 셋 신호(MRS)에 응답하여, 상기 어드레스 신호(TADD)를 래치하고, 그 래치된 신호를 버스트 길이 신호(BLS)로서 출력한다. 상기 어드레스 신호(TADD)는 비트들(TA1∼TA3)을 포함할 수 있다. 이 경우, 상기 버스트 길이 신호(BLS)는 3비트이다. 상기 버스트 길이 신호(BLS)의 비트 값은 버스트 길이 정보(예를 들어, 버스트 길이 4(BL4) 또는 버스트 길이 8(BL8))를 포함한다. 즉, 상기 버스트 길이 신호(BLS)의 비트 값에 따라 버스트 길이가 결정된다. 예를 들어, 버스트 길이 4와 버스트 길이 8을 지원하는 반도체 메모리 장치인 경우, 상기 버스트 길이 신호(BLS)의 3비트에 의해 표현될 수 있는 9가지 비트 값들 중 두 가지만을 사용하여, 버스트 길이 4와 버스트 길이 8이 각각 표현될 수 있다. 예를 들어, 상기 버스트 길이 신호(BLS)의 비트 값이 '000'일 때, 상기 버스트 길이 신호(BLS)가 버스트 길이 4를 나타낼 수 있다. 또, 상기 버스트 길이 신호(BLS)의 비트 값이 '001'일 때, 상기 버스트 길이 신호(BLS)가 버스트 길이 8을 나타낼 수 있다. 본 실시예에서는 버스트 길이 4 및 8에 대해서만 설명되었지만, 상기 버스트 길이 신호(BLS)의 3비트에 의해 표현될 수 있는 9가지 비트 값들에 의해 다양한 버스트 길이가 설정될 수 있다. 또한, 상기 버스트 길이 신호(BLS)의 비트 수 역시 다양하게 변경될 수 있다.
상기 감산기(114)는 상기 제1 래치 신호(LAD1)의 비트 값으로부터 제2 래치 신호(LAD2)의 비트 값을 감산하고, 그 감산 결과에 따라 감산 신호(SUB)를 출력한다. 예를 들어, 상기 제1 래치 신호(LAD1)의 비트 값이 '1010'이고, 상기 제2 래치 신호(LAD2)의 비트 값이 '001'일 때, 상기 감산기(114)는 상기 감산 신호(SUB)의 비트 값을 '1000'으로 출력한다. 상기 제1 디코더(115)는 상기 감산 신호(SUB)를 디코딩하고, 그 디코딩 결과에 따라 상기 카스 레이턴시 신호들(CL7∼CL22) 중 하 나를 출력한다. 예를 들어, '1000'의 비트 값을 가지는 상기 감산 신호(SUB)를 수신할 때, 상기 제1 디코더(115)는 상기 카스 레이턴시 신호(CL8)를 출력한다. 여기에서, 상기 카스 레이턴시 신호들(CL7∼CL22)은 상기 감산 신호(SUB)의 4비트로 표현될 수 있는 16가지 비트 값들에 각각 대응할 수 있다. 상기 제2 디코더(116)는 상기 제2 래치 신호(LAD2)를 디코딩하고, 그 디코딩 결과에 따라 상기 프리앰블 신호들(PRE1∼PRE5) 중 하나를 출력한다. 예를 들어, '001'의 비트 값을 가지는 상기 제2 래치 신호(LAD2)를 수신할 때, 상기 제2 디코더(116)는 상기 프리앰블 신호(PRE2)를 출력한다. 또, '000'의 비트 값을 가지는 상기 제2 래치 신호(LAD2)를 수신할 때, 상기 제2 디코더(116)는 상기 프리앰블 신호(PRE2)를 출력한다. 여기에서, 상기 프리앰블 신호들(PRE1∼PRE5)은 상기 제2 래치 신호(LAD2)의 3비트로 표현될 수 있는 9가지 비트 값들 중 5가지의 비트 값들에 각각 대응할 수 있다.
다음으로, 도 3을 참고하면, 제어부(110)는 제1 내지 제3 래치부들(111∼113), 카운터(117), 제1 디코더(115), 및 제2 디코더(116)를 포함한다. 상기 제1 내지 제3 래치부들(111∼113)과, 상기 제2 디코더(116)의 구체적인 동작은 도 2를 참고하여 상술한 것과 동일하므로, 이들에 대한 상세한 설명은 생략된다. 상기 카운터(117)는 제1 및 제2 래치 신호들(LAD1, LAD2)에 응답하여 카운팅 동작을 실행하고, 카운팅 신호(CNT)를 출력한다. 상기 제1 디코더(115)는 상기 카운팅 신호(CNT)를 디코딩하고, 그 디코딩 결과에 따라 카스 레이턴시 신호들(CL7∼CL22) 중 하나를 출력한다.
도 4는 도 3에 도시된 카운터를 상세히 나타내는 도면이다. 도 4를 참고하 면, 카운터(117)는 카운팅 제어부(151)와 N(N은 정수)개의 D 플립-플롭들을 포함한다. 도 4에서는 도면의 간략화를 위해 4개의 D 플립-플롭들(152∼155)만이 도시되어 있다. 상기 카운팅 제어부(151)는 제1 래치 신호(LAD1)에 기초하여 카운팅 제어 신호(CTL)를 발생하고, 제2 래치 신호(LAD2)에 기초하여 카운팅 클록 신호(CK)를 발생한다. 상기 D 플립-플롭들(152∼155)은 직렬로 연결되고, 상기 카운팅 클록 신호(CK)에 응답하여, 상기 카운팅 신호(CNT)의 비트들(B1∼B4)을 각각 출력한다. 이를 좀 더 상세히 설명하면, 상기 D 플립-플롭(152)은 상기 카운팅 클록 신호(CK)에 응답하여, 입력 단자(D)를 통하여 상기 카운팅 제어 신호(CTL)를 수신하고, 상기 카운팅 제어 신호(CTL)를 출력 단자(Q)를 통하여 상기 비트(B1)로서 출력한다. 또, 상기 D 플립-플롭(153)은 상기 카운팅 클록 신호(CK)에 응답하여, 입력 단자(D)를 통하여 상기 비트(B1)를 수신하고, 상기 비트(B1)를 출력 단자(Q)를 통하여 상기 비트(B2)로서 출력한다. 상기 D 플립-플롭들(154, 155) 역시 상기 D 플립-플롭(153)과 유사하게, 상기 카운팅 클록 신호(CK)에 응답하여, 상기 비트들(B2, B3)을 각각 수신하고, 상기 비트들(B2, B3)을 상기 비트들(B3, B4)로서 각각 출력한다. 상기 D 플립-플롭들(152∼155)은 리셋 신호(RST)에 응답하여 각각 리셋된다. 바람직하게, 상기 카운터(117)가 발생하는 상기 카운팅 신호(CNT)의 비트 값은 상기 감산기(114)가 발생하는 감산 신호(SUB)의 비트 값과 동일하다. 예를 들어, 상기 제1 래치 신호(LAD1)의 비트 값이 '1010'이고, 상기 제2 래치 신호(LAD2)의 비트 값이 '001'일 때, 상기 카운팅 제어부(151)는 상기 카운팅 제어 신호(CTL)를 로직 하이로 출력하고, 1 클록 사이클의 상기 카운팅 클록 신호(CK)를 발생한다. 그 결과, 상기 D 플립-플롭(152)이 상기 카운팅 클록 신호(CK)의 라이징 에지에 동기하여, 로직 하이의 상기 카운팅 제어 신호(CTL)를 수신하고, 상기 카운팅 제어 신호(CTL)를 상기 비트(B1)로서 출력한다. 결과적으로, 상기 카운팅 신호(CNT)의 비트 값은 '1000'으로 된다.
다음으로, 도 5를 참고하여, 상기 데이터 스트로브 신호 발생기(100)의 동작 과정을 상세히 설명한다. 본 실시예에서는 제어부(110)가 버스트 길이 신호(BLS)를 발생하는 경우, 상기 데이터 스트로브 신호 발생기(100)의 동작 과정을 설명하기로 한다. 먼저, 상기 제어부(110)에 모드 레지스터 셋 신호(MRS)와 어드레스 신호들(FADD, TADD)이 입력된다. 상기 제어부(110)의 제1 래치부(111)는 상기 모드 레지스터 셋 신호(MRS)에 응답하여, 상기 어드레스 신호(FADD)를 래치하고, 제1 래치 신호(LAD1)를 출력한다. 예를 들어, 상기 어드레스 신호(FADD)의 비트 값이 '1010'일 때, 상기 제1 래치부(111)는 '1010'의 비트 값을 가지는 상기 제1 래치 신호(LAD1)를 출력한다. 또, 상기 제어부(110)의 제3 래치부(113)는 상기 모드 레지스터 셋 신호(MRS)에 응답하여, 상기 어드레스 신호(TADD)를 래치하고, 버스트 길이 신호(BLS)를 출력한다. 예를 들어, 상기 어드레스 신호(TADD)의 비트 값이 '001'일 경우, 상기 제3 래치부는 '001'의 비트 값을 가지는 상기 버스트 길이 신호(BLS)를 출력한다. 상기 버스트 길이 신호(BLS)의 비트 값이 '001'일 때, 상기 버스트 길이 신호(BLS)는 버스트 길이 정보(버스트 길이 8(BL8))를 포함한다. 또, 상기 제어부(110)에 확장된 모드 레지스터 셋 신호(EMRS)와 어드레스 신호(SADD)가 입력된다. 상기 제어부(110)의 제2 래치부(112)는 상기 확장된 모드 레지스터 셋 신호(EMRS)에 응답하여, 상기 어드레스 신호(SADD)를 래치하고, 제2 래치 신호(LAD2)를 출력한다. 예를 들어, 상기 어드레스 신호(SADD)의 비트 값이 '001' 일 때, 상기 제2 래치부(112)는 '001'의 비트 값을 가지는 상기 제2 래치 신호(LAD2)를 출력한다.
상기 제어부(110)의 감산기(114)(또는 카운터(117))는 상기 제1 및 제2 래치 신호들(LAD1, LAD2)에 응답하여, 감산 신호(SUB)(또는 카운팅 신호(CNT))를 출력한다. 좀 더 상세하게는, 상기 감산기(114)가 상기 제1 래치 신호(LAD1)의 비트 값으로부터 상기 제2 래치 신호(LAD2)의 비트 값을 감산하고, '1000'의 비트 값을 가지는 감산 신호(SUB)를 출력한다. 상기 제어부(110)의 제1 디코더(115)는 상기 감산 신호(SUB)(또는 카운팅 신호(CNT))를 디코딩하여, 카스 레이턴시 신호들(CL7∼CL22) 중 하나를 출력한다. 상기 감산 신호(SUB)의 비트 값이 '1000'이므로, 상기 제1 디코더(115)는 상기 카스 레이턴시 신호(CL8)를 출력한다. 또, 상기 제어부(110)의 제2 디코더(116)는 상기 제2 래치 신호(LAD2)를 디코딩하고, 프리앰블 신호들(PRE1∼PRE5) 중 하나를 출력한다. 상기 제2 래치 신호(LAD2)의 비트 값이 '001'이므로, 상기 제2 디코더(116)는 상기 프리앰블 신호(PRE2)를 출력한다. 펄스 지연부(120)는 상기 카스 레이턴시 신호(CL8)와 상기 프리앰블 신호(PRE2)에 응답하여, 펄스 신호(PLS)를 설정 시간 동안 지연시키고, 지연 펄스 신호(DPLS)를 출력한다.
클록 발생기(130)는 상기 버스트 길이 신호(BLS)와 상기 프리앰블 신호(PRE2)에 응답하여, 제어 클록 신호(CCLK)를 출력한다. 좀 더 상세하게는, 상기 버스트 길이 신호(BLS)가 버스트 길이 8(BL8)(즉, DDR SDRAM인 경우, 4 클럭 사이클)을 나타내고, 상기 프리앰블 신호(PRE2)가 2 클록 사이클을 나타내므로, 상기 클록 발생기(130)는 6 클록 사이클에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 데이터 스트로브 출력부(140)는 상기 지연 펄스 신호(DPLS)의 라이징 에지(또는 폴링 에지)에 동기하여, 상기 제어 클록 신호(CCLK)를 데이터 스트로브 신호(DQS)로서 출력한다. 결과적으로, 상기 데이터 스트로브 신호 발생기(100)를 포함하는 반도체 메모리 장치가 출력 데이터들을 출력하는 시점(P1)에 앞서서 2 클록 사이클 동안(T2), 상기 데이터 스트로브 신호(DQS)가 미리 토글하여 안정화된다. 한편, 상기 반도체 메모리 장치는 상기 데이터 스트로브 신호(DQS)의 라이징 및 폴링 에지들에 각각 동기하여, 출력 데이터들을 연속적으로 출력한다. 결국, 상기 반도체 메모리 장치는 상기 시점(P1)에서 시점(P2)으로 정의되는 시간(T3) 동안 상기 출력 데이터들을 출력한다.
한편, 상기 제1 디코더(115)가 상기 카스 레이턴시 신호(CL8)를 출력하고, 상기 제2 디코더(116)가 상기 프리앰블 신호(PRE3)를 출력하는 경우, 상기 펄스 지연부(120)는 도 5에서 점선으로 도시된 것과 같이 지연 펄스 신호(DPLS)를 출력한다. 또, 상기 클록 발생기(130)는 7 클록 사이클에 해당하는 상기 내부 클록 신호(CLK)를 상기 제어 클록 신호(CCLK)로서 출력한다. 상기 데이터 스트로브 출력부(140)는 상기 지연 펄스 신호(DPLS)의 라이징 에지(또는 폴링 에지)에 동기하여, 상기 제어 클록 신호(CCLK)를 데이터 스트로브 신호(DQS)로서 출력한다. 결과적으로, 상기 데이터 스트로브 신호 발생기(100)를 포함하는 반도체 메모리 장치가 출 력 데이터들을 출력하는 시점(P1)에 앞서서 3 클록 사이클 동안(T4), 상기 데이터 스트로브 신호(DQS)가 미리 토글하여 안정화된다. 상술한 것과 같이, 상기 데이터 스트로브 신호 발생기(100)는 프리앰블 신호(PRE1∼PRE5 중 하나)에 의해 데이터 스트로브 신호(DQS)의 초기 토글 시간을 선택적으로 조절할 수 있다. 따라서, 감소된 주기를 갖는 내부 클록 신호에 따라 동작하는 고속 반도체 메모리 장치에서, 데이터 스트로브 신호의 초기 안정화 시간이 조절될 수 있다. 예를 들어, 반도체 메모리 장치의 동작 주파수가 증가할 때, 상기 데이터 스트로브 신호 발생기(100)는 데이터 스트로브 신호의 초기 토글 시간을 증가시킬 수 있다. 그 결과, 반도체 메모리 장치가 충분히 안정화된 데이터 스트로브 신호에 동기하여 출력 데이터를 출력하므로, 고속 반도체 메모리 장치의 안정적인 데이터 출력 동작이 보장될 수 있다.
도 6은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 블록 도이다. 도 6을 참고하면, 반도체 메모리 장치(200)는 내부 코아(core) 회로(210), 데이터 출력 회로(220), 데이터 입력 회로(230), 및 데이터 스트로브 신호 발생기(100)를 포함한다. 상기 내부 코아 회로(210)는 메모리 셀 어레이(211)와 그 주변 회로(212)를 포함한다. 상기 데이터 출력 회로(220)는 데이터 스트로브 신호(DQS)에 응답하여, 상기 내부 코아 회로(210)로부터 수신되는 출력 데이터(DOUT)를 데이터 입출력 핀(240)을 통하여 외부 장치(미도시)에 출력한다. 상기 데이터 입력 회로(230)는 데이터 스트로브 신호(EDQS)에 응답하여, 상기 데이터 입출력 핀(240)을 통하여 상기 외부 장치로부터 수신되는 입력 데이터(DIN)를 상기 내부 코아 회로(210)에 출력한다. 상기 데이터 스트로브 신호(EDQS)는 상기 외부 장치에 의해 발생된다. 상기 데이터 스트로브 신호 발생기(100)는 모드 레지스터 셋 신호(MRS), 확장된 모드 레지스터 셋 신호(EMRS), 어드레스 신호들(FADD, SADD, TADD), 및 내부 클록 신호(CLK)에 응답하여, 상기 데이터 스트로브 신호(DQS)를 출력한다. 상기 데이터 스트로브 신호 발생기(100)의 구성 및 구체적인 동작은 도 1 내지 도 5를 참고하여 상술한 것과 동일하므로, 설명의 중복을 피하기 위해 이에 대한 설명은 생략된다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 데이터 스트로브 신호 발생기 및 이를 포함하는 반도체 메모리 장치는 조절 가능한 프리앰블 값에 기초하여 데이터 스트로브 신호를 발생함으로써, 고속 반도체 메모리 장치의 안정적인 데이터 출력 동작이 보장될 수 있다.

Claims (31)

  1. 모드 레지스터 셋 신호, 확장된 모드 레지스터 셋 신호, 및 어드레스 신호들에 응답하여, 카스 레이턴시 신호와 프리앰블 신호를 발생하는 제어부;
    상기 카스 레이턴시 신호와, 상기 프리앰블 신호에 응답하여, 펄스 신호를 설정된 시간 동안 지연시키고, 지연 펄스 신호를 출력하는 펄스 지연부;
    상기 프리앰블 신호와 내부 클록 신호에 응답하여, 제어 클록 신호를 발생하는 클록 발생기; 및
    상기 지연 펄스 신호와 상기 제어 클록 신호에 응답하여, 데이터 스트로브 신호를 출력하는 데이터 스트로브 출력부를 포함하는 데이터 스트로브 신호 발생기.
  2. 제1항에 있어서,
    상기 카스 레이턴시 신호는 데이터 출력 시간에 대한 정보를 포함하고,
    상기 프리앰블 신호는 초기 토글(toggle) 시간에 대한 정보를 포함하고,
    상기 데이터 출력 시간은 상기 데이터 스트로브 신호 발생기를 포함하는 반도체 메모리 장치에 리드(read) 명령이 입력된 시점으로부터 상기 반도체 메모리 장치가 출력 데이터들을 출력할 때까지 걸리는 시간이고, 상기 초기 토글 시간은 상기 데이터 스트로브 신호가 안정화되는데 걸리는 시간이고,
    상기 데이터 출력 시간은 상기 초기 토글 시간을 포함하는 데이터 스트로브 신호 발생기.
  3. 제1항에 있어서,
    상기 어드레스 신호들은 제1 어드레스 신호와 제2 어드레스 신호를 포함하고,
    상기 제어부는,
    상기 모드 레지스터 셋 신호에 응답하여, 상기 제1 어드레스 신호를 래치하고, 제1 래치 신호를 출력하는 제1 래치부;
    상기 확장된 모드 레지스터 셋 신호에 응답하여, 상기 제2 어드레스 신호를 래치하고, 제2 래치 신호를 출력하는 제2 래치부;
    상기 제1 래치 신호의 비트 값으로부터 상기 제2 래치 신호의 비트 값을 감산하고, 그 감산 결과에 따라 감산 신호를 출력하는 감산기;
    상기 감산 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 카스 레이턴시 신호를 출력하는 제1 디코더; 및
    상기 제2 래치 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 프리앰블 신호를 출력하는 제2 디코더를 포함하는 데이터 스트로브 신호 발생기.
  4. 제3항에 있어서,
    상기 어드레스 신호들은 제3 어드레스 신호를 더 포함하고,
    상기 제어부는 상기 모드 레지스터 셋 신호와 상기 제3 어드레스 신호에 응 답하여, 버스트(burst) 길이 신호를 더 발생하는 데이터 스트로브 신호 발생기.
  5. 제4항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호와 상기 버스트 길이 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 데이터 스트로브 신호 발생기.
  6. 제4항에 있어서,
    상기 제어부는 상기 모드 레지스터 셋 신호에 응답하여, 상기 제3 어드레스 신호를 래치하고, 그 래치된 신호를 상기 버스트 길이 신호로서 출력하는 제3 래치부를 더 포함하는 데이터 스트로브 신호 발생기.
  7. 제6항에 있어서,
    상기 모드 레지스터 셋 신호는 모드 레지스터 셋 명령이 발생될 때 인에이블되고, 상기 확장된 모드 레지스터 셋 신호는 확장된 모드 레지스터 셋 명령이 발생될 때 인에이블되고,
    상기 제1 래치부는 상기 모드 레지스터 셋 신호가 인에이블될 때, 상기 제1 어드레스 신호를 래치하고,
    상기 제2 래치부는 상기 확장된 모드 레지스터 셋 신호가 인에이블될 때, 상기 제2 어드레스 신호를 래치하고,
    상기 제3 래치부는 상기 모드 레지스터 셋 신호가 인에이블될 때, 상기 제3 어드레스 신호를 래치하는 데이터 스트로브 신호 발생기.
  8. 제1항에 있어서,
    상기 어드레스 신호들은 제1 어드레스 신호와 제2 어드레스 신호를 포함하고,
    상기 제어부는,
    상기 모드 레지스터 셋 신호에 응답하여, 상기 제1 어드레스 신호를 래치하고, 제1 래치 신호를 출력하는 제1 래치부;
    상기 확장된 모드 레지스터 셋 신호에 응답하여, 상기 제2 어드레스 신호를 래치하고, 제2 래치 신호를 출력하는 제2 래치부;
    상기 제1 및 제2 래치 신호들에 응답하여 카운팅 동작을 실행하고, 카운팅 신호를 출력하는 카운터;
    상기 카운팅 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 카스 레이턴시 신호를 출력하는 제1 디코더; 및
    상기 제2 래치 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 프리앰블 신호를 출력하는 제2 디코더를 포함하는 데이터 스트로브 신호 발생기.
  9. 제8항에 있어서,
    상기 어드레스 신호들은 제3 어드레스 신호를 더 포함하고,
    상기 제어부는 상기 모드 레지스터 셋 신호와 상기 제3 어드레스 신호에 응답하여, 버스트 길이 신호를 더 발생하는 데이터 스트로브 신호 발생기.
  10. 제9항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호와 상기 버스트 길이 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 데이터 스트로브 신호 발생기.
  11. 제9항에 있어서,
    상기 제어부는 상기 모드 레지스터 셋 신호에 응답하여, 상기 제3 어드레스 신호를 래치하고, 그 래치된 신호를 상기 버스트 길이 신호로서 출력하는 제3 래치부를 더 포함하는 데이터 스트로브 신호 발생기.
  12. 제11항에 있어서,
    상기 모드 레지스터 셋 신호는 모드 레지스터 셋 명령이 발생될 때 인에이블되고, 상기 확장된 모드 레지스터 셋 신호는 확장된 모드 레지스터 셋 명령이 발생될 때 인에이블되고,
    상기 제1 래치부는 상기 모드 레지스터 셋 신호가 인에이블될 때, 상기 제1 어드레스 신호를 래치하고,
    상기 제2 래치부는 상기 확장된 모드 레지스터 셋 신호가 인에이블될 때, 상 기 제2 어드레스 신호를 래치하고,
    상기 제3 래치부는 상기 모드 레지스터 셋 신호가 인에이블될 때, 상기 제3 어드레스 신호를 래치하는 데이터 스트로브 신호 발생기.
  13. 제8항에 있어서,
    상기 카운팅 신호는 제1 내지 제N(N은 양의 정수) 비트들을 포함하고,
    상기 카운터는,
    상기 제1 래치 신호에 기초하여, 카운팅 제어 신호를 출력하고, 상기 제2 래치 신호에 기초하여 카운팅 클록 신호를 출력하는 카운팅 제어부; 및
    직렬로 연결되고, 상기 카운팅 클록 신호에 응답하여, 상기 제1 내지 제N 비트들을 각각 출력하는 제1 내지 제N 플립-플롭들을 포함하고,
    상기 제1 플립-플롭은 상기 카운팅 클록 신호에 응답하여, 상기 카운팅 제어 신호를 수신하고, 수신된 상기 카운팅 제어 신호를 상기 제1 비트로서 출력하고,
    상기 제2 내지 제N 플립-플롭들은 상기 카운팅 클록 신호에 응답하여, 상기 제1 비트 내지 제N-1 비트들을 각각 수신하고, 수신된 상기 제1 비트 내지 제N-1 비트들을 상기 제2 내지 제N 비트들로서 각각 출력하는 데이터 스트로브 신호 발생기.
  14. 제13항에 있어서,
    상기 카운팅 제어부는 상기 제1 래치 신호의 비트 값에 의해 결정되는 회수 만큼 상기 카운팅 제어 신호를 토글시키고, 상기 제2 래치 신호의 비트 값에 의해 결정되는 횟수만큼 상기 카운팅 클록 신호를 토글시키고,
    상기 카운팅 제어 신호와 상기 카운팅 클록 신호의 토글 횟수가 변경될 때, 상기 카운팅 신호의 비트 값이 변경되는 데이터 스트로브 신호 발생기.
  15. 제4항에 있어서,
    상기 제1 내지 제3 어드레스 신호들과 상기 감산 신호 각각은 복수의 비트들을 포함하고, 상기 제1 어드레스 신호의 비트 수는 상기 제2 어드레스 신호의 비트 수보다 더 큰 데이터 스트로브 신호 발생기.
  16. 제1항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 데이터 스트로브 신호 발생기.
  17. 동기식 반도체 메모리 장치에 있어서,
    메모리 셀 어레이를 포함하는 내부 코아(core) 회로;
    데이터 스트로브 신호에 응답하여, 상기 내부 코아 회로로부터 수신되는 출력 데이터를 적어도 하나의 데이터 입출력 핀을 통하여 외부 장치에 출력하는 적어도 하나의 데이터 출력 회로; 및
    모드 레지스터 셋 신호, 확장된 모드 레지스터 셋 신호, 및 어드레스 신호들, 및 내부 클록 신호에 응답하여, 상기 데이터 스트로브 신호를 발생하는 데이터 스트로브 신호 발생기를 포함하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 데이터 스트로브 신호 발생기는,
    상기 모드 레지스터 셋 신호, 상기 확장된 모드 레지스터 셋 신호, 및 상기 어드레스 신호들에 응답하여, 카스 레이턴시 신호와 프리앰블 신호를 발생하는 제어부;
    상기 카스 레이턴시 신호와, 상기 프리앰블 신호에 응답하여, 펄스 신호를 설정된 시간 동안 지연시키고, 지연 펄스 신호를 출력하는 펄스 지연부;
    상기 프리앰블 신호와 상기 내부 클록 신호에 응답하여, 제어 클록 신호를 발생하는 클록 발생기; 및
    상기 지연 펄스 신호와 상기 제어 클록 신호에 응답하여, 상기 데이터 스트로브 신호를 출력하는 데이터 스트로브 출력부를 포함하는 반도체 메모리 장치.
  19. 제18항에 있어서,
    상기 카스 레이턴시 신호는 데이터 출력 시간에 대한 정보를 포함하고,
    상기 프리앰블 신호는 초기 토글 시간에 대한 정보를 포함하고,
    상기 데이터 출력 시간은 상기 데이터 스트로브 신호 발생기를 포함하는 반도체 메모리 장치에 리드 명령이 입력된 시점으로부터 상기 반도체 메모리 장치에 서 데이터들이 출력될 때까지 걸리는 시간이고, 상기 초기 토글 시간은 상기 데이터 스트로브 신호가 안정화되는데 걸리는 시간이고,
    상기 데이터 출력 시간은 상기 초기 토글 시간을 포함하는 반도체 메모리 장치.
  20. 제18항에 있어서,
    상기 어드레스 신호들은 제1 어드레스 신호와 제2 어드레스 신호를 포함하고,
    상기 제어부는,
    상기 모드 레지스터 셋 신호에 응답하여, 상기 제1 어드레스 신호를 래치하고, 제1 래치 신호를 출력하는 제1 래치부;
    상기 확장된 모드 레지스터 셋 신호에 응답하여, 상기 제2 어드레스 신호를 래치하고, 제2 래치 신호를 출력하는 제2 래치부;
    상기 제1 래치 신호의 비트 값으로부터 제2 래치 신호의 비트 값을 감산하고, 그 감산 결과에 따라 감산 신호를 출력하는 감산기;
    상기 감산 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 카스 레이턴시 신호를 출력하는 제1 디코더; 및
    상기 제2 래치 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 프리앰블 신호를 출력하는 제2 디코더를 포함하는 반도체 메모리 장치.
  21. 제20항에 있어서,
    상기 어드레스 신호들은 제3 어드레스 신호를 더 포함하고,
    상기 제어부는 상기 모드 레지스터 셋 신호와 상기 제3 어드레스 신호에 응답하여, 버스트 길이 신호를 더 발생하는 반도체 메모리 장치.
  22. 제21항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호와 상기 버스트 길이 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 반도체 메모리 장치.
  23. 제21항에 있어서,
    상기 제어부는 상기 모드 레지스터 셋 신호에 응답하여, 상기 제3 어드레스 신호를 래치하고, 그 래치된 신호를 상기 버스트 길이 신호로서 출력하는 제3 래치부를 더 포함하는 반도체 메모리 장치.
  24. 제18항에 있어서,
    상기 어드레스 신호들은 제1 어드레스 신호와 제2 어드레스 신호를 포함하고,
    상기 제어부는,
    상기 모드 레지스터 셋 신호에 응답하여, 상기 제1 어드레스 신호를 래치하 고, 제1 래치 신호를 출력하는 제1 래치부;
    상기 확장된 모드 레지스터 셋 신호에 응답하여, 상기 제2 어드레스 신호를 래치하고, 제2 래치 신호를 출력하는 제2 래치부;
    상기 제1 및 제2 래치 신호들에 응답하여 카운팅 동작을 실행하고, 카운팅 신호를 출력하는 카운터;
    상기 카운팅 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 카스 레이턴시 신호를 출력하는 제1 디코더; 및
    상기 제2 래치 신호를 디코딩하고, 그 디코딩 결과에 따라 상기 프리앰블 신호를 출력하는 제2 디코더를 포함하는 반도체 메모리 장치.
  25. 제24항에 있어서,
    상기 어드레스 신호들은 제3 어드레스 신호를 더 포함하고,
    상기 제어부는 상기 모드 레지스터 셋 신호와 상기 제3 어드레스 신호에 응답하여, 버스트 길이 신호를 더 발생하는 반도체 메모리 장치.
  26. 제25항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호와 상기 버스트 길이 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 반도체 메모리 장치.
  27. 제25항에 있어서,
    상기 제어부는 상기 모드 레지스터 셋 신호에 응답하여, 상기 제3 어드레스 신호를 래치하고, 그 래치된 신호를 상기 버스트 길이 신호로서 출력하는 제3 래치부를 더 포함하는 반도체 메모리 장치.
  28. 제24항에 있어서,
    상기 카운팅 신호는 제1 내지 제N(N은 양의 정수) 비트들을 포함하고,
    상기 카운터는,
    상기 제1 래치 신호에 기초하여, 카운팅 제어 신호를 출력하고, 상기 제2 래치 신호에 기초하여 카운팅 클록 신호를 출력하는 카운팅 제어부; 및
    직렬로 연결되고, 상기 카운팅 클록 신호에 응답하여, 상기 제1 내지 제N 비트들을 각각 출력하는 제1 내지 제N 플립-플롭들을 포함하고,
    상기 제1 플립-플롭은 상기 카운팅 클록 신호에 응답하여, 상기 카운팅 제어 신호를 수신하고, 수신된 상기 카운팅 제어 신호를 상기 제1 비트로서 출력하고,
    상기 제2 내지 제N 플립-플롭들은 상기 카운팅 클록 신호에 응답하여, 상기 제1 비트 내지 제N-1 비트들을 각각 수신하고, 수신된 상기 제1 비트 내지 제N-1 비트들을 상기 제2 내지 제N 비트들로서 각각 출력하는 반도체 메모리 장치.
  29. 제28항에 있어서,
    상기 카운팅 제어부는 상기 제1 래치 신호의 비트 값에 의해 결정되는 회수 만큼 상기 카운팅 제어 신호를 토글시키고, 상기 제2 래치 신호의 비트 값에 의해 결정되는 횟수만큼 상기 카운팅 클록 신호를 토글시키고,
    상기 카운팅 제어 신호와 상기 카운팅 클록 신호의 토글 횟수가 변경될 때, 상기 카운팅 신호의 비트 값이 변경되는 반도체 메모리 장치.
  30. 제18항에 있어서,
    상기 클록 발생기는 상기 프리앰블 신호에 의해 결정되는 클록 사이클 수에 해당하는 상기 내부 클록 신호를 상기 제어 클록 신호로서 출력하는 반도체 메모리 장치.
  31. 제17항에 있어서,
    추가의 데이터 스트로브 신호에 응답하여, 상기 적어도 하나의 데이터 입출력 핀을 통하여 상기 외부 장치로부터 수신되는 입력 데이터를 상기 내부 코아 회로에 출력하는 적어도 하나의 데이터 입력 회로를 더 포함하는 반도체 메모리 장치.
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