KR101898150B1 - 집적회로 칩 및 이를 포함하는 시스템 - Google Patents

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Abstract

집적회로 칩은, 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 데이터 출력회로; 제1클럭을 생성하는 오실레이터; 상기 제1클럭을 분주해 제2클럭을 생성하는 분주기; 및 상기 데이터 패킷의 전송구간 중 초기구간 동안에는 상기 제2클럭을 상기 스트로브 신호로 공급하고, 상기 초기구간 이후에는 상기 제1클럭을 상기 스트로브 신호로 공급하는 스트로브 신호 공급부를 포함한다.

Description

집적회로 칩 및 이를 포함하는 시스템{INTEGRATED CIRCUIT CHIP AND SYSTEM INCLUDING THE SAME}
본 발명은 집적회로 칩 간의 데이터 전송에 관한 것이다.
각종 집적회로 칩은 혼자 동작하지 않으며, 주변의 칩들과 데이터를 주고 받으며 동작한다. 예를 들어, DRAM, Flash 등의 메모리 칩들은 메모리 콘트롤러(memory controller)와 데이터를 주고 받으며, CPU 또한 마더보드 상의 각종 칩들과 데이터를 주고 받는다. 기술이 발전에 따라 데이터의 전송속도는 점점 빨라질 것이 요구되는데, 데이터의 전송 주파수가 높아짐에 따라 데이터를 인식하기 위한 데이터 아이(data-eye)가 점점 줄어드는 문제가 발생한다.
특히, 데이터 패킷(data packet)을 연속적으로 전송할 경우에, 데이터 패킷의 데이터들 중 초기에 전달되는 데이터는 각종 노이즈 등의 영향으로 후속하는 데이터들보다 데이터-아이가 더 줄어든다. 예를 들어, 100개의 데이터를 포함하는 데이터 패킷의 데이터를 연속적으로 전달하는 경우에 초기에 전달되는 1~3개의 데이터의 데이터-아이가 후속하는 97개 데이터의 데이터-아이보다 더 작아서 데이터 인식에 문제를 일으킬 가능성이 더 많다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 연속적으로 전달되는 데이터 중 초기에 전달되는 데이터의 데이터 아이가 줄어들어 데이터의 인식이 잘못되는 현상을 방지하고자 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한, 본 발명의 제1실시예에 따른 집적회로 칩은, 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 데이터 출력회로; 제1클럭을 생성하는 오실레이터; 상기 제1클럭을 분주해 제2클럭을 생성하는 분주기; 및 상기 데이터 패킷의 전송구간 중 초기구간 동안에는 상기 제2클럭을 상기 스트로브 신호로 공급하고, 상기 초기구간 이후에는 상기 제1클럭을 상기 스트로브 신호로 공급하는 스트로브 신호 공급부를 포함할 수 있다.
또한, 본 발명의 제2실시예에 따른 집적회로 칩은, 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 출력회로; 제1클럭을 생성하는 제1오실레이터; 상기 제1클럭보다 낮은 주파수를 갖는 제2클럭을 생성하는 제2오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간 동안에는 상기 제2클럭을 상기 스트로브 신호로 공급하고, 상기 초기구간 이후에는 상기 제1클럭을 상기 스트로브 신호로 공급하는 스트로브 신호 공급부를 포함할 수 있다.
또한, 본 발명의 제3실시예에 따른 집적회로 칩은, 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 데이터 출력회로; 바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압을 제1전압레벨로 생성하고, 초기구간 이후에는 상기 바이어스 전압을 상기 제1전압레벨보다 높은 제2전압레벨로 생성하는 바이어스 전압 생성부를 포함할 수 있다.
또한, 본 발명의 제4실시예에 따른 집적회로 칩은, 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 데이터 출력회로; 바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압이 점차로 높아지도록 생성하고, 상기 초기구간 이후에는 상기 바이어스 전압이 일정 전압레벨을 유지하도록 생성하는 바이어스 전압 생성부를 포함할 수 있다.
또한, 본 발명의 제1실시예에 따른 제1칩과 제2칩을 포함하는 시스템은, 제1칩; 제2칩; 및 상기 제1칩과 상기 제2칩 간의 데이터 채널을 포함하고, 상기 제1칩은 제1내부회로; 스트로브 신호에 응답해 상기 제1내부회로의 제1데이터 패킷을 상기 데이터 채널로 출력하기 위한 제1데이터 출력회로; 제1클럭을 생성하는 오실레이터; 상기 제1클럭을 분주해 제2클럭을 생성하는 분주기; 및 상기 제1데이터 패킷의 전송구간 중 초기구간 동안에는 상기 제2클럭을 상기 스트로브 신호로 공급하고, 상기 초기구간 이후에는 상기 제1클럭을 상기 스트로브 신호로 공급하는 스트로브 신호 공급부를 포함할 수 있다.
또한, 본 발명의 제2실시예에 따른 제1칩과 제2칩을 포함하는 시스템은, 제1칩; 제2칩; 및 상기 제1칩과 상기 제2칩 간의 데이터 채널을 포함하고, 상기 제1칩은 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 상기 데이터 채널로 출력하기 위한 데이터 출력회로; 제1클럭을 생성하는 제1오실레이터; 상기 제1클럭보다 낮은 주파수를 갖는 제2클럭을 생성하는 제2오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간 동안에는 상기 제2클럭을 상기 스트로브 신호로 공급하고, 상기 초기구간 이후에는 상기 제1클럭을 상기 스트로브 신호로 공급하는 스트로브 신호 공급부를 포함할 수 있다.
또한, 본 발명의 제3실시예에 따른 제1칩과 제2칩을 포함하는 시스템은, 제1칩; 제2칩; 및 상기 제1칩과 제2칩 간의 데이터 채널을 포함하고, 상기 제1칩은 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 상기 데이터 채널로 출력하기 위한 데이터 출력회로; 바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압을 제1전압레벨로 생성하고, 초기구간 이후에는 상기 바이어스 전압을 상기 제1전압레벨보다 높은 제2전압레벨로 생성하는 바이어스 전압 생성부를 포함할 수 있다.
또한, 본 발명의 제4실시예에 따른 제1칩과 제2칩을 포함하는 시스템은, 제1칩; 제2칩; 및 상기 제1칩과 제2칩 간의 데이터 채널을 포함하고, 상기 제1칩은 내부회로; 스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 상기 데이터 채널로 출력하기 위한 데이터 출력회로; 바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및 상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압 레벨이 점차로 높아지도록 생성하고, 상기 초기구간 이후에는 상기 바이어스 전압이 일정 전압레벨을 유지하도록 생성하는 바이어스 전압 생성부를 포함할 수 있다.
본 발명에 따르면, 데이터 패킷 전송시 초기구간 동안에는 낮은 주파수로 데이터 패킷의 일부 데이터가 전송되며, 초기구간 이후에는 높은 주파수로 데이터 패킷의 나머지 데이터가 전송된다. 따라서 데이터 전송의 오류가 많이 발생하는 초기구간의 오류를 방지해줄 수 있다.
또한, 본 발명은 데이터 전송의 초기구간에 발생하는 문제점을 해결해주므로, 오히려 초기구간 이후에는 보다 고속으로 데이터를 전송하는 것을 가능하게 해주며, 그 결과 데이터의 전송속도를 높일 수 있다.
도 1은 본 발명에 따른 제1칩과 제2칩을 포함하는 시스템의 일실시예 구성도.
도 2a와 도 2b는 본 발명에 따른 데이터 전송방법을 도시한 순서도.
도 3은 제1칩(100)과 제2칩(200)의 제1상세 실시예를 도시한 도면.
도 4는 주기파 생성부(162)의 제1실시예 구성도.
도 5는 주기파 생성부(162)의 제2실시예 구성도.
도 6은 주기파 생성부(163)의 제3실시예 구성도.
도 7a와 도 7b은 바이어스 전압 생성부(620)에서 생성되는 바이어스 전압(OSCBIAS)의 레벨을 나타낸 도면.
도 8a와 도 8b는 도 2 내지 도 7에서 설명한 제1칩(100)으로부터 제2칩(200)으로 데이터 패킷이 전송되는 것을 도시한 타이밍도.
도 9는 제1칩(100)과 제2칩(200)의 제2상세 실시예 구성도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 제1칩과 제2칩을 포함하는 시스템의 일실시예 구성도이다.
도 1을 참조하면, 본 발명의 시스템은, 제1칩(100), 제2칩(200), 데이터 채널(DATA CHANNEL) 및 스트로브 채널(STROBE CHANNEL)을 포함한다.
제1칩(100)과 제2칩(200)은 데이터 채널(DATA CHANNEL)을 통해 데이터를 주고받는 집적회로(IC: Integrated Circuit) 칩을 말한다. 제1칩(100)과 제2칩(200)은 CPU, GPU, DRAM, 플래쉬(flash)메모리, 메모리 콘트롤러(memory controller) 등 데이터를 주고받는 그 어떤 집적회로 칩도 될 수 있다.
데이터 채널(DATA CHANNEL)은 제1칩(100)과 제2칩(200)이 서로 데이터를 주고받는 채널이다. 도면에서는 데이터 채널(DATA CHANNEL)을 하나로 예시하였지만 데이터 채널(DATA CHANNEL)의 개수는 다수개가 될 수 있다. 예를 들어, 그래픽(graphic) DRAM 하나와 GPU 간에는 32개의 데이터 채널이 구비되며, 플래쉬 메모리와 플래쉬 콘트롤러 간에는 8개의 데이터 채널이 구비된다.
스트로브 채널(STROBE CHANNEL)은 데이터 채널(DATA CHANNEL)로 전송되는 데이터를 스트로브하는 신호가 전송되는 채널이다. 데이터를 스트로브하는 신호는 시스템 클럭일 수도 있으며, 시스템 클럭 이외에 데이터를 스트로브하기 위한 전용의 신호가 사용될 수도 있다.
본 발명에서는 데이터 패킷(data packet)이라는 용어가 사용되는데, 데이터 패킷이란 데이터 채널(DATA CHANNEL)을 통해 연속적으로 전달되는 데이터의 묶음을 말한다. 플래쉬 메모리의 프로그램(라이트)/리드 동작시에는 하나의 데이터 채널(DATA CHANNEL)로 약 500개의 데이터가 연속적으로 전달되는데, 이 경우 500개의 데이터가 데이터 패킷을 구성한다. 또한, BL(burst length, 버스트 길이)=8로 동작하는 DRAM의 경우에 하나의 리드 명령에 대응하여 하나의 데이터 채널(DATA CHANNEL)로 8개의 데이터가 연속적으로 전달되고 연속적인 리드 명령에 대응해서는 (연속적으로 인가된 리드 명령의 개수)*8개의 데이터가 연속적으로 전달되는데, 이 경우 (연속적으로 인가된 리드 명령의 개수)*8이 하나의 데이터 패킷을 구성하는 데이터의 개수가 된다.
배경기술 부분에서 설명한 바와 같이, 데이터 채널(DATA CHANNEL)을 통해 데이터를 전달할 때, 초기에 전달되는 데이터의 데이터-아이(data-eye)가 후속하여 전달되는 데이터의 데이터-아이보다 줄어드는 현상이 발생한다. 이러한 문제점을 해결하기 위해, 본 발명에서는 데이터 채널을 통해 데이터를 전달할 때, 초기구간 동안에는 느린 속도로 데이터를 전달하고, 초기구간 이후에는 보다 빠른 속도로 데이터를 전달한다.
상세하게 본 발명에 따르면, 도 2a에 도시된 바와 같이, 데이터 패킷 전송의 초기구간 동안에는 데이터 패킷의 데이터(D00~D99) 중 일부 데이터(D00~D03)를 낮은 주파수 (400Mhz)로 전송하고(210_A), 초기구간 이후에 전송되는 데이터(D04~D99)는 높은 주파수(500Mhz)로 전송하는(220_A) 방법이 사용될 수 있다. 또는, 도 2b에 도시된 바와 같이, 데이터 패킷 전송의 초기구간 동안(예, 1~5싸이클)에는 주파수를 점차로 높여가며(400Mhz에서 시작하여 500Mhz까지 높임) 데이터 패킷의 데이터(D00~D99) 중 일부 데이터(D00~D03)를 전송하고(210_B), 초기구간 이후에 전송되는 데이터(D04~D99)는 높은 주파수(500Mhz)로 전송하는(220_B) 방법이 사용될 수 있다.
데이터 패킷이 전송되는 초기구간과 이후의 구간에 데이터의 전송 속도를 달리하는 도 2a 또는 도 2b의 방법은, 제1칩(100)과 제2칩(200) 모두에서 사용될 수도 있으며, 제1칩(100)과 제2칩(200) 중 어느 하나에서 사용될 수도 있다.
도 2a와 도 2b에서는 데이터 패킷을 구성하는 데이터 개수가 100개이고, 초기구간 동안에 4개의 데이터가 전송되는 것을 예시하였다. 또한, 낮은 주파수로 400Mhz를 높은 주파수로 500Mhz를 예시하였지만, 이는 예시일 뿐이며 설계에 따라 수치가 달라질 수 있음은 당연하다.
초기구간의 길이는 데이터 패킷의 전송시 데이터-아이의 크기가 줄어들어 문제가 발생하는 구간에 맞추어 설정되는 것이 바람직하다. 예를 들어, 100개의 데이터 전송시에 초기에 전송되는 2개의 데이터에서 데이터-아이의 크기가 줄어드는 현상이 발생한다면, 초기구간의 길이를 데이터 2개가 전송되는 구간으로 설정할 수 있다.
또한, 높은 주파수와 낮은 주파수의 차이는 초기구간 동안에 전송되는 데이터의 데이터-아이의 크기와 초기구간 이후에 전송되는 데이터의 데이터-아이의 크기의 차이에 기초하여 설정될 수 있다. 예를 들어, 초기구간 동안에 전송되는 데이터의 데이터-아이가 이후에 전송되는 데이터의 데이터-아이보다 20%작다면, 높은 주파수와 낮은 주파수의 차이는 20%로 설정될 수 있다.
도 3은 제1칩(100)과 제2칩(200)의 제1상세 실시예를 도시한 도면이다.
도 3을 참조하면, 제1칩(100)은 내부회로(110), 데이터 출력회로(120), 데이터 입력회로(130), 스트로브 출력회로(140), 스트로브 입력회로(150) 및 스트로브 신호 생성부(160)를 포함한다.
내부회로(110)는 제1칩(100)의 고유의 기능을 수행하는 회로이다. 제1칩(100)이 메모리라면 내부회로(110)는 데이터를 저장하는 회로와 이를 제어하는 회로를 의미하며, 제1칩(100)이 CPU라면 내부회로(110)는 각종 연산을 수행하는 회로와 이를 제어하는 회로를 의미한다. 또한, 제1칩(100)이 메모리 콘트롤러(memory controller)라면 내부회로(110)는 메모리(이 경우 제2칩(200)이 메모리가 될 것이다)를 제어하기 위한 각종 로직이 된다.
스트로브 신호 생성부(160)는 출력 활성화신호(OUT_EN1)에 응답하여 스트로브 신호(STROBE1)를 생성한다. 출력 활성화신호(OUT_EN1)는 제1칩(100)이 데이터 패킷(DATA PACKET1)을 출력하는 구간을 나타내는 신호로 내부회로(110)에서 생성된다.
스트로브 신호 생성부(160)는 출력 활성화신호(OUT_EN1)의 초기 활성화 구간 동안에 활성화되는 초기구간 신호(INITIAL1)를 생성하는 초기구간 신호 생성부(161)와, 출력 활성화신호(OUT_EN1)와 초기구간 신호(INITIAL1)에 응답하여 스트로브 신호(STROBE1)를 생성하는 주기파 생성부(162)를 포함하여 구성될 수 있다.
주기파 생성부(162)가 스트로브 신호(STROBE1)를 생성하는 방법에는 다음의 2가지가 있을 수 있다. (1) 제1칩(100)에서 데이터 패킷이 출력되는 구간(즉 출력 활성화신호(OUT_EN1)의 활성화 구간)에서 스트로브 신호(STROBE1)를 생성하되, 데이터 패킷의 전송구간 중 초기구간(즉, 초기구간 신호(OUT_EN1)가 활성화된 구간)에는 스트로브 신호(STROBE1)의 주파수를 낮게 생성하고 초기구간 이후의 구간(즉, 초기구간 신호(INITIAL1)가 비활성화된 구간)에는 스트로브 신호(STROBE1)의 주파수를 높게 생성. (2) 제1칩에서 데이터 패킷이 출력되는 구간(즉, 출력 활성화신호(OUT_EN1)가 활성화된 구간)에서 스트로브 신호(STROBE1)를 생성하되, 데이터 패킷의 전송구간 중 초기구간(즉, 초기구간 신호(INITIAL1)가 활성화된 구간)에는 스트로브 신호(STROBE1)의 주파수를 점점 높이고 초기구간 이후의 구간(즉, 초기구간 신호(INITIAL1)가 비활성화된 구간)에는 스트로브 신호(STROBE1)의 주파수를 높은 주파수로 생성.
데이터 출력회로(120)는 내부회로(110)가 제1칩(100) 외부로 출력할 데이터 패킷(DATA PACKET1)을 데이터 패드(DATA PAD)로 출력한다. 데이터 출력회로(120)는 스트로브 신호(STROBE1)에 의해 스트로브되며 데이터 패킷(DATA PACKET1)의 데이터를 출력한다. 따라서, 데이터 출력회로(120)는 데이터 패킷(DATA PACKET1)이 전송되는 구간 중 초기구간 동안에는 느린 속도로 데이터를 출력하고, 초기구간 이후에는 보다 빠른 속도로 데이터를 출력한다.
스트로브 입력회로(150)는 제2칩(200)으로부터 제1칩(100)으로 전송되는 스트로브 신호(STROBE2)를 수신하며, 수신된 스트로브 신호(STROBE2)를 데이터 입력회로(130)로 전달한다. 그리고 데이터 입력회로(130)는 스트로브 신호(STROBE2)에 의해 스트로브되며 제2칩(200)으로부터 제1칩(100)으로 전송되는 데이터 패킷(DATA PACKET2)의 데이터를 입력받는다.
제2칩(200)의 내부구성(210, 220, 230, 240, 250, 260)에 대한 설명은 제1칩(100)의 내부구성에 대한 설명과 동일하게 이루어질 수 있으므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 3에 따르면, 제1칩(100)이 제2칩(200)으로 데이터를 전송할 때는 제1칩이 데이터 채널(DATA CHANNEL)의 데이터를 스트로브하기 위한 스트로브 신호(STROBE1)를 생성한다. 그리고, 제2칩(200)이 제1칩(100)으로 데이터를 전송할 때는 제2칩(200)이 데이터 채널(DATA CHANNEL)의 데이터를 스트로브하기 위한 스트로브 신호를 생성한다. 즉, 도 3에 따르면 전송측이 스트로브 신호를 생성하고, 전송측이 생성한 스트로브 신호를 이용하여 전송측이 데이터 패킷을 전송하고 수신측이 데이터 패킷을 수신한다.
도 4는 주기파 생성부(162)의 제1실시예 구성도이다.
도 4를 참조하면, 주기파 생성부(162)는 오실레이터(410), 분주기(420) 및 스트로브 신호 공급부(430)를 포함한다.
오실레이터(410)는 일정한 주파수(예, 250Mhz)를 갖는 제1클럭(CLK1)을 생성한다. 오실레이터(420)의 전력 소모를 줄이기 위해 제1칩(100)이 데이터를 출력하지 않는 동안에, 즉 출력 활성화신호(OUT_EN1)가 비활성화된 동안에 오실레이터(410)가 비활성화되도록 설계될 수도 있다. 물론, 오실레이터(410)가 항상 턴온되도록 설계될 수도 있다.
분주기(420)는 제1클럭(CLK1)을 분주해 제1클럭(CLK1)보다 낮은 주파수(예, 125Mhz)를 갖는 제2클럭(CLK2)을 생성한다. 분주기(420)의 전력 소모를 줄이기 위해 분주기(420)가 출력 활성화신호(OUT_EN) 또는 초기구간 신호(INITIAL1) 등에 응답하여 활성화/비활성화되도록 설계될 수 있다. 도 4에서는 초기구간 신호(INITIAL)의 활성화구간 동안에 분주기(420)가 활성화되는 것으로 예시했다. 물론, 분주기(420)가 항상 턴온되도록 설계될 수도 있다.
스트로브 신호 공급부(430)는 데이터 패킷의 전송구간 중 초기구간, 즉 초기구간 신호(INITIAL1)가 활성화된 동안, 에는 제1클럭(CLK1)을 스트로브 신호(STROBE1)로 공급한다. 그리고, 데이터 패킷의 전송구간 중 초기구간 이후의 구간, 즉 초기구간 신호(INITIAL1)가 비활성화된 동안, 에는 제2클럭(CLK2)을 스트로브 신호(STROBE1)로 공급한다. 스트로브 신호 공급부(430)는 출력 활성화신호(OUT_EN1)에 응답하여 활성화/비활성화되도록 설계될 수도 있다.
도 5는 주기파 생성부(162)의 제2실시예 구성도이다.
도 5를 참조하면, 주기파 생성부(162)는 제1오실레이터(510), 제2오실레이터(520) 및 스트로브 신호 공급부(530)를 포함한다.
제1오실레이터(510)는 제2클럭(CLK2)보다 높은 주파수(예, 250Mhz)를 갖는 제1클럭(CLK1)을 생성한다. 제1오실레이터(510)의 전력 소모를 줄이기 위해 제1칩(100)이 데이터를 출력하지 않는 동안에, 즉 출력 활성화신호(OUT_EN1)가 비활성화된 동안에 제1오실레이터(510)가 비활성화되도록 설계될 수도 있다. 물론, 제1오실레이터(510)가 항상 턴온되도록 설계될 수도 있다.
제2오실레이터(520)는 제1클럭(CLK1)보다 낮은 주파수(예, 200Mhz)를 갖는 제2클럭(CLK2)을 생성한다. 제2오실레이터(520)의 전력 소모를 줄이기 위해 제2오실레이터(520)가 출력 활성화신호(OUT_EN1) 또는 초기구간 신호(INITIAL1) 등에 응답하여 활성화/비활성화되도록 설계될 수도 있다.
스트로브 신호 공급부(530)는 데이터 패킷의 전송구간 중 초기구간, 즉 초기구간 신호(INITIAL1)가 활성화된 동안, 에는 제1클럭(CLK1)을 스트로브 신호(STROBE1)로 공급한다. 그리고, 데이터 패킷의 전송구간 중 초기구간 이후의 구간, 즉 초기구간 신호(INITIAL1)가 비활성화된 동안, 에는 제2클럭(CLK2)을 스트로브 신호(STROBE1)로 공급한다. 스트로브 신호 공급부(530)는 출력 활성화신호(OUT_EN1)에 응답하여 활성화/비활성화되도록 설계될 수도 있다.
도 6은 주기파 생성부(163)의 제3실시예 구성도이다.
도 6을 참조하면, 주기파 생성부(163)는 오실레이터(610)와 바이어스 전압 생성부(620)를 포함해 구성된다.
오실레이터(610)는 입력되는 바이어스 전압(OSCBIAS)에 대응하는 주파수를 갖는 스트로브 신호(STROBE1)를 생성한다. 바이어스 전압(OSCBIAS)이 높을수록 스트로브 신호(STROBE1)의 주파수가 높아지고, 바이어스 전압(OSCBIAS)이 낮을수록 스트로브 신호(STROBE1)의 주파수가 낮아진다. 이러한 오실레이터(610)는 전압제어발진기(VCO: Voltage Controlled Oscillator)라고 잘 알려져 있다. 오실레이터(610)의 전력소모를 줄이기 위해 제1칩(100)이 데이터를 출력하지 않는 동안에, 즉 출력 활성화신호(OUT_EN1)가 비활성화된 동안에, 오실레이터(610)가 비활성화되도록 설계될 수도 있다.
바이어스 전압 생성부(620)는 바이어스 전압(OSCBIAS)을 생성해 오실레이터(610)로 공급한다. 바이어스 전압 생성부(620)는 다음의 2가지 중 하나의 방식으로 바이어스 전압(OSCBIAS)을 생성하도록 설계될 수 있다. (1)제1칩(100)에서 데이터가 출력되는 구간(즉, 출력 활성화신호(OUT_EN1)의 활성화 구간)에서 바이어스 전압(OSCBIAS)을 생성하되, 데이터 패킷의 전송구간 중 초기구간(즉, 초기구간 신호(INITIAL1)의 활성화구간)에는 바이어스 전압(OSCBIAS)을 낮게 생성하고 초기구간 이후의 구간에서는 바이어스 전압(OSCBIAS)을 높게 생성. (2)제1칩(100)에서 데이터가 출력되는 구간(즉, 출력 활성화신호(OUT_EN1)의 활성화 구간)에서 바이어스 전압(OSCBIAS)을 생성하되, 데이터 패킷의 전송구간 중 초기구간(즉, 초기구간 신호(INITIAL1)의 활성화구간)에는 바이어스 전압(OSCBIAS)의 레벨을 점차로 높이고 초기구간 이후의 구간에서는 바이어스 전압(OSCBIAS)을 높게 생성.
바이어스 전압 생성부(620)가 (1)과 같이 설계되는 경우에, 도 1의 주기파 생성부(162)의 스트로브 신호(STROBE1) 생성방식 중 (1)의 방식을 만족하게 된다. 그리고 바이어스 전압 생성부(620)가 (2)와 같이 설계되는 경우에, 도 1의 주기파 생성부(162)의 스트로브 신호(STROBE1) 생성방식 중 (2)의 방식을 만족하게 된다. 바이어스 전압 생성부(620)의 전류소모를 줄이기 위해 바이어스 전압 생성부(620)가 출력 활성화신호(OUT_EN1)에 응답해 활성화/비활성화되도록 설계할 수도 있다.
도 7a와 도 7b 각각은 (1) 및 (2)와 같이 설계된 경우에 바이어스 전압 생성부(620)에서 생성되는 바이어스 전압(OSCBIAS)의 레벨을 나타낸다.
도 8a와 도 8b는 도 2 내지 도 7에서 설명한 제1칩(100)으로부터 제2칩(200)으로 데이터 패킷이 전송되는 것을 도시한 타이밍도이다. 도 8a에서는 도 2a의 방법으로 데이터 패킷이 전송되는 것을 도시하였으며, 도 8b에서는 도 2b의 방법으로 데이터 패킷이 전송되는 것을 도시하였다. 또한, 도 8a와 도 8b에서는 데이터 패킷이 100개의 데이터를 포함하는 것으로 예시했다.
도 8a를 참조하면, 제1칩(100)으로부터 데이터 패킷(DATA PACKET1)이 출력되는 구간 동안에 출력 활성화신호(OUT_EN1)가 '하이'레벨로 활성화된다. 그리고 초기구간 신호(INITIAL1)가 출력 활성화신호(OUT_EN)의 활성화 초기구간 동안에 '하이'레벨로 활성화된다. 스트로브 신호(STROBE1)는 초기구간 신호(INITIAL1)가 활성화되어있는 동안에는 200Mhz로 토글하며, 초기구간 신호(INITIAL1)가 비활성화되어 있는 동안에는 250Mhz로 토글한다. 제1칩(100)의 데이터 출력회로(120)는 스트로브 신호(STROBE1)에 응답하여 데이터 패킷(D00~D99)의 데이터를 출력한다. 초기구간 동안에 출력되는 4개의 데이터(D00~D03)는 200Mhz로 토글하는 스트로브 신호(STROBE1)의 '하이'구간과 '로우'구간에서 출력된다. 즉, 초기구간 동안에 출력되는 4개의 데이터(D00~D03)는 400Mhz의 속도로 출력된다. 초기구간 이후에 출력되는 나머지 데이터(D04~D99)는 250Mhz로 토글하는 스트로브 신호(STROBE1)의 '하이'구간과 '로우'구간에서 출력되므로 500Mhz의 속도로 출력된다. 제2칩(200)의 데이터 입력회로(230)는 스트로브 신호(STROBE1)에 응답하여 데이터 패킷(D00~D99)을 입력받는다.
도 8b를 참조하면, 제1칩(100)으로부터 데이터 패킷(DATA PACKET1)이 출력되는 구간 동안에 출력 활성화신호(OUT_EN1)가 '하이'레벨로 활성화된다. 그리고 초기구간 신호(INITIAL1)가 출력 활성화신호(OUT_EN)의 활성화 초기구간 동안에 '하이'레벨로 활성화된다. 스트로브 신호(STROBE1)는 초기구간 신호(INITIAL1)가 활성화되어있는 동안에는 200Mhz로부터 250Mhz로 주파수를 높여가며 토글하며, 초기구간 신호(INITIAL1)가 비활성화되어 있는 동안에는 250Mhz로 토글한다. 제1칩(100)의 데이터 출력회로(120)는 스트로브 신호(STROBE1)에 응답하여 데이터 패킷(D00~D99)의 데이터를 출력한다. 초기구간 동안에 출력되는 4개의 데이터(D00~D03)는 200Mhz로부터 250Mhz로 주파수가 높아지며 토글하는 스트로브 신호(STROBE1)의 '하이'구간과 '로우'구간에서 출력된다. 즉, 초기구간 동안에 출력되는 4개의 데이터(D00~D03)는 400Mhz로부터 500Mhz로 속도가 높아지며 출력된다. 초기구간 이후에 출력되는 나머지 데이터(D04~D99)는 250Mhz로 토글하는 스트로브 신호(STROBE1)의 '하이'구간과 '로우'구간에서 출력되므로 500Mhz의 속도로 출력된다. 제2칩(200)의 데이터 입력회로(230)는 스트로브 신호(STROBE1)에 응답하여 데이터 패킷(D00~D99)을 입력받는다.
도 9는 제1칩(100)과 제2칩(200)의 제2상세 실시예 구성도이다.
도 3에서는 제1칩(100)에서 제2칩(200)으로 데이터가 전송되는 경우에는 제1칩(100)에서 스트로브 신호(STROBE1)를 생성하고, 제2칩(200)에서 제1칩(100)으로 데이터가 전송되는 경우에는 제2칩(200)에서 스트로브 신호(STROBE2)를 생성하는 경우를 도시했다. 도 9에서는 두 칩 중 하나의 칩(100)에서만 스트로브 신호(STROBE)를 생성하는 경우를 도시한다.
제1칩은 내부회로(910), 데이터 출력회로(920), 데이터 입력회로(930), 스트로브 출력회로(940) 및 스트로브 신호 생성부(960)를 포함한다.
내부회로(910)는 제1칩(100)의 고유의 기능을 수행하는 회로이다. 제1칩(100)이 메모리라면 내부회로(910)는 데이터를 저장하는 회로와 이를 제어하는 회로를 의미하며, 제1칩(100)이 CPU라면 내부회로(910)는 각종 연산을 수행하는 회로와 이를 제어하는 회로를 의미한다. 또한, 제1칩(100)이 메모리 콘트롤러(memory controller)라면 내부회로(910)는 메모리(이 경우 제2칩(200)이 메모리가 될 것이다)를 제어하기 위한 각종 로직이 된다.
스트로브 신호 생성부(960)는 입/출력 활성화신호(INOUT_EN)에 응답하여 스트로브 신호(STROBE)를 생성한다. 입/출력 활성화신호(INOUT_EN)는 제1칩(100)이 데이터 패킷(DATA PACKET1)을 출력하는 구간과 제2칩(200)이 데이터 패킷(DATA PACKET2)을 출력하는 구간(즉, 제1칩(100)이 데이터 패킷(DATA PACKET2)을 입력받는 구간)을 나타내는 신호로 내부회로(960)에서 생성된다. 즉, 스트로브 신호 생성부(960)는 제1칩(100)에서 제2칩(200)으로 데이터가 전송되는 구간에서도 스트로브 신호(STROBE)를 생성하고 제2칩(200)에서 제1칩(100)으로 데이터가 전송되는 구간에서도 스트로브 신호(STROBE)를 생성한다.
스트로브 신호 생성부(960)는 입/출력 활성화신호(OUT_EN)의 초기 활성화 구간 동안에 활성화되는 초기구간 신호(INITIAL)를 생성하는 초기구간 신호 생성부(961)와, 입/출력 활성화신호(OUT_EN)와 초기구간 신호(INITIAL1)에 응답하여 스트로브 신호(STROBE)를 생성하는 주기파 생성부(962)를 포함하여 구성될 수 있다. 주기파 생성부(962)는 도 4 내지 도 7에서 설명한 것과 동일한 방식으로 구성될 수 있다. 다만, 도 4 내지 도 7의 출력 활성화신호(OUT_EN1)를 입/출력 활성화신호(INOUT_EN)로 대체하고, 초기구간 신호(INITIAL1)를 초기구간 신호(INITIAL)로 대체하면 된다.
데이터 출력회로(920)는 내부회로(910)가 제1칩(100) 외부로 출력할 데이터 패킷(DATA PACKET1)을 데이터 패드(DATA PAD)로 출력한다. 데이터 출력회로(920)는 스트로브 신호(STROBE)에 의해 스트로브되며 데이터 패킷(DATA PACKET1)의 데이터를 출력한다. 따라서, 데이터 출력회로(920)는 데이터 패킷(DATA PACKET1)이 전송되는 구간 중 초기구간 동안에는 느린 속도로 데이터를 출력하고, 초기구간 이후에는 보다 빠른 속도로 데이터를 출력한다.
데이터 입력회로(930)는 스트로브 신호(STROBE)에 의해 스트로브되며 제2칩(200)으로부터 제1칩(100)으로 전송되는 데이터 패킷(DATA PACKET2)의 데이터를 입력받는다.
제2칩(200)은 내부회로(910), 데이터 출력회로(920), 데이터 입력회로(930) 및 스트로브 입력회로(950)를 포함한다. 제2칩(200)은 데이터 입/출력동작시 스트로브 입력회로(950)를 통해 제1칩(100)으로부터 전달받은 스트로브 신호(STROBE)를 사용한다. 즉, 제2칩(200)은 자체적으로 스트로브 신호를 생성하지 않으며, 데이터 출력회로(920)와 데이터 입력회로(910) 모두가 제1칩(100)으로부터 전달된 스트로브 신호(STROBE)를 사용한다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
100: 제1칩 200: 제2칩
DATA CHANNEL: 데이터 채널 STROBE CHANNEL: 스트로브 채널
110, 210: 내부회로 120, 220: 데이터 출력회로
130, 230: 데이터 입력회로 140, 240: 스트로브 출력회로
150, 250: 스트로브 입력회로 160, 260: 스트로브 신호 생성부

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  15. 내부회로;
    스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 칩 외부로 출력하기 위한 데이터 출력회로;
    바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및
    상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압이 점차로 높아지도록 생성하고, 상기 초기구간 이후에는 상기 바이어스 전압이 일정 전압레벨을 유지하도록 생성하는 바이어스 전압 생성부
    를 포함하는 집적회로 칩.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 일정 전압레벨은 상기 초기구간에서의 마지막 바이어스 전압 레벨과 동일한
    집적회로 칩.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 오실레이터는 상기 데이터 패킷의 전송구간에서 활성화되는
    집적회로 칩.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 15항에 있어서,
    상기 내부회로는 상기 데이터 패킷의 전송구간을 나타내는 출력 활성화신호를 생성하고,
    상기 집적회로 칩은 상기 출력 활성화신호의 초기 활성화구간 동안에 활성화되는 초기구간 신호를 생성하는 초기구간 신호 생성부를 더 포함하고,
    상기 바이어스 전압 생성부는 상기 초기구간 신호가 활성화된 동안에 상기 바이어스 전압이 점차로 높아지도록 생성하는
    집적회로 칩.
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  23. 삭제
  24. 제1칩;
    제2칩; 및
    상기 제1칩과 제2칩 간의 데이터 채널을 포함하고,
    상기 제1칩은
    내부회로;
    스트로브 신호에 응답해 상기 내부회로의 데이터 패킷을 상기 데이터 채널로 출력하기 위한 데이터 출력회로;
    바이어스 전압에 대응하는 주파수를 갖는 상기 스트로브 신호를 생성하는 오실레이터; 및
    상기 데이터 패킷의 전송구간 중 초기구간에는 상기 바이어스 전압 레벨이 점차로 높아지도록 생성하고, 상기 초기구간 이후에는 상기 바이어스 전압이 일정 전압레벨을 유지하도록 생성하는 바이어스 전압 생성부
    를 포함하는 제1칩과 제2칩을 포함하는 시스템.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 24항에 있어서,
    상기 일정 전압레벨은 상기 초기구간에서의 마지막 바이어스 전압 레벨과 동일한
    제1칩과 제2칩을 포함하는 시스템.
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