KR101895519B1 - 반도체 메모리 장치 - Google Patents

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Abstract

데이터 스트로브 신호의 프리앰블 구간을 다양하게 지원하는 반도체 메모리 장치에 관한 것으로, 외부 어드레스에 응답하여 컬럼 선택 신호와 쓰기 인에이블 신호를 출력하기 위한 내부 신호 생성부; 쓰기 인에이블 신호에 응답하여 외부 데이터에 대응하는 내부 데이터를 출력하기 위한 쓰기 회로부; 컬럼 선택 신호에 응답하여 내부 데이터를 저장하기 위한 코어부; 및 외부 커맨드, 내부 동기 신호 및 프리앰블 관련 정보에 기초하여 내부 신호 생성부와 쓰기 회로부의 출력 타이밍을 제어하기 위한 출력 타이밍 제어부를 포함하는 반도체 메모리 장치가 제공된다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 더욱 상세하게는 반도체 메모리 장치에 관한 것이며, 특히 데이터 스트로브 신호의 프리앰블 구간을 다양하게 지원하는 동기식 반도체 메모리 장치에 관한 것이다.
일반적으로, DRAM을 비롯한 반도체 메모리 장치는 칩셋(예:메모리 컨트롤러)으로부터 라이트 데이터를 받아들이고, 칩셋으로 리드 데이터를 전송한다. 한편, 동기식 반도체 메모리 장치의 경우, 칩셋과 메모리가 모두 시스템 클럭에 의해 동기되어 동작한다. 그런데, 칩셋으로부터 데이터를 반도체 메모리 장치에 전달할 때 데이터와 시스템 클럭의 로딩(loading)과 궤적(trace)이 서로 다르고, 또 시스템 클럭과 다수의 메모리 간의 위치 차이에 의해 데이터와 시스템 클럭 간에 스큐(skew)가 발생한다.
이러한 데이터와 시스템 클럭 간의 스큐를 줄이기 위하여, 칩셋에서 데이터를 메모리로 전송할 때 데이터와 함께 데이터 스트로브 신호(DQS)를 함께 전송한다. 데이터 스트로브 신호(DQS)는 일명 에코 클럭(echo clock)이라 불리우며, 데이터와 동일한 로딩과 궤적을 가지기 때문에 메모리 측에서 이 신호를 이용하여 데이터를 스트로빙하면 시스템 클럭과 메모리 간의 위치 차이에 의해 발생하는 스큐를 최소화할 수 있다. 한편, 리드 동작시에는 메모리가 데이터와 함께 리드 DQS를 칩셋으로 전송하게 된다.
한편, 데이터 스트로브 신호(DQS)는 데이터가 입력되기 한 주기(1tCK) 전에 데이터 전송의 시작을 알리는 프리앰블(preamble) 구간을 가진다. 예컨대, 데이터 스트로브 신호(DQS)는 프리앰블 구간을 거치면서 하이 임피던스(Hi-Z) 상태에서 토글링을 시작하거나 또는 논리 로우 레벨로 전환된다.
도 1에는 종래기술에 따른 반도체 메모리 장치의 라이트 경로를 설명하기 위한 블록 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 메모리 장치(100)는 외부 커맨드(RAS#, CAS#, WE#)를 입력받기 위한 커맨드 입력부(101)와, 커맨드 입력부(101)를 통해 입력된 커맨드를 디코딩하여 제1 및 제2 내부 커맨드(CASP10YA, CASPWT)를 생성하기 위한 커맨드 디코더(103)와, 외부 어드레스(A0 ~ Ak)를 입력받기 위한 어드레스 입력부(105)와, 어드레스 입력부(105)를 통해 입력된 어드레스에 대응하는 컬럼 어드레스(AY(0~k))를 제1 내부 커맨드(CASP10YA)에 응답하여 생성하기 위한 컬럼 어드레스 생성부(107)와, 컬럼 어드레스(AY(0~k))에 응답하여 쓰기 인에이블 신호(BWEN)와 컬럼 선택 신호(Yi)를 생성하기 위한 어드레스 디코더(109)와, 제1 및 제2 버스트 렝쓰(Burst Length) 정보에 응답하여 제2 내부 커맨드(CASPWT)를 내부 데이터 스트로브 신호(IDQS_WT)에 동기시켜 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)로서 생성하고, 제2 내부 커맨드(CASPWT)를 내부 클럭 신호(ICLK_WT)에 동기시켜 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 생성하기 위한 스트로브 커맨드 생성부(111)와, 외부 데이터(DIN)를 입력받기 위한 데이터 입력부(113)와, 데이터 입력부(113)를 통해 입력된 데이터를 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)에 응답하여 정렬하기 위한 데이터 정렬부(115)와, 데이터 정렬부(115)에 정렬된 데이터(DIN_AGLN)를 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)에 응답하여 글로벌 입출력(Clobal Input/Output : GIO) 라인으로 전달하기 위한 데이터 구동부(117)와, 글로벌 입출력 라인을 통해 전달되는 데이터(DIN_GIO)를 쓰기 인에이블 신호(BWEN)에 응답하여 출력하기 위한 쓰기 구동부(119)와, 쓰기 구동부(119)로부터 출력되는 데이터를 컬럼 선택 신호(Yi)에 응답하여 저장하기 위한 코어부(121)를 포함한다.
이하, 종래기술에 따른 반도체 메모리 장치(100)의 동작을 도 2를 참조하여 설명한다.
도 2에는 종래기술에 따른 반도체 메모리 장치(100)의 동작을 설명하기 위한 타이밍도가 도시되어 있다.
도 2를 참조하면, 내부 데이터 스트로브 신호(IDQS_WT)의 라이징 에지와 폴링 에지에 맞춰 버스트 렝쓰 '8'을 가지는 외부 데이터(DIN)가 데이터 입력부(113)를 통해 입력된다.
그러면, 커맨드 디코더(103)는 외부 커맨드(RAS#, CAS#, WE#)에 대응하는 제1 및 제2 내부 커맨드(CASP10YA, CASPWT)를 생성한다.
우선적으로, 스트로브 커맨드 생성부(111)는 제2 내부 커맨드(CASPWT)를 데이터 스트로브 신호(IDQS_WT)에 동기시켜 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)로서 출력하고, 제2 내부 커맨드(CASPWT)를 내부 클럭 신호(ICLK_WT)에 동기시켜 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력한다. 이때, 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)는 데이터 스트로브 신호 도메인(DQS domain)임을 알 수 있고, 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)는 클럭 신호 도메인(CLK domain)임을 알 수 있다. 데이터 정렬부(115)는 제1 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1)의 폴링 에지에 맞춰 앞서 입력된 4개의 데이터(R1, F1, R0, F0)를 정렬하고, 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS2)의 폴링 에지에 맞춰 나머지 4개의 데이터(R3, F3, R2, F2)를 정렬한다. 이러한 상태에서, 데이터 구동부(117)는 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)의 라이징 에지에 맞춰 정렬된 데이터(DIN_ALGN)를 글로벌 입출력 라인을 통해 전송한다.
한편, 컬럼 어드레스 생성부(107)는 제1 내부 커맨드(CASP10YA)에 응답하여 외부 어드레스(A0 ~ Ak)에 대응하는 컬럼 어드레스(AY(0~k))를 생성하고, 어드레스 디코더(109)는 컬럼 어드레스(AY(0~k))에 따라 쓰기 인에이블 신호(BWEN)와 컬럼 선택 신호(Yi)를 생성한다.
이에 따라, 쓰기 구동부(119)는 글로벌 입출력 라인에 실린 데이터를 쓰기 인에이블 신호(BWEN)에 응답하여 코어부(121)로 전송하고, 코어부(121)는 쓰기 구동부(119)로부터 전송된 데이터를 컬럼 선택 신호(Yi)에 응답하여 비트라인 감지증폭기(BLSA)를 통해 해당 메모리 셀(도면에 미도시)에 저장한다.
그러나, 상기와 같은 구성을 가지는 반도체 메모리 장치(100)는 다음과 같은 문제점이 있다.
먼저, 종래기술에 따른 반도체 메모리 장치(100)의 문제점을 설명하기에 앞서 데이터의 도메인 크로싱 마진(tDQSS)에 대하여 간단하게 설명한다. 데이터의 도메인 크로싱 마진(tDQSS)은 내부 데이터 스트로브 신호(IDQS_WT)와 내부 클럭 신호(ICLK_WT) 사이에 발생하는 스큐(skew)의 허용 범위를 말하며, 이는 스펙(Spec.)으로 정해져 있다. 한편, 점점 고속화되어 가는 차세대 반도체 메모리 장치는 고속 동작에 따라 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 다양하게 지원하고 있으며, 다양하게 지원되는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간에 맞춰 데이터 도메인 크로싱 마진(tDQSS)도 다양하게 적용되고 있다.
그런데, 다양하게 지원되는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간에 대응하여 다양하게 적용되는 데이터의 도메인 크로싱 마진(tDQSS)이 스펙(Spec.)을 만족해야 하지만, 종래기술에 따른 반도체 메모리 장치(100)는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간이 다양하게 지원되는 차세대 반도체 메모리 장치에 적용하기가 용이하지 못하다. 다시 말해, 데이터 스트로브 신호 도메인(DQS domain)에서 생성되는 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS2)와 클럭 신호 도메인(CLK domian)에서 생성되는 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)는 데이터의 도메인 크로싱 마진(tDQSS)이 스펙(Spec.)을 만족해야 하는데, 이때 다양하게 지원되는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간에 대응하여 데이터의 도메인 크로싱 마진(tDQSS)의 스펙(Spec.)이 달라지므로, 프리앰블 구간에 대응하여 데이터의 도메인 크로싱 마진(tDQSS)을 달리 가져가는 것이 좋다. 예컨대, 프리앰블 구간이 내부 데이터 스트로브 신호(IDQS_WT)의 1주기(1tCK)를 지원하는 모드에 비하여 2주기(2tCK)를 지원하는 모드에서는 데이터의 도메인 크로싱 마진(tDQSS)의 스펙(Spec.)이 2배로 증가하며, 이를 만족하기 위해서는 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS2)와 데이터 구동제어 커맨드(CASPWT_LOAD_CLK) 사이의 데이터의 도메인 크로싱 마진(tDQSS)을 더 크게 가져가는 것이 좋다.
따라서, 다양하게 지원되는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간에 대응하여 다양하게 적용되는 데이터의 도메인 크로싱 마진(tDQSS)이 스펙(Spec.)을 만족하도록 쓰기 동작 시 생성되는 일부의 커맨드 신호들의 출력 타이밍을 제어할 필요가 있다.
본 발명은 다양하게 지원되는 내부 데이터 스트로브 신호의 프리앰블 구간에 대응하여 쓰기 동작 시 생성되는 일부의 커맨드 신호들의 출력 타이밍을 제어하기 위한 반도체 메모리 장치를 제공한다.
본 발명의 일 측면에 따르면, 본 발명은 외부 어드레스에 응답하여 컬럼 선택 신호와 쓰기 인에이블 신호를 출력하기 위한 내부 신호 생성부; 쓰기 인에이블 신호에 응답하여 외부 데이터에 대응하는 내부 데이터를 출력하기 위한 쓰기 회로부; 컬럼 선택 신호에 응답하여 내부 데이터를 저장하기 위한 코어부; 및 외부 커맨드, 내부 동기 신호 및 프리앰블 관련 정보에 기초하여 내부 신호 생성부 및 쓰기 회로부의 출력 타이밍을 제어하기 위한 출력 타이밍 제어부를 포함한다.
본 발명의 다른 측면에 따르면, 본 발명은 외부 커맨드에 응답하여 제1 및 제2 내부 커맨드를 생성하기 위한 내부 커맨드 생성부; 제1 내부 커맨드를 예정된 제1 구간만큼 지연시킨 제3 내부 커맨드와 제1 내부 커맨드 중 어느 하나를 프리앰블 구간 정보에 따라 선택적으로 전달하기 위한 제1 커맨드 전달부; 외부 어드레스와 제1 커맨드 전달부로부터 전달되는 내부 커맨드에 응답하여 컬럼 선택 신호와 쓰기 인에이블 신호를 생성하기 위한 내부 신호 생성부; 내부 동기 신호에 응답하여 제2 내부 커맨드를 예정된 제2 구간만큼 지연시켜 제1 스트로브 커맨드를 생성하기 위한 스트로브 커맨드 생성부; 제1 스트로브 커맨드를 제1 구간만큼 지연시킨 제2 스트로브 커맨드와 제1 스트로브 커맨드 중 어느 하나를 프리앰블 구간 정보에 따라 선택적으로 전달하기 위한 제2 커맨드 전달부; 쓰기 인에이블 신호와 제2 커맨드 전달부로부터 전달되는 스트로브 커맨드에 응답하여 외부 데이터에 대응하는 내부 데이터를 생성하기 위한 쓰기 회로부; 및 컬럼 선택 신호에 응답하여 내부 데이터를 저장하기 위한 코어부를 포함한다.
다양하게 지원되는 데이터 스트로브 신호의 프리앰블 구간에 대응하여 쓰기 동작과 관련된 일부의 회로들의 동작 타이밍을 제어함으로써, 스펙(Spec.)에 정해져 있는 데이터의 도메인 크로싱 마진(tDQSS)을 다양하게 지원되는 프리앰블 구간에 대응하여 안정적으로 유지할 수 있는 효과가 있다.
도 1은 종래기술에 따른 반도체 메모리 장치의 블록 구성도이다.
도 2는 도 1에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록 구성도이다.
도 4는 도 3에 도시된 제1 커맨드 전달부의 내부 구성도이다.
도 5는 도 3에 도시된 제2 커맨드 전달부의 내부 구성도이다.
도 6 및 도 7은 도 3에 도시된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
본 발명의 실시예에서는 데이터 스트로브 신호의 프리앰블 구간이 '1tCK(1주기)' 및 '2tCK(2주기)'를 지원하는 것으로 예를 들어 설명한다.
도 3에는 본 발명의 실시예에 따른 반도체 메모리 장치가 블록 구성도로 도시되어 있고, 도 4에는 도 3에 도시된 제1 커맨드 전달부의 내부 구성도가 도시되어 있으며, 도 5에는 도 3에 도시된 제2 커맨드 전달부의 내부 구성도가 도시되어 있다.
도 3을 참조하면, 반도체 메모리 장치(200)는 외부 어드레스(A0 ~ Ak)에 응답하여 컬럼 선택 신호(Yi)와 쓰기 인에이블 신호(BWEN)를 출력하기 위한 내부 신호 생성부(210)와, 쓰기 인에이블 신호(BWEN)와 내부 스트로브 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2, CASPWT_LOAD_CLK)에 응답하여 외부 데이터(DIN)에 대응하는 내부 데이터를 출력하기 위한 쓰기 회로부(220)와, 컬럼 선택 신호(Yi)에 응답하여 내부 데이터를 저장하기 위한 코어부(230)와, 외부 커맨드(RAS#, CAS#, WE#), 내부 동기 신호(IDQS_WT, ICLK_WT, ICLK_CMD) 및 프리앰블 관련 정보(DQS_PREAMBLE, BL4, BL8)에 기초하여 내부 신호 생성부(210)와 쓰기 회로부(220)의 출력 타이밍을 제어하기 위한 출력 타이밍 제어부(240)를 포함한다.
여기서, 내부 동기 신호(IDQS_WT, ICLK_WT, ICLK_CMD)는 내부 데이터 스트로브 신호(IDQS_WT)와 내부 클럭 신호(ICLK_WT, ICLK_CMD)를 포함한다. 그리고, 내부 스트로브 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2, CASPWT_LOAD_CLK)는 출력 타이밍 제어부(240)에 의해 생성되며 내부 데이터 스트로브 신호(IDQS_WT)에 동기된 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)와, 내부 클럭 신호(ICLK_WT)에 동기된 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)를 포함한다. 다시 말해, 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)는 DQS 도메인(domain) 신호이고, 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)는 클럭 도메인 신호이다. 또한, 프리앰블 관련 정보(DQS_PREAMBLE, BL4, BL8)는 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블(Preamble) 구간을 나타내는 프리앰블 구간 정보(DQS_PREAMBLE)와, 버스트 렝쓰(Burst Length)를 나타내는 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)를 포함한다. 여기서, 프리앰블 구간 정보(DQS_PREAMBLE)는 논리 레벨에 따라 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간이 '1tCK'인지 또는 '2tCK'인지를 나타내고, 제1 버스트 렝쓰 정보(BL4)는 '4Bit'의 데이터가 연속해서 입력될 때 활성화되며, 제2 버스트 렝스 정보(BL8)는 '8bit'의 데이터가 연속해서 입력될 때 활성화된다. 한편, 도면에 미도시되어 있지만, 프리앰블 구간 정보(DQS_PREAMBLE)와 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)는 모드 레지스터 셋(Mode Register Set : MRS)으로부터 제공된다.
내부 신호 생성부(210)는 외부 어드레스(A0 ~ Ak)를 입력받기 위한 어드레스 입력부(211)와, 출력 타이밍 제어부(240)로부터 출력되는 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)에 응답하여 어드레스 입력부(211)를 통해 입력된 어드레스에 대응하는 컬럼 어드레스(AY(0~k))를 생성하기 위한 컬럼 어드레스 생성부(213)와, 컬럼 어드레스(AY(0~k))를 디코딩하여 컬럼 선택 신호(Yi)와 쓰기 인에이블 신호(BWEN)를 출력하기 위한 어드레스 디코더(215)를 포함한다. 여기서, 어드레스 입력부(211)는 외부 어드레스(A0 ~ Ak)를 버퍼링하기 위한 어드레스 버퍼부(BUF1)와, 어드레스 버퍼부(BUF1)에 의해 버퍼링된 어드레스를 래치하기 위한 어드레스 래치부(LAT1)를 포함할 수 있다. 또한, 어드레스 디코더(215)는 컬럼 어드레스(AY(0~k))를 1차적으로 디코딩하기 위한 어드레스 프리 디코더(Y-PreDEC)와, 어드레스 프리 디코더(Y-PreDEC)에 의해 1차적으로 디코딩된 컬럼 어드레스를 2차적으로 디코딩하기 위한 어드레스 메인 디코더(Y-DEC)를 포함할 수 있다.
쓰기 회로부(220)는 외부 데이터(DIN)를 입력받기 위한 데이터 입력부(221)와, 데이터 입력부(221)를 통해 입력된 데이터를 출력 타이밍 제어부(240)로부터 출력되는 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)에 응답하여 정렬하기 위한 데이터 정렬부(223)와, 데이터 정렬부(223)에 정렬된 데이터(DIN_AGLN)를 출력 타이밍 제어부(240)로부터 출력되는 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)에 응답하여 글로벌 입출력(Global Input/Output : GIO) 라인으로 전달하기 위한 데이터 구동부(225)와, 글로벌 입출력(GIO) 라인을 통해 전달되는 데이터(DIN_GIO)를 쓰기 인에이블 신호(BWEN)에 응답하여 코어부(230)로 전달하기 위한 쓰기 구동부(227)를 포함한다.
여기서, 데이터 입력부(221)는 외부 데이터(DIN)를 버퍼링하기 위한 데이터 버퍼부(BUF2)와, 데이터 버퍼부(BUF2)에 의해 버퍼링된 데이터를 래치하기 위한 데이터 래치부(LAT2)를 포함한다.
출력 타이밍 제어부(240)는 외부 커맨드(RAS#, CAS#, WE#)에 응답하여 제1 및 제2 내부 커맨드(CASP10YA, CASPWT)를 생성하기 위한 내부 커맨드 생성부(241)와, 내부 클럭 신호(ICLK_WT, ICLK_CMD) 및 프리앰블 구간 정보(DQS_PREAMBLE)에 따라 제1 내부 커맨드(CASP10YA)를 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 전달하거나 또는 제1 내부 커맨드(CASP10YA)를 예정된 구간(예:1tCK)만큼 지연시켜 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 컬럼 어드레스 생성부(213)로 전달하기 위한 제1 커맨드 전달부(243)와, 내부 데이터 스트로브 신호(IDQS_WT)에 동기되어 제2 내부 커맨드(CASPWT)를 각각 예정된 구간 - 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)에 따라 동일하거나 또는 상이함 - 만큼 지연시켜 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)를 생성하고 내부 클럭 신호(ICLK_WT, ICLK_CMD)에 동기되어 제2 내부 커맨드(CASPWT)를 각각 예정된 구간만큼 지연시켜 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4)를 생성하기 위한 스트로브 커맨드 생성부(245)와, 제1 및 제2 버스트 렝쓰 정보(BL4, BL8), 프리앰블 구간 정보(DQS_PREAMBLE) 및 내부 클럭 신호(ICLK_WT, ICLK_CMD)에 응답하여 제1 스트로브 커맨드(CASPWT2)를 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 전달하거나 또는 제1 스트로브 커맨드(CASPWT2)를 예정된 구간(예:1tCK)만큼 지연시켜 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 데이터 구동부(225)로 전달하기 위한 제2 커맨드 전달부(247)를 포함한다.
여기서, 내부 커맨드 생성부(241)는 외부 커맨드(RAS#, CAS#, WE#)를 입력받기 위한 커맨드 입력부(241_1)와, 커맨드 입력부(241_1)를 통해 입력되는 커맨드를 디코딩하여 제1 및 제2 내부 커맨드(CASPWT)를 출력하기 위한 커맨드 디코더(241_3)를 포함한다. 커맨드 입력부(241_1)는 외부 커맨드(RAS#, CAS#, WE#)를 버퍼링하기 위한 커맨드 버퍼부(BUF3)와, 커맨드 버퍼부(BUF3)에 의해 버퍼링된 커맨드를 래치하기 위한 커맨드 래치부(LAT3)를 포함한다.
그리고, 제1 커맨드 전달부(243)는 도 4를 참조하여 설명한다. 도 4를 참조하면, 제1 내부 커맨드(CASP10YA)를 예정된 구간(1tCK)만큼 지연시켜 지연된 제1 내부 커맨드(CASP10YA_DELY)를 출력하기 위한 제1 지연부(243_1)와, 프리앰블 구간 정보(DQS_PREAMBLE)에 따라 제1 내부 커맨드(CASP10YA)와 지연된 제1 내부 커맨드(CASP10YA_DELY) 중 어느 하나를 선택적으로 출력하기 위한 제1 선택부(243_3)를 포함한다. 제1 지연부(243_1)는 제1 내부 커맨드(CASP10YA)를 내부 클럭 신호(ICLK_WT, ICLK_CMD)의 1주기(1tCK)만큼 지연시켜 지연된 제1 내부 커맨드(CASP10YA_DELY)를 출력하도록 D 플립플롭(Flip-Flop)으로 구성될 수 있다. 제1 선택부(243_3)는 프리앰블 구간 정보(DQS_PREAMBLE)의 논리 레벨에 따라 제1 내부 커맨드(CASP10YA)와 지연된 제1 내부 커맨드(CASP10YA) 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서(Multiplexer)로 구성될 수 있다.
또한, 스트로브 커맨드 생성부(245)는 도면에 자세하게 도시되지 않았지만 내부 데이터 스트로브 신호(IDQS_WT)에 응답하여 제2 내부 커맨드(CASPWT)를 순차적으로 쉬프팅하고 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)에 따라 쉬프팅된 스트로브 커맨드 중에서 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)를 선택하여 출력하기 위한 제1 회로와, 내부 클럭 신호(ICLK_WT, ICLK_CMD)에 응답하여 제2 내부 커맨드(CASPWT)를 순차적으로 쉬프팅하여 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4)를 생성하기 위한 제2 회로를 포함한다. 예컨대, 제1 및 제2 회로는 쉬프팅부를 포함할 수 있다.
한편, 제2 커맨드 전달부(247)는 도 5를 참조하여 설명한다. 도 5를 참조하면, 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)를 논리 연산하기 위한 논리 연산부(247_1)와, 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4) 중 어느 하나를 상기 논리 연산부(247_1)로부터 출력되는 논리 연산 결과에 따라 선택적으로 출력하기 위한 제2 선택부(247_3)과, 제2 선택부(247_3)로부터 출력되는 스트로브 커맨드(CASPWTN)를 예정된 구간(예:1tCK)만큼 지연시켜 지연된 스트로브 커맨드(CASPWTN_DELY)를 출력하기 위한 제2 지연부(247_5)와, 스트로브 커맨드(CASPWTN)와 지연된 스트로브 커맨드(CASPWTN_DELY) 중 어느 하나를 프리앰블 구간 정보(DQS_PREAMBLE)에 따라 선택적으로 출력하기 위한 제3 선택부(247_7)를 포함한다.
여기서, 논리 연산부(247_1)는 제2 버스트 렝쓰 정보(BL8)를 반전시켜 출력하기 위한 인버터와, 인버터의 출력과 제1 버스트 렝쓰 정보(BL4)를 부정 논리곱 연산하여 그 논리 연산 결과를 제2 선택부(247_3)로 출력하기 위한 낸드 게이트를 포함하여 구성될 수 있다. 그리고, 제2 선택부(247_3)는 논리 연산부(247_1)의 출력신호의 논리 레벨에 따라 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4) 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서(Multiplexer)로 구성될 수 있다. 또한, 제2 지연부(247_5)는 내부 클럭 신호(ICLK_WT, ICLK_CMD)의 1주기(1tCK)만큼 지연시켜 지연된 스트로브 커맨드(CASPWTN_DELY)를 출력하도록 D 플립플롭(Flip-Flop)으로 구성될 수 있다. 또한, 제3 선택부(247_7)는 프리앰블 구간 정보(DQS_PREAMBLE)의 논리 레벨에 따라 스트로브 커맨드(CASPWTN)와 지연된 스트로브 커맨드(CASPWTN_DELY) 중 어느 하나를 선택하여 출력하기 위한 멀티플렉서(Multiplexer)로 구성될 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 메모리 장치(200)의 동작을 도 6 및 도 7을 참조하여 설명한다.
도 6에는 본 발명의 실시예에 따른 반도체 메모리 장치(200)가 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)에 기초하여 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)를 생성하는 과정을 설명하기 위한 타이밍도이고, 도 7에는 본 발명의 실시예에 따른 반도체 메모리 장치(200)가 프리앰블 구간 정보(DQS_PREAMBLE)에 기초하여 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)를 생성하는 과정을 설명하기 위한 타이밍도이다.
먼저, 도 6을 참조하면, 커맨드 디코더(241_3)는 입력된 외부 커맨드(RAS#, CAS#, WE#)에 따라 제2 내부 커맨드(CASPWT)를 생성한다.
그리고, 스트로브 커맨드 생성부(245)는 제2 내부 커맨드(CASPWT)를 내부 데이터 스트로브 신호(IDQS_WT)의 라이징 에지에 동기시켜 복수의 쉬프팅된 스트로브 커맨드(LOAD0, LOAD1, LOAD2)를 생성하고, 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)에 따라 복수의 쉬프팅된 스트로브 커맨드(LOAD0, LOAD1, LOAD2) 중에서 일부를 선택하여 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)로서 출력한다. 이때, 제1 버스트 렝쓰 정보(BL4)가 활성화된 경우에는 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)가 동일 타이밍에 출력되고, 제2 버스트 렝쓰 정보(BL8)가 활성화된 경우에는 제1 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1)가 출력된 다음 예정된 구간 - 예컨대, 내부 데이터 스트로브 신호(IDQS_WT)의 2주기(2tCK)에 대응하는 구간임 - 이후에 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS2)가 출력된다.
그러면, 데이터 정렬부(223)는 입력된 외부 데이터(DIN)를 제1 및 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1, CASPWT_LOAD_DQS2)에 응답하여 정렬한다. 예컨대, 외부 데이터(DIN)의 버스트 렝쓰가 '8'인 경우를 설명하면, 데이터 정렬부(223)는 제1 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS1)의 폴링 에지에 동기되어 앞서 입력된 4개의 데이터를 정렬하고 제2 데이터 정렬제어 커맨드(CASPWT_LOAD_DQS2)의 폴링 에지에 동기되어 나머지 4개의 데이터를 정렬한다.
이어서, 도 7을 참조하면, 스트로브 커맨드 생성부(245)는 제2 내부 커맨드(CASPWT)를 내부 클럭 신호(ICLK_WT, ICLK_CMD)의 라이징 에지에 동기시켜 복수의 쉬프팅된 스트로브 커맨드(CASPWT-1, CASPWT0, CASPWT1, CASPWT2, CASPWT3, CASPWT4)를 생성하고 이 중에서 이미 정해진 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4)만을 선택하여 출력한다.
그리고, 제2 커맨드 전달부(247)는 제1 및 제2 버스트 렝쓰 정보(BL4, BL8)에 따라 제1 및 제2 스트로브 커맨드(CASPWT2, CASPWT4) 중 어느 하나를 선택하고, 프리앰블 구간 정보(DQS_PREAMBLE)에 따라, 선택된 스트로브 커맨드(CASPWTN)를 그대로 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력하거나 또는 선택된 스트로브 커맨드(CASPWTN)를 예정된 구간만큼 지연시켜 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력한다. 예컨대, 제1 버스트 렝쓰 정보(BL4)가 활성화되고 프리앰블 구간 정보(DQS_PREAMBLE)가 비활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '1tCK'로 지원하는 경우임 - 되면, 제1 스트로브 커맨드(CASPWT2)가 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력된다. 또는, 제1 버스트 렝쓰 정보(BL4)가 활성화되고 프리앰블 구간 정보(DQS_PREAMBLE)가 활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '2tCK'로 지원하는 경우임 - 되면, 제1 스트로브 커맨드(CASPWT2)보다 '1tCK' 지연된 스트로브 커맨드가 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력된다. 또는, 제2 버스트 렝쓰 정보(BL8)가 활성화되고 프리앰블 구간 정보(DQS_PREAMBLE)가 1l활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '1tCK'로 지원하는 경우임 - 되면, 제2 스트로브 커맨드(CASPWT4)가 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력된다. 또는, 제2 버스트 렝쓰 정보(BL8)가 활성화되고 프리앰블 구간 정보(DQS_PREAMBLE)가 활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '2tCK'로 지원하는 경우임 - 되면, 제2 스트로브 커맨드(CASPWT4)보다 '1tCK' 지연된 스트로브 커맨드가 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)로서 출력된다.
그러면, 데이터 구동부(225)는 데이터 구동제어 커맨드(CASPWT_LOAD_CLK)에 응답하여 데이터 정렬부(223)에 정렬된 데이터(DIN_AGLN)를 글로벌 입출력(GIO) 라인에 실어준다.
한편, 커맨드 디코더(241_3)는 입력된 외부 커맨드(RAS#, CAS#, WE#)에 응답하여 제1 내부 커맨드(CASP10YA)를 생성한다. 이때, 제1 내부 커맨드(CASP10YA)는 제2 내부 커맨드(CASPWT)보다 늦게 생성되는 것이 좋다. 이는 쓰기 동작 시 쓰기 회로부(220) 및 코어부(230)를 최종적으로 제어하기 위함이다.
그리고, 제1 커맨드 전달부(243)는 프리앰블 구간 정보(DQS_PREAMBLE)의 활성화 여부에 따라 제1 내부 커맨드(CASP10YA)를 그대로 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 출력하거나 또는 제1 내부 커맨드(CASP10YA)를 예정된 구간만큼 지연시켜 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 출력한다. 예컨대, 프리앰블 구간 정보(DQS_PREAMBLE)가 비활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '1tCK'로 지원하는 경우임 - 되면, 제1 내부 커맨드(CASP10YA)가 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 출력된다. 이와는 달리, 프리앰블 구간 정보(DQS_PREAMBLE)가 활성화 - 내부 데이터 스트로브 신호(IDQS_WT)의 프리앰블 구간을 '2tCK'로 지원하는 경우임 - 되면, 제1 내부 커맨드(CASP10YA)보다 '1tCK' 지연된 내부 커맨드가 컬럼 어드레스 출력제어 커맨드(CASP10YA_LOAD_CLK)로서 출력된다.
그러면, 컬럼 어드레스 생성부(213)는 외부 어드레스(A0 ~ Ak)에 대응하는 컬럼 어드레스(AY(0~k))를 생성하고, 어드레스 디코더(215)는 컬럼 어드레스(AY(0~k))에 따라 쓰기 인에이블 신호(BWEN)와 컬럼 선택 신호(Yi)를 출력한다.
이에 따라, 쓰기 구동부(227)는 쓰기 인에이블 신호(BWEN)에 응답하여 글로벌 입출력(GIO) 라인에 실린 데이터(DIN_GIO)를 코어부(230)로 전달하고, 코어부(230)는 컬럼 어드레스(AY(0~k))에 따라 대응하는 비트라인 감지증폭기(BLSA)를 인에이블시켜 대응하는 메모리 셀(도면에 미도시)에 데이터를 저장한다.
이와 같은 본 발명의 실시예에 따르면, 다양하게 지원되는 프리앰블 구간에 대응하여 쓰기 동작과 관련된 회로들 - 데이터 구동부(225), 쓰기 구동부(227), 코어부(230)를 포함함 - 의 동작 타이밍을 제어함으로써, 스펙(Spec.)에 정해져 있는 데이터의 도메인 크로싱 마진(tDQSS)을 다양하게 지원되는 프리앰블 구간에 대응하여 안정적으로 유지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200 : 반도체 메모리 장치 210 : 내부 신호 생성부
211 : 어드레스 입력부 213 : 컬럼 어드레스 생성부
215 : 어드레스 디코더 220 : 쓰기 회로부
221 : 데이터 입력부 223 : 데이터 정렬부
225 : 데이터 구동부 227 : 쓰기 구동부
230 : 코어부 240 : 출력 타이밍 제어부
241 : 내부 커맨드 생성부 241_1 : 커맨드 입력부
241_3 : 커맨드 디코더 243 : 제1 커맨드 전달부
243_1 : 제1 지연부 243_3 : 제1 선택부
245 : 스트로브 커맨드 생성부 247 : 제2 커맨드 전달부
247_1 : 논리 연산부 247_3 : 제2 선택부
247_5 : 제2 지연부 247_7 : 제3 선택부

Claims (20)

  1. 외부 어드레스에 응답하여 컬럼 선택 신호와 쓰기 인에이블 신호를 출력하기 위한 내부 신호 생성부;
    상기 쓰기 인에이블 신호에 응답하여 외부 데이터에 대응하는 내부 데이터를 출력하기 위한 쓰기 회로부;
    상기 컬럼 선택 신호에 응답하여 상기 내부 데이터를 저장하기 위한 코어부; 및
    외부 커맨드, 내부 동기 신호 및 프리앰블 관련 정보에 기초하여 상기 내부 신호 생성부 및 상기 쓰기 회로부의 출력 타이밍을 제어하기 위한 출력 타이밍 제어부
    를 포함하는 반도체 메모리 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 내부 동기 신호는 내부 데이터 스트로브 신호와 내부 클럭 신호를 포함하는 반도체 메모리 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제2항에 있어서,
    상기 프리앰블 관련 정보는 상기 내부 데이터 스트로브 신호의 프리앰블(Preamble) 구간을 나타내는 제1 정보와, 버스트 렝쓰(Burst Length)를 나타내는 제2 정보를 포함하는 반도체 메모리 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1 및 제2 정보는 모드 레지스터 셋(Mode Register Set : MRS)으로부터 제공되는 반도체 메모리 장치.
  5. 외부 커맨드에 응답하여 제1 및 제2 내부 커맨드를 생성하기 위한 내부 커맨드 생성부;
    상기 제1 내부 커맨드를 예정된 제1 구간만큼 지연시킨 제3 내부 커맨드와 상기 제1 내부 커맨드 중 어느 하나를 프리앰블 구간 정보에 따라 선택적으로 전달하기 위한 제1 커맨드 전달부;
    외부 어드레스와 상기 제1 커맨드 전달부로부터 전달되는 내부 커맨드에 응답하여 컬럼 선택 신호와 쓰기 인에이블 신호를 생성하기 위한 내부 신호 생성부;
    내부 동기 신호에 응답하여 상기 제2 내부 커맨드를 예정된 제2 구간만큼 지연시켜 제1 스트로브 커맨드를 생성하기 위한 스트로브 커맨드 생성부;
    상기 제1 스트로브 커맨드를 상기 제1 구간만큼 지연시킨 제2 스트로브 커맨드와 상기 제1 스트로브 커맨드 중 어느 하나를 상기 프리앰블 구간 정보에 따라 선택적으로 전달하기 위한 제2 커맨드 전달부;
    상기 쓰기 인에이블 신호와 상기 제2 커맨드 전달부로부터 전달되는 스트로브 커맨드에 응답하여 외부 데이터에 대응하는 내부 데이터를 생성하기 위한 쓰기 회로부; 및
    상기 컬럼 선택 신호에 응답하여 상기 내부 데이터를 저장하기 위한 코어부
    를 포함하는 반도체 메모리 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 내부 동기 신호는 내부 클럭 신호를 포함하는 반도체 메모리 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항에 있어서,
    상기 프리앰블 구간 정보는 내부 데이터 스트로브 신호의 프리앰블 구간을 나타내는 반도체 메모리 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제7항에 있어서,
    상기 스트로브 커맨드 생성부는 상기 내부 데이터 스트로브 신호에 동기된 적어도 하나의 제2 스트로브 커맨드를 더 생성하되, 적어도 하나의 버스트 렝쓰(Burst Length) 정보에 따라 상기 제2 내부 커맨드를 동일한 구간만큼 또는 서로 상이한 구간만큼 지연시켜 복수의 제2 스트로브 커맨드를 생성하는 반도체 메모리 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 프리앰블 구간 정보와 상기 버스트 렝쓰 정보는 모드 레지스터 셋(Mode Register Set : MRS)으로부터 제공되는 반도체 메모리 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 내부 커맨드 생성부는,
    상기 외부 커맨드를 입력받기 위한 제1 입력부; 및
    상기 제1 입력부를 통해 입력되는 외부 커맨드를 디코딩하여 상기 제1 및 제2 내부 커맨드를 출력하기 위한 커맨드 디코더를 포함하는 반도체 메모리 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항 또는 제10항에 있어서,
    상기 제1 내부 커맨드는 상기 제2 내부 커맨드보다 늦게 생성되는 반도체 메모리 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항 또는 제7항에 있어서,
    상기 제1 커맨드 전달부는,
    상기 제1 내부 커맨드를 상기 제1 구간만큼 지연시켜 상기 제3 내부 커맨드를 출력하기 위한 제1 지연부; 및
    상기 프리앰블 구간 정보에 따라 상기 제1 내부 커맨드와 상기 제3 내부 커맨드 중 어느 하나를 선택적으로 출력하기 위한 제1 선택부를 포함하는 반도체 메모리 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 내부 커맨드 생성부는 상기 내부 클럭 신호에 동기되어 상기 제1 내부 커맨드를 생성하며,
    상기 제1 지연부는 상기 내부 클럭 신호에 동기되어 상기 제3 내부 커맨드를 출력하는 반도체 메모리 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항 내지 제7항 중 어느 한 항에 있어서,
    상기 내부 신호 생성부는,
    상기 외부 어드레스를 입력받기 위한 제2 입력부;
    상기 제1 커맨드 전달부로부터 전달되는 내부 커맨드에 응답하여 상기 제2 입력부를 통해 입력된 외부 어드레스에 대응하는 컬럼 어드레스를 생성하기 위한 컬럼 어드레스 생성부; 및
    상기 컬럼 어드레스를 디코딩하여 상기 컬럼 선택 신호와 상기 쓰기 인에이블 신호를 출력하기 위한 어드레스 디코더를 포함하는 반도체 메모리 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제14항에 있어서,
    상기 어드레스 디코더는,
    상기 컬럼 어드레스를 1차적으로 디코딩하기 위한 어드레스 프리 디코더; 및
    상기 어드레스 프리 디코더로부터 출력되는 1차적으로 디코딩된 컬럼 어드레스를 2차적으로 디코딩하기 위한 어드레스 메인 디코더를 포함하는 반도체 메모리 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제6항 내지 제8항 중 어느 한 항에 있어서,
    상기 스트로브 커맨드 생성부는 상기 내부 클럭 신호에 응답하여 상기 제2 내부 커맨드를 순차적으로 쉬프팅하기 위한 쉬프팅부를 포함하는 반도체 메모리 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제16항에 있어서,
    상기 제2 커맨드 전달부는,
    상기 쉬프팅부로부터 순차적으로 출력되는 복수의 제1 스트로브 커맨드 중 어느 하나를 적어도 하나의 버스트 렝쓰 정보에 따라 선택적으로 출력하기 위한 제2 선택부;
    상기 제2 선택부로부터 출력되는 제3 스트로브 커맨드를 상기 제1 구간만큼 지연시켜 상기 제2 스트로브 커맨드를 출력하기 위한 제2 지연부; 및
    상기 제2 스트로브 커맨드와 상기 제3 스트로브 커맨드 중 어느 하나를 상기 프리앰블 구간 정보에 따라 선택적으로 출력하기 위한 제3 선택부를 포함하는 반도체 메모리 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 커맨드 전달부는 복수의 버스트 렝쓰 정보가 입력되는 경우에 상기 복수의 버스트 렝쓰 정보를 논리 연산하기 위한 논리 연산부를 더 포함하고,
    상기 제2 선택부는 상기 논리 연산부의 논리 연산 결과에 따라 상기 복수의 제1 스트로브 커맨드 중 어느 하나를 선택적으로 출력하는 반도체 메모리 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제17항에 있어서,
    상기 제2 지연부는 상기 내부 클럭 신호에 동기되어 상기 제2 스트로브 커맨드를 출력하는 반도체 메모리 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 쓰기 회로부는,
    외부 데이터를 입력받기 위한 제3 입력부;
    상기 제3 입력부를 통해 입력된 데이터를 상기 제2 스트로브 커맨드에 응답하여 정렬하기 위한 데이터 정렬부;
    상기 데이터 정렬부에 정렬된 데이터를 상기 제2 커맨드 전달부로부터 전달되는 스트로브 커맨드에 응답하여 글로벌 입출력 라인으로 전달하기 위한 데이터 구동부; 및
    상기 글로벌 입출력 라인을 통해 전달되는 데이터를 상기 쓰기 인에이블 신호에 응답하여 상기 코어부로 전달하기 위한 쓰기 구동부를 포함하는 반도체 메모리 장치.
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