KR100755371B1 - 반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법 - Google Patents

반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호발생방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이 장치의 레이턴시 신호 발생방법을 공개한다. 이 장치는 라이트 동작시에 데이터를 저장하고, 리드 동작시에 데이터를 출력하는 메모리 셀 어레이, 모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 회로, 캐스 레이턴시 신호에 해당하는 사이클에 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 프리앰블 사이클 신호에 해당하는 사이클에 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호 및 데이터 스트로우브 레이턴시 신호의 활성화 기간을 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호를 발생하는 레이턴시 신호 발생회로로 구성되어 있다. 따라서, 동작 주파수에 따라 데이터 스트로우브 레이턴시 신호의 프리앰블 신호의 발생 사이클을 가변하는 것이 가능하므로, 반도체 메모리 장치의 동작의 신뢰성이 향상될 수 있다.

Description

반도체 메모리 장치 및 이 장치의 데이터 스트로우브 신호 발생방법{Semiconductor memory device and data output strobe signal generating method thereof}
도1은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도이다.
도2는 도1에 나타낸 레이턴스 신호 발생회로의 일실시예의 구성을 나타내는 블록도이다.
도3은 도2에 나타낸 레이턴시 회로의 쉬프트 레지스터들 및 선택기들의 실시예의 구성을 나타내는 것이다.
도4는 도2에 나타낸 데이터 스트로우브 레이턴시 신호 발생기의 실시예의 구성을 나타내는 것이다.
도5는 도2에 나타낸 데이터 레이턴시 신호 발생기의 실시예의 구성을 나타내는 것이다.
도6a, b는 도2 내지 도5에 나타낸 레이턴시 신호 발생회로의 실시예의 동작을 설명하기 위한 동작 타이밍도들이다.
도7은 도1에 나타낸 레이턴시 신호 발생회로의 다른 실시예의 구성을 나타내는 블록도이다.
도8은 도7에 나타낸 레이턴시 신호 발생회로의 실시예의 동작을 설명하기 위 한 동작 타이밍도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 리드 동작시에 데이터 뿐만아니라 데이터 출력 스트로우브 신호를 발생하는 반도체 메모리 장치 및 이 장치의 레이턴시 신호 발생방법에 관한 것이다.
종래의 반도체 메모리 장치는 리드 동작시에 외부로부터 인가되는 클럭신호에 동기된 데이터와 데이터 스트로우브 신호를 발생한다. 그리고, 데이터 스트로우브 신호는 프리앰블 신호와 스트로우브 신호로 이루어지며, 프리앰블 신호는 스트로우브 신호가 발생되기 전에 발생된다. 프리앰블 신호가 발생되는 동안에 데이터는 출력되지 않으며, 데이터는 스트로우브 신호가 출력될 때 출력된다. 일반적으로, 프리앰블 신호는 1클럭 사이클동안 발생된다.
그러나, 반도체 메모리 장치가 점점 더 고속화되어감에 따라 1클럭 사이클동안 발생되는 프리앰블 신호를 가지는 데이터 스트로우브 신호의 스트로우브 신호가 수신측에 정확하게 인가될 수 없게 된다는 문제가 있다. 이와 같은 문제를 제거하기 위하여 프리앰블 신호의 발생 사이클을 증가시키게 되면 스트로우브 신호가 수신측에 정확하게 인가될 수 있게 된다.
그러나, 반도체 메모리 장치의 동작 주파수를 고려하지 않고 프리앰블 신호의 발생 사이클을 증가하는 것은 동작상의 오류를 불러 일으키게 된다. 따라서, 반 도체 메모리 장치의 동작 주파수에 적합한 클럭 사이클의 프리앰블 신호를 가지는 데이터 스트로우브 신호를 발생하는 반도체 메모리 장치의 필요성이 제기되었다.
본 발명의 목적은 데이터 스트로우브 신호의 프리앰블 신호의 발생 사이클을 가변하는 것이 가능한 반도체 메모리 장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 반도체 메모리 장치의 레이턴시 신호 발생방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 라이트 동작시에 데이터를 저장하고, 리드 동작시에 데이터를 출력하는 메모리 셀 어레이, 모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 수단, 및 상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호 및 상기 데이터 스트로우브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 레이턴시 신호 발생수단을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 라이 트 동작시에 데이터를 저장하고, 리드 동작시에 데이터를 출력하는 메모리 셀 어레이, 모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 수단, 상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생수단, 및 상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 출력되는 사이클에 맞추어서 데이터 레이턴시 신호를 활성화하고, 상기 버스트 길이 신호에 해당하는 사이클만큼 상기 데이터 레이턴시 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 레이턴시 신호를 발생하는 데이터 레이턴시 신호 발생수단을 구비하는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치는 외부로부터 인가되는 명령 신호를 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호 및 상기 리드 동작을 위한 리드 신호를 발생하는 명령어 디코더, 외부로부터 인가되는 외부 클럭신호에 동기된 지연 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연 클럭신호사이에 동기가 이루어지면 시작 신호를 발생하는 지연 동기 루프, 및 상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭 버퍼를 추가적으로 구비하는 것을 특징으로 한다.
상기 제1형태의 반도체 메모리 장치의 상기 레이턴시 신호 발생수단은 상기 시작 신호에 응답하여 초기화되고, 상기 캐스 레이턴시 신호 및 상기 프리앰블 사이클 신호, 상기 버퍼된 클럭신호, 및 상기 지연 클럭신호에 응답하여 상기 리드 명령을 입력하여 상기 캐스 레이턴시 신호에 해당하는 사이클에 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되는 레이턴시 신호를 발생하는 레이턴시 신호 발생기, 상기 레이턴시 신호의 활성화 기간을 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클만큼 유지한 후에 비활성화되는 상기 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생기, 및 상기 데이터 스트로우브 레이턴시 신호의 활성화 시점을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호를 발생하는 데이터 레이턴시 신호 발생기를 구비하는 것을 특징으로 한다.
그리고, 제1형태의 반도체 메모리 장치의 상기 레이턴시 신호 발생기는 상기 캐스 레이턴시 신호에 해당하는 사이클에서 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 뺀 사이클에 해당하는 제1제어신호를 발생하는 제1제어신호 발생기, 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 제2제어신호를 발생하는 제2제어신호 발생기, 상기 시작 신호를 소정 시간만큼 지연하여 지연된 시작 신호를 발생하는 지연기, 상기 시작 신호에 응답하여 초기값으로 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 버퍼된 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제1쉬프팅 출력신호들을 발생하는 제1쉬프트 레지스터, 상기 지연된 시작 신호에 응답하여 초기값을 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 지연 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제2쉬프팅 출력신호들을 발생하는 제2쉬프트 레지스터, 상기 제1쉬프팅 출력신호들에 응답하여 상기 리드 신호를 전송하는 제1스위치, 상기 제1스위치로부터 출력되는 신호를 저장하는 레지스터, 상기 제2쉬프팅 출력신호들에 응답하여 상기 레지스터로부터 출력되는 신호를 상기 레이턴시 신호로 발생하는 제2스위치를 구비하는 것을 특징으로 하고, 상기 데이터 스트로우브 레이턴시 신호 발생기는 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 신호를 엔코딩하는 엔코더, 및 상기 레이턴시 신호를 입력하고 상기 지연 클럭신호에 응답하여 상기 레이턴시 신호를 상기 엔코더의 출력신호에 해당하는 사이클만큼 신장하여 상기 데이터 스트로우브 레이턴시 신호를 발생하는 펄스폭 신장기를 구비하는 것을 특징으로 하고, 상기 데이터 레이턴시 신호 발생기는 상기 프리앰블 사이클 신호를 디코딩하는 디코더, 및 상기 데이터 스트로우브 레이턴시 신호를 입력하고 상기 지연 클럭신호에 응답하여 상기 데이터 스트로우브 레이턴시 신호의 활성화 시점을 상기 디코더의 출력신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 펄스폭 감소기를 구비하는 것을 특징으로 한다.
상기 제2형태의 반도체 메모리 장치의 상기 데이터 스트로우브 레이턴시 신 호 발생수단은 상기 시작 신호에 응답하여 초기화되고, 상기 캐스 레이턴시 신호 및 상기 프리앰블 사이클 신호, 상기 버퍼된 클럭신호, 및 상기 지연 클럭신호에 응답하여 상기 리드 명령을 입력하여 상기 캐스 레이턴시 신호에 해당하는 사이클에 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되는 레이턴시 신호를 발생하는 레이턴시 신호 발생기, 및 상기 레이턴시 신호의 활성화 기간을 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클만큼 유지한 후에 비활성화되는 상기 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생기를 구비하는 것을 특징으로 하고, 상기 레이턴시 신호 발생기 및 상기 데이터 스트로우브 레이턴시 신호 발생기는 상기 제1형태의 반도체 메모리 장치의 상기 레이턴시 신호 발생수단의 상기 레이턴시 신호 발생기 및 상기 데이터 스트로우브 레이턴시 신호 발생기와 동일한 구성을 가지는 것을 특징으로 한다.
그리고, 제2형태의 반도체 메모리 장치의 상기 데이터 레이턴시 신호 발생수단은 상기 시작 신호를 상기 소정 시간만큼 지연하여 지연된 시작 신호를 발생하는 지연기, 상기 시작 신호에 응답하여 초기값으로 설정되고, 상기 캐스 레이턴시 신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 버퍼된 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제1쉬프팅 출력신호들을 발생하는 제1쉬프트 레지스터, 상기 지연된 시작 신호에 응답하여 초기값을 설정되고, 상기 캐스 레이턴시 신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 지연 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제2쉬프팅 출력신호들을 발생하는 제2쉬프트 레지스터, 상기 제1쉬프팅 출력신호들에 응답하여 상기 리드 신호를 전송하는 제1스위치, 상기 제1스위치로부터 출력되는 신호를 저장하는 레지스터, 상기 제2쉬프팅 출력신호들에 응답하여 상기 레지스터로부터 출력되는 신호를 상기 레이턴시 신호로 발생하는 제2스위치, 및 상기 레이턴시 신호에 응답하여 활성화되고 상기 버스트 길이 신호에 해당하는 사이클만큼 상기 레이턴시 신호의 활성화 기간을 신장하는 펄스폭 신장기를 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 레이턴시 신호 발생방법은 모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 단계, 상기 캐스 레이턴시 신호에 해당하는 사이클에 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생 단계, 및 상기 데이터 스트로우브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 레이턴시 신호 발생 단계를 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 반도체 메모리 장치 및 이 장치 의 데이터 스트로우브 신호 발생방법을 설명하면 다음과 같다.
도1은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 블록도로서, 메모리 셀 어레이(10-1, 10-2), 센스 증폭기들(12-1, 12-2), 데이터 출력 버퍼들(14-1, 14-2), 데이터 출력 드라이버(16), 지연 동기 루프(18), 클럭 버퍼(20), 명령어 디코더(22), 모드 설정 회로(24), 레이턴시 신호 발생회로(26), 데이터 스트로우브 신호 버퍼(28), 및 데이터 스트로우브 신호 드라이버(30)로 구성되어 있다. 도1은 더블 데이터 레이트(double data rate)로 데이터를 입출력하는 반도체 메모리 장치를 나타낸 것으로, 리드 동작에 관련되는 블록들만을 나타낸 것이다.
도1에서, CLK, CMD, CODE는 외부로부터 인가되는 클럭신호, 명령 신호, 및 코드 신호를 각각 나타낸다. 일반적으로, 코드 신호(CODE)는 반도체 메모리 장치의 미도시된 어드레스 핀을 통하여 인가된다. DQ, DQS는 외부로 출력되는 데이터 및 데이터 스트로우브 신호를 나타낸다. 그리고, PSTART는 지연 동기 루프(18)의 동작에 의해서 클럭신호(CLK)와 지연 클럭신호(DCLK)의 위상사이에 동기가 이루어지면 소정 시간동안 인에이블되는 신호이다.
도1에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이는 제1 및 제2메모리 셀 어레이들(10-1, 10-2)로 이루어지며, 리드 동작시에 제1 및 제2메모리 셀 어레이들 각각에 저장된 데이터를 동시에 출력한다. 센스 증폭기들(12-1, 12-2) 각각은 리드 동작시에 제1 및 제2메모리 셀 어레이들 각각으로부터 출력되는 데이터를 증폭하여 출력한다. 데이터 출력버퍼(14-1)는 지연 클럭신호(DCLK) 및 레이턴시 신호(LATDQ)에 응답하여 센스 증폭 기(12-1)로부터 출력되는 데이터를 버퍼하여 출력하고, 데이터 출력버퍼(14-2)는 지연 클럭신호(DCLK)의 반전된 신호 및 레이턴시 신호(LATDQ)에 응답하여 센스 증폭기(12-2)로부터 출력되는 데이터를 버퍼하여 출력한다. 데이터 출력 드라이버(16)는 데이터 출력버퍼들(14-1, 14-2)로부터 출력되는 데이터를 구동하여 데이터(DQ)를 발생한다. 지연 동기 루프(18)는 클럭신호(CLK)를 입력하여 지연 클럭신호(DCLK)를 발생하고, 클럭신호(CLK)와 지연 클럭신호(DCLK)의 위상이 동기되면 시작 신호(PSTART)를 발생한다. 클럭버퍼(20)는 클럭신호(CLK)를 버퍼하여 버퍼된 클럭신호(PCLK)를 발생한다. 명령어 디코더(22)는 클럭신호(CLK)에 응답하여 외부로부터 인가되는 명령 신호(CMD)를 디코딩하여 리드 명령(PREAD) 및 모드 설정 명령(MRS)을 발생한다. 모드 설정 회로(24)는 모드 설정 명령(MRS)에 응답하여 외부로부터 인가되는 코드 신호(CODE)를 입력하여 캐스 레이턴시 신호(CL), 버스트 길이 신호(BL), 및 프리앰블 사이클 신호(PAM)를 설정한다. 레이턴시 신호 발생회로(26)는 시작 신호(PSTART)에 응답하여 초기값이 설정되고, 버퍼된 클럭신호(PCLK) 및 지연 클럭신호(DCLK)에 응답하여 동작이 수행되어 캐스 레이턴시 신호(CL) 및 리드 명령(PREAD)에 응답하여 활성화된 후 버스트 길이 신호(BL)에 해당하는 기간동안 유지한 후 비활성화되는 데이터 레이턴시 신호(LATDQ)를 발생하고, 캐스 레이턴스 신호(CL)에서 프리앰블 사이클 신호(PAM)를 뺀 신호 및 리드 명령(PREAD)에 응답하여 활성화된 후 버스트 길이 신호(BL)에 프리앰브 사이클 신호(PAM)를 더한 기간동안 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다. 데이터 스트로우브 신호 버퍼(28)는 데이터 스트로우브 레 이턴시 신호(LATDQS)에 응답하여 지연 클럭신호(DCLK)를 버퍼하여 버퍼된 지연 클럭신호(DCLK)를 발생한다. 데이터 스트로우브 신호 드라이버(30)는 버퍼된 지연 클럭신호(DCLK)를 구동하여 데이터 스트로우브 신호(DQS)를 발생한다.
도1에 나타낸 본 발명의 반도체 메모리 장치는 모드 설정 동작시에 모드 설정 명령(MRS)에 응답하여 프리앰블 사이클 신호(PAM)를 가변하는 것이 가능하다. 따라서, 반도체 메모리 장치의 동작 주파수에 따라 서로 다른 프리앰블 사이클을 가진 데이터 출력 스트로우브 신호를 발생하는 것이 가능하다.
도2는 도1에 나타낸 레이턴스 신호 발생회로의 일실시예의 구성을 나타내는 블록도로서, 쉬프트 레지스터들(40, 48), 선택기들(42, 46), 레지스터(44), 제1 및 제2제어신호 발생기들(50, 54), 지연기(52), 데이터 스트로우브 레이턴시 신호 발생기(56), 데이터 레이턴시 신호 발생기(58)로 구성되어 있다. 도2에서, 쉬프트 레지스터들(40, 48), 선택기들(42, 46), 레지스터(44), 제1 및 제2제어신호 발생기들(50, 54), 및 지연기(52)는 레이턴시 신호 발생기를 구성한다.
도2에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1제어신호 발생기(50)는 캐스 레이턴시 신호(CL)에서 프리앰블 사이클 신호(PAM)를 감산하여 제어신호(CON1)를 발생한다. 즉, 캐스 레이턴시 신호(CL)가 "1010"이고, 프리앰블 신호(PAM)가 "0010"이라면 제1제어신호 발생기(50)는 "1000"의 제어신호(CON1)를 발생한다. 제2제어신호 발생기(54)는 버스트 길이 신호(BL)에 프리앰블 사이클 신호(PAM)에 2를 곱한 값을 가산하여 제어신호(CON2)를 발생한다. 즉, 버스트 길이 신호(BL)가 "0100"이고, 프리앰블 사이클 신호(PAM)가 "0010"이라면 제2제어신호 발생기(54)는 "1000"의 제어신호(CON2)를 발생한다. 지연기(52)는 시작 신호(PSTART)를 시간(tSAC+tREAD)만큼 지연하여 지연된 시작 신호(PSTART')를 발생한다. 여기에서, 시간(tSAC)은 지연 클럭신호(DCLK)가 클럭신호(CLK)에 비해서 앞서는 시간을, 시간(tREAD)은 명령어 디코더(22)가 리드 명령을 나타내는 명령 신호(CMD)를 입력한 후 리드 신호(PREAD)를 발생할 때까지의 시간을 나타낸다. 쉬프트 레지스터(40)는 지연된 시작 신호(PSTART')에 응답하여 인에이블되고, 버퍼된 클럭신호(PCLK)에 응답하여 "10...0"의 신호를 쉬프팅하고, 제어신호(CON1)에 응답하여 해당 비트만큼의 데이터를 쉬프팅한다. 만일 제어신호(CON1)가 "1000"이라면 "10000000"의 데이터를 쉬프팅한다. 선택기(42)는 쉬프트 레지스터(40)로부터 출력되는 각 비트 데이터에 응답하여 리드 신호(PREAD)를 선택하여 출력한다. 레지스터(44)는 선택기(42)로부터 출력되는 데이터를 저장하고 신호들(r1 ~ r11)을 발생한다. 쉬프트 레지스터(48)는 시작 신호(PSTART)에 응답하여 인에이블되고, 지연 클럭신호(DCLK)에 응답하여 "10...0"의 신호를 쉬프팅하고, 제어신호(CON1)에 응답하여 해당 비트만큼의 데이터를 쉬프팅한다. 만일 제어신호(CON1)가 "1000"이라면 "10000000"의 데이터를 쉬프팅한다. 선택기(46)는 쉬프트 레지스터(48)로부터 출력되는 각 비트 데이터에 응답하여 레지스터(44)로부터 출력되는 신호들(r1 ~ r11)중의 하나의 신호를 선택하여 레이턴시 신호(LAT)로 발생한다.
데이터 스트로우브 레이턴시 신호 발생기(56)는 레이턴시 신호(LAT)에 응답하여 활성화되고, 제어신호(CON2)에 응답하여 활성화를 유지한 후 비활성화되는 데 이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다. 만일 제어신호(CON2)가 "1000"이라면 데이터 스트로우브 레이턴시 신호 발생기(56)는 레이턴시 신호(LAT)의 활성화 기간을 지연 클럭신호(DCLK)에 응답하여 8사이클 동안 신장하여 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다.
데이터 레이턴시 신호 발생기(58)는 데이터 스트로우브 레이턴시 신호(LATDQS)를 입력하여 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간을 지연 클럭신호(DCLK)에 응답하여 프리앰블 사이클 신호(PAM)에 해당하는 사이클만큼 줄여서 데이터 레이턴시 신호(LATDQ)를 발생한다.
결과적으로, 레이턴시 신호 발생기는 리드 동작시에 캐스 레이턴시 신호(CL) 및 프리앰블 사이클 신호(PAM)를 입력하여 캐스 레이턴시 신호(CL)에 해당하는 사이클에 데이터가 외부로 출력되기 전의 프리앰블 사이클 신호(PAM)에 해당하는 사이클만큼 앞선 시점에서 활성화되는 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생하고, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간을 프리앰블 사이클 신호(PAM)에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호(LATDQ)를 발생한다.
도3은 도2에 나타낸 레이턴시 신호 발생기의 쉬프트 레지스터들 및 선택기들의 실시예의 구성을 나타내는 것으로, 쉬프트 레지스터(40)는 종속 연결된 D플립플롭들(40-1 ~ 40-11), 스위치들(41-1 ~ 41-7), 및 디코더(41-8)로 구성되고, 선택기(42)는 스위치들(42-1 ~ 42-11)로 구성되고, 선택기(46)는 스위치들(46-1 ~ 46-11)로 구성되고, 쉬프트 레지스터(48)는 종속 연결된 D플립플롭들(48-1 ~ 48-11) 및 스위치들(49-1 ~ 49-7)로 구성되어 있다.
도3에 나타낸 쉬프트 레지스터들 및 선택기들 각각의 기능을 설명하면 다음과 같다.
디코더(41-8)는 제1제어신호(CON1)를 디코딩하여 쉬프팅 제어신호들(CL5 ~ CL11)을 발생한다. 만일 제1제어신호(CON1)가 "1000"이라면 쉬프팅 제어신호(CL8)를 활성화한다. 스위치들(41-1 ~ 41-7)은 쉬프팅 제어신호들(CL5 ~ CL11) 각각에 응답하여 온된다. 쉬프트 레지스터(40)는 지연된 시작 신호(PSTART')에 응답하여 "10...0"으로 초기화되고, 스위치들(41-1 ~ 41-7)중의 하나의 스위치가 온되어, 버퍼된 클럭신호(PCLK)에 응답하여 쉬프팅 동작을 수행하여 신호들(s1 ~ s11)을 발생한다. 만일 스위치(41-4)가 온되었다면, 쉬프트 레지스터(40)는 "10...0"로 초기화되고, 버퍼된 클럭신호(PCLK)에 응답하여 쉬프팅 동작을 수행한다. 쉬프트 레지스터(48)는 시작 신호(PSTART)에 응답하여 "10...0"으로 초기화되고, 제어신호(CON2)에 응답하여 스위치들(49-1 ~ 49-7)중의 하나의 스위치가 온되어, 지연 클럭신호(DCLK)에 응답하여 쉬프팅 동작을 수행하여 신호들(t1 ~t11)을 발생한다. 만일 스위치(49-4)가 온되었다면, 쉬프트 레지스터(48)는 "100000000"로 초기화되고, 지연 클럭신호(DCLK)에 응답하여 쉬프팅 동작을 수행한다. 스위치들(42-1 ~ 42-11)은 신호들(s1 ~ s11) 각각에 응답하여 하나의 스위치가 온되어 리드 신호(PREAD)를 전송한다. 레지스터(44)는 스위치들(42-1 ~ 42-11)로부터 전송되는 신호를 저장하고 신호들(r1 ~ r11)을 발생한다. 스위치들(46-1 ~ 46-11)은 신호들(t1 ~ t11) 각각에 응답하여 하나의 스위치가 온되어 레지스터(44)에 저장된 신호들(r1 ~ r11)중의 하 나의 신호를 레이턴시 신호(LAT)로 전송한다. 레이턴시 신호(LAT)의 활성화 기간은 1클럭 사이클이 되고, 레이턴시 신호(LAT)의 활성화 시점에 의해서 데이터 스트로우브 레이턴시 신호(LATDQS)가 활성화 시점이 결정된다.
도3에 나타낸 쉬프트 레지스터들(40, 48)은 11개의 D플립플롭들로 구성되는 것을 나타내었으나, 캐스 레이턴시 신호(CL)가 커지게 되면 12개이상의 D플립플롭들로 구성된다. 그리고, D플립플롭들의 개수가 증가함에 따라 스위치들의 개수 또한 증가하게 됨은 물론이다.
도4는 도2에 나타낸 데이터 스트로우브 레이턴시 신호 발생기의 실시예의 구성을 나타내는 것으로, D플립플롭들(56-1 ~ 56-4), 엔코더(56-5), AND게이트들(AND1 ~ AND4), 및 OR게이트(OR1)로 구성되어 있다.
도4에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
엔코더(56-5)는 제어신호(CON2)를 엔코딩하여 신호들(b1 ~ b4)을 발생한다. 만일 제어신호(CON2)가 "1000"이라면 신호들(b1 ~ b3)가 활성화되고, "0100"이라면 신호(b1)이 활성화되고, "0110"라면 신호들(b1, b2)가 활성화된다. D플립플롭들(56-1 ~ 56-4) 각각은 지연 클럭신호(DCLK)에 응답하여 레이턴시 신호(LAT), AND게이트들(AND1 ~ AND3)의 출력신호들 각각을 입력하여 1클럭 사이클만큼 지연하여 출력한다. AND게이트들(AND1 ~ AND4) 각각은 D플립플롭들(56-1 ~ 56-4)의 출력신호들 각각과 신호들(b1 ~ b4) 각각을 논리곱한다. OR게이트(OR1)는 레이턴시 신호(LAT)와 D플립플롭들(56-1 ~ 56-4)의 출력신호들을 논리합하여 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다. 결과적으로, D플립플롭(56-1)과 AND게이 트(AND1)가 레이턴시 신호(LAT)를 1클럭 사이클만큼 지연하고, D플립플롭(56-2)와 AND게이트(AND2)가 레이턴시 신호(LAT)를 2클럭 사이클만큼 지연한다. 이와같은 방법으로 레이턴시 신호(LAT)를 총 4클럭 사이클만큼 지연하는 것이 가능하다. 만일 신호들(b1 ~ b3)이 활성화되었다면, 레이턴시 신호(LAT)가 3클럭 사이클만큼 지연되고, 이에 따라 레이턴시 신호(LAT)의 활성화 기간이 3클럭 사이클만큼 신장되어, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간이 총 4클럭 사이클이 된다. 그리고, 도4에 도시하지는 않았지만, 경우에 따라서는 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간을 소정 시간 더 신장하기 위한 추가적인 회로가 필요할 수도 있다.
도4에 나타낸 데이터 스트로우브 레이턴시 신호 발생기는 레이턴시 신호(LAT)의 펄스폭을 총 4클럭 사이클만큼 추가적으로 신장하는 것이 가능한 구성이며, 만일 도4의 구성에 D플립플롭과 AND게이트로 구성되는 회로를 추가적으로 종속 연결하게 되면 레이턴시 신호(LAT)의 펄스폭을 총 5클럭 사이클이상 추가적으로 신장하는 것이 가능하다. 즉, 도4의 D플립플롭과 AND게이트로 구성되는 회로를 5단으로 종속 연결하여 구성하게 되면 레이턴시 신호(LAT)의 펄스폭을 총 5클럭 사이클만큼 추가적으로 신장하는 것이 가능하게 된다.
도5는 도2에 나타낸 데이터 레이턴시 신호 발생기의 실시예의 구성을 나타내는 것으로, D플립플롭들(58-1 ~ 58-4), 스위치들(59-1 ~ 59-4), AND게이트들(AND5 ~ AND8), 및 디코더(59-5)로 구성되어 있다.
도5에 나타낸 구성들 각각의 기능을 설명하면 다음과 같다.
디코더(59-5)는 프리앰블 신호(PAM)를 디코딩하여 신호들(p1 ~ p4)을 발생한다. 만일 프리앰블 신호(PAM)가 "0001"이라면 신호(p1)를 활성화하고, 프리앰블 신호(PAM)가 "0010"라면 신호(p2)를 활성화하고, 프리앰블 신호(PAM)가 "0100"라면 신호(p4)를 활성화한다. D플립플롭들(58-1 ~ 58-4) 각각은 지연 클럭신호(DCLK)에 응답하여 데이터 스트로우브 레이턴시 신호(LATDQS), AND게이트들(AND5 ~ AND8)의 출력신호들 각각을 입력하여 1클럭 사이클만큼 지연한다. AND게이트들(AND5 ~ AND8) 각각은 D플립플롭들(58-1 ~ 58-4)의 출력신호들 각각과 데이터 스트로우브 레이턴시 신호(LATDQS)를 논리곱하여 신호들(e1 ~ e4)을 발생한다. 스위치들(59-1 ~ 59-4) 각각은 신호들(p1 ~ p4) 각각에 응답하여 신호들(e1 ~ e4)을 데이터 레이턴시 신호(LATDQ)로 발생한다. 만일 프리앰블 사이클 신호(PAM)가 "0001"이라면 신호(p1)이 활성화되고, 이에 따라 스위치(59-1)가 온되어 신호(e1)를 데이터 레이턴시 신호(LATDQ)로 발생한다. 결과적으로, D플립플롭(58-1)과 AND게이트(AND5)가 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 1클럭 사이클만큼 지연하여 신호(e1)를 발생하고, D플립플롭(58-2)과 AND게이트(AND6)가 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 2클럭 사이클만큼 지연하여 신호(e2)를 발생한다. 이와같은 방법으로 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 총 4클럭 사이클만큼 지연하는 것이 가능하다. 만일 신호(p2)가 활성화되었다면 스위치(59-2)가 온되어 신호(e2)를 데이터 레이턴시 신호(LATDQ)로 발생한다. 이때 발생되는 데이터 레이턴시 신호(LATDQ)는 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 2클럭 사이클만큼 지연한 신호로 서, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간에 비해서 데이터 레이턴시 신호(LATDQ)의 활성화 기간이 2사이클만큼 감소된 신호이다.
도6a는 도2 내지 도5에 나타낸 레이턴시 신호 발생회로의 실시예의 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시 신호(CL)가 "1010", 버스트 길이 신호(BL)가 "0100", 프리앰블 사이클 신호(PAM)가 "0010"로 설정된 반도체 메모리 장치, 즉, 캐스 레이턴시가 10, 버스트 길이가 4, 프리앰블 사이클이 2로 설정된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
시작 신호(PSTART)가 활성화되고 시간(tRS1) 후에 지연 클럭신호(DCLK)가 발생되고, 시간(tRS2) 후에 버퍼된 클럭신호(PCLK)가 발생된다. 그리고, 시간(tRS1)과 시간(tRS2)의 차이가 시간(tSAC+tREAD)이 된다. 시간(tREAD)은 도1의 명령어 디코더(22)가 리드 명령(READ)을 나타내는 명령 신호(CMD)를 입력한 후 리드 신호(PREAD)를 발생할 때까지의 시간을 나타내고, 시간(tS)는 지연 클럭신호(DCLK)에 응답하여 데이터 스트로우브 레이턴시 신호(LATDQS)가 발생될 때까지의 시간을, 시간(tAC)는 지연 클럭신호(DCLK)에 응답하여 데이터 스트로우브 신호(DQS)가 발생될 때까지의 시간을 나타내고, 시간(tSAC)는 시간(tAC)과 시간(tS)를 합한 시간으로, 지연 클럭신호(DCLK)가 클럭신호(CLK)에 비해서 앞서는 시간을 나타낸다.
지연기(52)는 시작 신호(PSTART)를 시간(tSAC+tREAD)만큼 지연하여 지연된 시작 신호(PSTART')를 발생한다. 디코더(41-8)는 "1000"의 제어신호(CON1)를 디코딩하여 쉬프팅 제어신호(CL8)를 활성화한다. 쉬프트 레지스터(40)는 지연된 시작 신호(PSTART')에 응답하여 "10...0"으로 초기화되고, 스위치(41-4)가 온됨에 의해 서 D플립플롭들(40-1 ~ 40-8)이 버퍼된 클럭신호(PCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(s1 ~ s8)을 발생한다. 도6a의 타이밍도에 나타낸 것처럼, 신호들(s1 ~ s8)이 순차적으로 활성화된다. 쉬프트 레지스터(48)는 시작 신호(PSTART)에 응답하여 "10...0"으로 초기화되고, 스위치(49-4)가 온됨에 의해서 D플립플롭들(48-1 ~ 48-8)이 지연 클럭신호(DCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(t1 ~ t8)이 순차적으로 활성화된다. 미도시된 스위치(42-4)가 신호(s4)에 의해서 온되면 리드 신호(READ)가 레지스터(44)에 저장되고, 이에 따라 레지스터(44)는 "00010000000"의 출력신호(r1 ~ r11)를 발생한다. 이 신호는 다음에 신호(s4)가 활성화될 때까지 유지된다. 그리고, 레지스터(44)에 저장된 "1"의 출력신호(r4)는 신호(t4)에 응답하여 스위치(46-4)가 온되면 레이턴시 신호(LAT)를 "1"로 만든다. 즉, 레이턴시 신호(LAT)가 신호(t4)에 응답하여 1클럭 사이클동안 활성화된다. 도4의 엔코더(56-5)는 "1000"의 제어신호(CON2)를 엔코딩하여 신호들(b1 ~ b3)을 활성화한다. 그러면, D플립플롭(56-1) 및 AND게이트(AND1)가 레이턴시 신호(LAT)를 1클럭 사이클만큼 지연하여 신호(LATD1)을 발생하고, D플립플롭(56-2) 및 AND게이트(AND2)가 신호(LATD1)을 1클럭 사이클만큼 지연하여 신호(LATD2)를 발생하고, D플립플롭(56-3) 및 AND게이트(AND3)가 신호(LATD2)를 1클럭 사이클만큼 지연하여 신호(LATD3)를 발생한다. 이에 따라, OR게이트(OR1)는 레이턴시 신호(LAT) 및 신호들(LATD1 ~ LATD3)을 논리합하여 레이턴시 신호(LAT)의 활성화 기간을 3클럭 사이클만큼 신장한 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다. 도5의 디코더(59-5)는 "0010"의 프리앰블 사이클 신호(PAM)를 디코딩 하여 신호(p2)를 활성화한다. D플립플롭(58-1) 및 AND게이트(AND5)는 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 1클럭 사이클만큼 지연하여 신호(e1)를 발생하고, D플립플롭(58-2) 및 AND게이트(AND6)는 신호(e1)의 활성화 시점을 1클럭 사이클만큼 지연하여 신호(e2)를 발생한다. 스위치(59-2)는 신호(p2)에 응답하여 신호(e2)를 데이터 레이턴시 신호(LATDQ)로 발생한다. 결과적으로, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 프리앰블 사이클 신호(PAM)에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호(LATDQ)를 활성화한다. 그러면, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 기간내에서 클럭신호(CLK)에 동기된 데이터 스트로우브 신호(DQS)를 발생한다. 그리고, 데이터 레이턴시 신호(LATDQ)의 활성화 기간내에서 클럭신호(CLK)의 상승 및 하강엣지에 동기되어 4개의 데이터(DQ)를 순차적으로 발생한다. 도6a의 타이밍도에 나타낸 바와 같이, 데이터 스트로우브 신호(DQS)는 2사이클의 기간(tPAM) 동안 발생되는 프리앰블 신호와 2사이클의 기간(tDS) 동안 발생되는 스트로우브 신호로 이루어진다.
도6b는 도2 내지 도5에 나타낸 레이턴시 신호 발생회로의 실시예의 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시 신호(CL)가 "1010", 버스트 길이 신호(BL)가 "0100", 프리앰블 사이클 신호(PAM)가 "0011"로 설정된 반도체 메모리 장치, 즉, 캐스 레이턴시가 10, 버스트 길이가 4, 프리앰블 사이클이 3로 설정된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
이 경우에, 도6a에 나타낸 바와 마찬가지로 신호들(PSTART, PSTART', DCLK, PCLK, PREAD)이 발생된다.
디코더(41-8)는 "0111"의 제어신호(CON1)를 디코딩하여 쉬프팅 제어신호(CL8)를 활성화한다. 쉬프트 레지스터(40)는 지연된 시작 신호(PSTART')에 응답하여 "10...0"으로 초기화되고, 스위치(41-3)가 온됨에 의해서 D플립플롭들(40-1 ~ 40-7)이 버퍼된 클럭신호(PCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(s1 ~ s7)을 발생한다. 도6b의 타이밍도에 나타낸 것처럼, 신호들(s1 ~ s7)이 순차적으로 활성화된다. 쉬프트 레지스터(48)는 시작 신호(PSTART)에 응답하여 "10...0"으로 초기화되고, 스위치(49-3)가 온됨에 의해서 D플립플롭들(48-1 ~ 48-7)이 지연 클럭신호(DCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(t1 ~ t7)이 순차적으로 활성화된다. 미도시된 스위치(42-4)가 신호(s4)에 의해서 온되면 리드 신호(READ)가 레지스터(44)에 저장되고, 이에 따라 레지스터(44)는 "00010000000"의 출력신호(r1 ~ r11)를 발생한다. 이 신호는 다음에 신호(s4)가 활성화될 때까지 유지된다. 그리고, 레지스터(44)에 저장된 "1"의 출력신호(r4)는 신호(t4)에 응답하여 스위치(46-4)가 온되면 레이턴시 신호(LAT)를 "1"로 만든다. 즉, 레이턴시 신호(LAT)가 신호(t4)에 응답하여 1클럭 사이클동안 활성화되며, 도6a의 타이밍도에 나타낸 레이턴시 신호(LAT)에 비해서 1클럭 사이클만큼 앞서서 활성화된다. 도4의 엔코더(56-5)는 "1010"의 제어신호(CON2)를 엔코딩하여 신호들(b1 ~ b4)을 활성화한다. 그러면, 도6a의 타이밍도에 나타낸 데이터 스트로우브 레이턴시 신호(LATDQS)에 비해서 1클럭 사이클만큼 앞서서 활성화되고, 도6a의 타이밍도에 나타낸 데이터 스트로우브 레이턴시 신호(LATDQS)와 동일한 시점에 비활성화되는 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다. 도5의 디코더(59-5) 는 "0011"의 프리앰블 사이클 신호(PAM)를 디코딩하여 신호(p3)를 활성화한다. 스위치(59-3)는 신호(p3)에 응답하여 신호(e3)를 데이터 레이턴시 신호(LATDQ)로 발생한다. 결과적으로, 데이터 스트로우브 레이턴시 신호(LATDQS)의 활성화 시점을 프리앰블 사이클 신호(PAM)에 해당하는 3클럭 사이클만큼 지연하여 데이터 레이턴시 신호(LATDQ)를 활성화한다. 도6b의 타이밍도에 나타낸 바와 같이, 데이터 스트로우브 신호(DQS)는 3사이클의 기간(tPAM) 동안 발생되는 프리앰블 신호와 2사이클의 기간(tDS) 동안 발생되는 스트로우브 신호로 이루어진다.
도6a, b의 동작 타이밍도로부터, 프리앰블 사이클 신호(PAM)를 가변함에 의해서 데이터 스트로우브 레이턴시 신호(LATDQS)의 프리앰블 신호의 발생 사이클을 가변하는 것이 가능함을 알 수 있다.
도7은 도1에 나타낸 레이턴시 신호 발생회로의 다른 실시예의 구성을 나타내는 블록도로서, 데이터 레이턴시 신호 발생회로(100)와 데이터 스트로우브 레이턴시 신호 발생회로(200)로 구성되고, 데이터 레이턴시 신호 발생회로(100)는 도2의 레이턴시 신호 발생회로에서 제1 및 제2제어신호 발생기들(50, 54) 및 데이터 레이턴시 신호 발생기(56)를 제거하여 구성되고, 데이터 스트로우브 레이턴시 신호 발생회로(200)는 도2의 레이턴시 신호 발생회로에서 데이터 레이턴시 신호 발생기(58)를 제거하여 구성되어 있다.
도7에 나타낸 레이턴시 신호 발생회로는 데이터 레이턴시 신호 발생회로(100)와 데이터 스트로우브 레이턴시 신호 발생회로(200)가 분리되어 구성되어 있다.
도7에 나타낸 블록들중 도2에 나타낸 동일한 번호를 가진 블록들의 기능은 도2의 기능 설명을 참고로 하면 쉽게 이해될 것이고, 여기에서는 다른 번호를 가진 블록의 기능에 대해서만 설명하기로 한다.
캐스 레이턴시 신호(CL)가 제1제어신호로서 쉬프트 레지스터(40)로 인가된다. 즉, 데이터 레이턴시 신호 발생회로(100)는 프리앰블 사이클 신호(PAM)에 관계없이 캐스 레이턴시 신호(CL)에 해당하는 사이클만큼 지연된 후에 활성화되는 데이터 레이턴시 신호(LATDQ)를 발생하고, 데이터 레이턴시 신호(LATDQ)의 활성화 기간을 버스트 길이 신호(BL)에 해당하는 사이클만큼 신장한 후 비활성화한다.
데이터 스트로우브 레이턴시 신호 발생회로(200)는 도2에 나타낸 레이턴시 신호 발생회로와 동일한 동작을 수행하여 데이터 스트로우브 레이턴시 신호(LATDQS)를 발생한다.
도8은 도7에 나타낸 레이턴시 신호 발생회로의 실시예의 동작을 설명하기 위한 동작 타이밍도로서, 캐스 레이턴시 신호(CL)가 "1010", 버스트 길이 신호(BL)가 "0100", 프리앰블 사이클 신호(PAM)가 "0010"로 설정된 반도체 메모리 장치, 즉, 캐스 레이턴시가 10, 버스트 길이가 4, 프리앰블 사이클이 2로 설정된 반도체 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
데이터 스트로우브 레이턴시 신호 발생회로(200)의 동작 타이밍은 도6a의 동작 타이밍도에서와 동일하므로, 도8에는 데이터 레이턴시 신호 발생회로(100)의 동작 타이밍에 대해서만 나타내었다.
제1제어신호 발생회로(50')는 캐스 레이턴시 신호(CL) "1010"를 제어신 호(CON1)로 발생한다. 쉬프트 레지스터(40)는 지연된 시작 신호(PSTART')에 응답하여 "10...0"으로 초기화되고, 버퍼된 클럭신호(PCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(s1 ~ s10)을 발생한다. 도6a의 타이밍도에 나타낸 것처럼, 신호들(s1 ~ s10)이 순차적으로 활성화된다. 신호(s4)가 활성화되면 리드 신호(PREAD)가 레지스터(44)로 저장되고, "00010000000"이 출력신호(r1 ~ r11)를 발생하고, 이 신호는 다음 신호(s4)가 활성화될 때까지 유지된다. 쉬프트 레지스터(48)는 시작 신호(PSTART)에 응답하여 "10...0"으로 초기화되고, 지연 클럭신호(DCLK)에 응답하여 1비트씩 쉬프팅 동작을 수행하여 신호들(t1 ~ t10)이 순차적으로 활성화된다. 신호(t4)가 활성화되면 레이턴시 신호(LAT1)이 활성화된다. 도4의 엔코더(56-5)는 "1000"의 제어신호(CON2)를 엔코딩하여 신호들(b1 ~ b3)을 활성화한다. 그러면, D플립플롭(56-1) 및 AND게이트(AND1)가 레이턴시 신호(LAT)를 1클럭 사이클만큼 지연하여 신호(LATD1)을 발생한다. 이에 따라, OR게이트(OR1)는 레이턴시 신호(LAT) 및 신호(LATD1)을 논리합하여 레이턴시 신호(LAT)의 활성화 기간을 1클럭 사이클만큼 신장한 데이터 레이턴시 신호(LATDQ)를 발생한다. 그리고, 데이터 레이턴시 신호(LATDQ)의 활성화 기간내에서 클럭신호(CLK)의 상승 및 하강엣지에 동기되어 4개의 데이터(DQ)를 순차적으로 발생한다.
상술한 실시예에서는 더블 데이터 레이트로 동작하는 반도체 메모리 장치에 대하여 설명하였으나, 싱글 데이터 레이트 또는 쿼드 데이터 레이트로 동작하는 반도체 메모리 장치의 경우에도 적용 가능하다.
상술한 바와 같이 본 발명의 반도체 메모리 장치는 동작 주파수에 따라 프리 앰블 사이클을 가변하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이 장치의 레이턴시 신호 발생방법은 동작 주파수에 따라 데이터 스트로우브 레이턴시 신호의 프리앰블 신호의 발생 사이클을 가변하는 것이 가능하다.
따라서, 반도체 메모리 장치의 동작의 신뢰성이 향상될 수 있다.

Claims (18)

  1. 라이트 동작시에 데이터를 저장하고, 리드 동작시에 데이터를 출력하는 메모리 셀 어레이;
    모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 수단; 및
    상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호 및 상기 데이터 스트로우브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 레이턴시 신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 명령 신호를 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호 및 상기 리드 동작을 위한 리드 신호를 발생하는 명령어 디코더;
    외부로부터 인가되는 외부 클럭신호에 동기된 지연 클럭신호를 발생하고, 상 기 외부 클럭신호와 상기 지연 클럭신호사이에 동기가 이루어지면 시작 신호를 발생하는 지연 동기 루프; 및
    상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭 버퍼를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 지연 클럭신호 및 상기 버퍼된 클럭신호는 상기 외부 클럭신호와 동일한 주파수를 가지며, 상기 지연 클럭신호는 상기 버퍼된 클럭신호에 비해서 소정 시간만큼 앞서서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 레이턴시 신호 발생수단은
    상기 시작 신호에 응답하여 초기화되고, 상기 캐스 레이턴시 신호 및 상기 프리앰블 사이클 신호, 상기 버퍼된 클럭신호, 및 상기 지연 클럭신호에 응답하여 상기 리드 명령을 입력하여 상기 캐스 레이턴시 신호에 해당하는 사이클에 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되는 레이턴시 신호를 발생하는 레이턴시 신호 발생기;
    상기 레이턴시 신호의 활성화 기간을 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클만큼 유지한 후에 비활성화되는 상기 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생기; 및
    상기 데이터 스트로우브 레이턴시 신호의 활성화 시점을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호를 발생하는 데이터 레이턴시 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 레이턴시 신호 발생기는
    상기 캐스 레이턴시 신호에 해당하는 사이클에서 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 뺀 사이클에 해당하는 제1제어신호를 발생하는 제1제어신호 발생기;
    상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 제2제어신호를 발생하는 제2제어신호 발생기;
    상기 시작 신호를 상기 소정 시간만큼 지연하여 지연된 시작 신호를 발생하는 지연기;
    상기 시작 신호에 응답하여 초기값으로 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 버퍼된 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제1쉬프팅 출력신호들을 발생하는 제1쉬프트 레지스터;
    상기 지연된 시작 신호에 응답하여 초기값을 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 지연 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제2쉬프팅 출력신호들을 발생하는 제2쉬프트 레지스터;
    상기 제1쉬프팅 출력신호들에 응답하여 상기 리드 신호를 전송하는 제1스위 치;
    상기 제1스위치로부터 출력되는 신호를 저장하는 레지스터;
    상기 제2쉬프팅 출력신호들에 응답하여 상기 레지스터로부터 출력되는 신호를 상기 레이턴시 신호로 발생하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서, 상기 데이터 스트로우브 레이턴시 신호 발생기는
    상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 신호를 엔코딩하는 엔코더; 및
    상기 레이턴시 신호를 입력하고 상기 지연 클럭신호에 응답하여 상기 레이턴시 신호를 상기 엔코더의 출력신호에 해당하는 사이클만큼 신장하여 상기 데이터 스트로우브 레이턴시 신호를 발생하는 펄스폭 신장기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 데이터 레이턴시 신호 발생기는
    상기 프리앰블 사이클 신호를 디코딩하는 디코더; 및
    상기 데이터 스트로우브 레이턴시 신호를 입력하고 상기 지연 클럭신호에 응답하여 상기 데이터 스트로우브 레이턴시 신호의 활성화 시점을 상기 디코더의 출력신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 펄스폭 감소기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 라이트 동작시에 데이터를 저장하고, 리드 동작시에 데이터를 출력하는 메모리 셀 어레이;
    모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 수단;
    상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생수단; 및
    상기 캐스 레이턴시 신호에 해당하는 사이클에 상기 메모리 셀 어레이에 저장된 데이터가 출력되는 사이클에 맞추어서 데이터 레이턴시 신호를 활성화하고, 상기 버스트 길이 신호에 해당하는 사이클만큼 상기 데이터 레이턴시 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 레이턴시 신호를 발생하는 데이터 레이턴시 신호 발생수단을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 인가되는 명령 신호를 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호 및 상기 리드 동작을 위한 리드 신호를 발생하는 명령어 디코더;
    외부로부터 인가되는 외부 클럭신호에 동기된 지연 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연 클럭신호사이에 동기가 이루어지면 시작 신호를 발생하는 지연 동기 루프; 및
    상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 클럭 버퍼를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 지연 클럭신호 및 상기 버퍼된 클럭신호는 상기 외부 클럭신호와 동일한 주파수를 가지며, 상기 지연 클럭신호는 상기 버퍼된 클럭신호에 비해서 소정 시간만큼 앞서서 발생되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 데이터 스트로우브 레이턴시 신호 발생수단은
    상기 시작 신호에 응답하여 초기화되고, 상기 캐스 레이턴시 신호 및 상기 프리앰블 사이클 신호, 상기 버퍼된 클럭신호, 및 상기 지연 클럭신호에 응답하여 상기 리드 명령을 입력하여 상기 캐스 레이턴시 신호에 해당하는 사이클에 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되는 레이턴시 신호를 발생하는 레이턴시 신호 발생기; 및
    상기 레이턴시 신호의 활성화 기간을 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클만큼 유지한 후에 비활성화되는 상기 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트 로우브 레이턴시 신호 발생기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 레이턴시 신호 발생기는
    상기 캐스 레이턴시 신호에 해당하는 사이클에서 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 뺀 사이클에 해당하는 제1제어신호를 발생하는 제1제어신호 발생기;
    상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 제2제어신호를 발생하는 제2제어신호 발생기;
    상기 시작 신호를 상기 소정 시간만큼 지연하여 지연된 시작 신호를 발생하는 지연기;
    상기 시작 신호에 응답하여 초기값으로 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 버퍼된 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제1쉬프팅 출력신호들을 발생하는 제1쉬프트 레지스터;
    상기 지연된 시작 신호에 응답하여 초기값을 설정되고, 상기 제1제어신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 지연 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제2쉬프팅 출력신호들을 발생하는 제2쉬프트 레지스터;
    상기 제1쉬프팅 출력신호들에 응답하여 상기 리드 신호를 전송하는 제1스위치;
    상기 제1스위치로부터 출력되는 신호를 저장하는 레지스터; 및
    상기 제2쉬프팅 출력신호들에 응답하여 상기 레지스터로부터 출력되는 신호를 상기 레이턴시 신호로 발생하는 제2스위치를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 데이터 스트로우브 레이턴시 신호 발생기는
    상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클에 해당하는 신호를 엔코딩하는 엔코더; 및
    상기 레이턴시 신호를 입력하고 상기 지연 클럭신호에 응답하여 상기 레이턴시 신호를 상기 엔코더의 출력신호에 해당하는 사이클만큼 신장하여 상기 데이터 스트로우브 레이턴시 신호를 발생하는 펄스폭 신장기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제8항에 있어서, 상기 데이터 레이턴시 신호 발생수단은
    상기 시작 신호를 상기 소정 시간만큼 지연하여 지연된 시작 신호를 발생하는 지연기;
    상기 시작 신호에 응답하여 초기값으로 설정되고, 상기 캐스 레이턴시 신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 버퍼된 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제1쉬프팅 출력신호들을 발생하는 제1쉬프트 레지스터;
    상기 지연된 시작 신호에 응답하여 초기값을 설정되고, 상기 캐스 레이턴시 신호에 응답하여 상기 초기값의 쉬프팅 비트 수가 결정되고 상기 지연 클럭신호에 응답하여 쉬프팅 동작을 수행하여 제2쉬프팅 출력신호들을 발생하는 제2쉬프트 레지스터;
    상기 제1쉬프팅 출력신호들에 응답하여 상기 리드 신호를 전송하는 제1스위치;
    상기 제1스위치로부터 출력되는 신호를 저장하는 레지스터;
    상기 제2쉬프팅 출력신호들에 응답하여 상기 레지스터로부터 출력되는 신호를 상기 레이턴시 신호로 발생하는 제2스위치; 및
    상기 레이턴시 신호에 응답하여 활성화되고 상기 버스트 길이 신호에 해당하는 사이클만큼 상기 레이턴시 신호의 활성화 기간을 신장하는 펄스폭 신장기를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 모드 설정 동작시에 외부로부터 인가되는 코드 신호에 응답하여 캐스 레이턴시 신호, 버스트 길이 신호, 및 프리앰블 사이클 신호를 설정하는 모드 설정 단계;
    상기 캐스 레이턴시 신호에 해당하는 사이클에 메모리 셀 어레이에 저장된 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되고 상기 프리앰블 사이클 신호에 해당하는 사이클에 상기 버스트 길이 신호에 해당하는 사이클을 더한 사이클만큼 상기 프리앰블 사이클 신호의 활성화 기간을 유지한 후 비활성화되는 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생 단계; 및
    상기 데이터 스트로우브 레이턴시 신호의 활성화 기간을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 상기 데이터 레이턴시 신호를 발생하는 레이턴시 신호 발생 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생방법.
  16. 제15항에 있어서, 상기 지연 클럭신호 및 상기 버퍼된 클럭신호는 상기 외부 클럭신호와 동일한 주파수를 가지며, 상기 지연 클럭신호는 상기 버퍼된 클럭신호에 비해서 소정 시간만큼 앞서서 발생되는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생방법.
  17. 제16항에 있어서,
    외부로부터 인가되는 명령 신호를 디코딩하여 상기 모드 설정 동작을 위한 모드 설정 신호 및 상기 리드 동작을 위한 리드 신호를 발생하는 모드 설정 신호 및 리드 신호 발생단계;
    외부로부터 인가되는 외부 클럭신호에 동기된 지연 클럭신호를 발생하고, 상기 외부 클럭신호와 상기 지연 클럭신호사이에 동기가 이루어지면 시작 신호를 발생하는 지연 클럭신호 발생단계; 및
    상기 외부 클럭신호를 버퍼하여 버퍼된 클럭신호를 발생하는 버퍼된 클럭신호 발생단계를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레 이턴시 신호 발생방법.
  18. 제17항에 있어서, 상기 레이턴시 신호 발생단계는
    상기 시작 신호에 응답하여 초기화되고, 상기 캐스 레이턴시 신호 및 상기 프리앰블 사이클 신호, 상기 버퍼된 클럭신호, 및 상기 지연 클럭신호에 응답하여 상기 리드 명령을 입력하여 상기 캐스 레이턴시 신호에 해당하는 사이클에 데이터가 외부로 출력되기 전의 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 앞서서 활성화되는 레이턴시 신호를 발생하는 단계;
    상기 레이턴시 신호의 활성화 기간을 상기 버스트 길이 신호에 해당하는 사이클에 상기 프리앰블 사이클 신호에 해당하는 사이클을 더한 사이클만큼 유지한 후에 비활성화되는 상기 데이터 스트로우브 레이턴시 신호를 발생하는 데이터 스트로우브 레이턴시 신호 발생단계; 및
    상기 데이터 스트로우브 레이턴시 신호의 활성화 시점을 상기 프리앰블 사이클 신호에 해당하는 사이클만큼 지연하여 데이터 레이턴시 신호를 발생하는 데이터 레이턴시 신호 발생단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 레이턴시 신호 발생방법.
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