CN1862703A - 半导体存储器件及其延时信号生成方法 - Google Patents
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Abstract
公开了一种延时信号生成方法和相应的半导体存储器件。该方法包括：接收用于半导体存储器件的时钟信号；接收模式特性信号；提供DQS；并根据模式特性信号调节DQS的前同步状态的持续时间，以增进DQS的选通状态与时钟信号的一致性。
Description
技术领域
本发明涉及一种半导体存储器件及其延时信号(latency signal)生成方法。
背景技术
传统半导体存储器件在读取操作期间生成数据和与从外部源接收的时钟信号同步的数据选通信号。数据选通信号展示包括前同步状态(preamblestate)和选通状态的状态，并且所述前同步状态在所述选通状态之前产生。在展示前同步状态时不输出数据。在展示选通状态时输出数据。通常前同步状态在一个时钟周期期间展示。
发明内容
本发明的一个或多个实施例提供了一种半导体存储器件，其中数据选通信号的前同步状态的生成周期是可变的。
本发明的一个或多个实施例提供了一种半导体存储器件的延时信号生成方法，其中数据选通信号的前同步状态的生成周期是可变的。
本发明的实施例提供了一种生成半导体存储器件的延时信号的方法，该方法包括：响应于在模式设置操作期间的代码信号来设置CAS延时信号、脉冲串长度信号、和前同步周期信号；和生成数据选通延时信号，该数据选通延时信号在存储在存储单元阵列的数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活，并在将前同步周期信号的激活周期维持了通过将对应脉冲串长度信号的周期加到对应前同步周期信号的周期而获得的周期之后被去激活；将数据选通延时信号的激活周期的开始延迟对应前同步周期信号的周期以生成数据延时信号。
本发明的实施例提供了一种用于实施这一方法的装置。
通过下面对示例实施例、附图和相关权利要求书的详细描述，本发明的其它特征和优点将更加清楚。
附图说明
所附附图是为了描述本发明的示例实施例，而不应当被解释为限制本发明的保护范围。除非明确说明，附图不应被认为是按照比例绘制的。
通过结合附图对本发明示例实施例的详细说明，发明的上述和其它特征和优点对本领域技术人员来讲将更加清楚，其中：
图1是说明根据本发明的示例实施例的半导体存储器件的框图；
图2是说明(根据本发明的示例实施例的)图1的半导体存储器件的延时信号生成电路的框图；
图3是说明(根据本发明的示例实施例的)图2所示的延时信号生成器的移位寄存器和选择器的电路图；
图4是说明(根据本发明的示例实施例的)图2所示的数据选通延时信号生成器的电路图；
图5是说明(根据本发明的示例实施例的)图2所示的延时信号生成器的电路图；
图6A和6B是说明(根据本发明的示例实施例的)图2到5所示的延时信号生成电路的操作的时序图；
图7是说明(根据本发明的示例实施例的)图2的延时信号生成电路的另一个版本的框图；和
图8是说明(根据本发明的示例实施例的)图7的延时信号生成电路的操作的时序图。
具体实施方式
如果一个元件或层(layer)被称为在另一个元件或层之上(“on”)、与另一个元件或层相对(“against”)、连接(“connected to”)或耦合(“coupled to”)到另一个元件或层，则应当理解其直接在另一个元件或层之上、与另一个元件或层相对、连接或耦合到另一个元件或层，或者也可以存在介于其间的元件或层。相反，如果一个元件或层被称为直接在另一个元件或层之上(“directlyon”)、直接连接(“directly connected to”)或耦合(“directly coupled to”)到另一个元件或层，而不存在介于其间的元件或层。相同的标号始终指代相同的元件。如这里所用的，术语“和/或”包括一个或多个相关的列出项目的任何一个或所有的组合。
空间相关的术语，诸如“在......之下”、“在......下面”、“下部的”、“在......之上”、“上部的”等，用在这里是为了便于说明书描述如图中所示的一个元件或特征与另一个(其它)元件或特征的关系。应当理解出了在图中描绘的方向以外，所述空间相关的术语还包含了使用中或操作中的器件的不同的方向。例如，如果图中的器件被反转(turn over)，则被描述为在其它元件或特征之下或在其它元件或特征下面的元件将被定向(be oriented)为在其它元件或特征之上。因此，诸如“在......下面”的术语可以包含在......之上和在......下面的方向两者。器件也可以朝向其它方向(旋转90度或其它方向)并结合在这里使用相应的空间相关描述符。
虽然术语第一、第二等被用在这里以描述各种元件、组件、区域、层和/或部分，但是应当理解这些元件、组件、区域、层和/或部分不应该被这些术语所限制。这些术语只是用来将一个元件、组件、区域、层或部分区别于另一个元件、组件、区域、层或部分。因此，在不脱离本发明的教导的情况下，下面讨论的第一元件、组件、区域、层或部分也可以被称为第二元件、组件、区域、层或部分。
这里所用的术语仅仅是为了描述特定的实施例，而不是为了限制本发明。如这里所使用的单数形式“一”、“一个”、和“该”也包括复数形式，除非前后关系明确地说明为其它的情况。应当进一步理解术语“包括”和/或“包含”，当被用在本说明书中时，其指定了所陈述的特征、整体(integer)、步骤、操作、元件和/或组件的存在，但是也不排除附加的一个或多个其它特征、整体、步骤、操作、元件、组件和/或其组合(group)的存在。
现在将参考示出本发明的示例实施例的附图在下面更全面地描述本发明。然而，本发明也可以以不同的形式来实现，而不应当被解释为局限于这里所描述的示例实施例。更确切的，提供这些示例实施例以便本公开更加彻底和完整，并向本领域技术人员全面地传达本发明的范围。相同的标号在说明书中始终表示相同的元件。
在本发明的开发中，做出了下面的报告。随着半导体存储器件获得了更高的速度，在相关领域出现了这样一个问题，也就是数据选通信号的选通状态(需要一个时钟周期来生成前同步状态)不能够被准确地应用到半导体存储器件的接收部分。如果通过增加前同步状态的生成周期来解决上述问题，则选通状态可以被准确地应用到接收部分。但是，增加前同步状态的生成周期而不考虑半导体存储器件的操作频率会导致不正常的操作。因此，需要半导体存储器件能够生成数据选通状态以致具有可调节的前同步状态的持续时间，其中这样的调节是通过调节生成前同步状态的时钟周期的周期来获得的。本发明的一个或多个实施例在选通信号(DQS)的前同步状态的生成中提供这样的调节。
图1是说明根据本发明的实施例的半导体存储器件6的框图。半导体存储器件6包括存储单元阵列10-1和10-2、读出放大器(sense amplifier)12-1和12-2、数据输出缓冲器14-1和14-2、数据输出驱动器16、延迟锁定环(DLL)18、时钟缓冲器20、命令解码器22、模式设置电路24、延时信号生成电路26、数据选通信号缓冲器28、以及数据选通信号驱动器30。半导体存储器件6以双倍数据速率(double data rate，DDR)接收/输出数据。为了简化公开内容，在图1中只示出了与读取操作相关的组件。
在图1中，CLK、CMD和CODE分别表示从外部(相对于图1中所示的部分)源接收的时钟信号、命令信号和代码信号。代码信号CODE通过半导体存储器件6的地址管脚(未示出)来施加。DQ和DQS分别表示输出到外部接收者的数据和数据选通信号(具有至少前同步和选通状态)。PSTART是在通过延迟锁定环18的操作而使时钟信号CLK与延迟时钟信号DCLK同步的周期期间被使能(enable)的信号。
图1的组件的功能将在下面解释。
半导体存储器件6的存储单元部分包括第一和第二存储单元阵列10-1和10-2，并在读取操作期间输出分别存储在第一和第二存储单元阵列中的数据。读出放大器12-1和12-2在读取操作期间分别放大和输出(从第一和第二存储单元阵列12-1和12-2接收的)数据。输出数据缓冲器14-1响应于延迟时钟信号DCLK和延时信号LATDQ缓冲并输出从读出放大器12-1输出的数据，而输出数据缓冲器14-2响应于延迟时钟信号DCLK和延时信号LATDQ的反相版本(inverted version)缓冲并输出从读出放大器12-2输出的数据。数据输出驱动器16驱动(从数据输出缓冲器14-1和14-2接收的)数据以生成数据DQ。
延迟锁定环18接收时钟信号CLK以生成延迟时钟信号DCLK，并在时钟信号CLK在相位上与延迟时钟信号DCLK同步时生成起始信号PSTART。时钟缓冲器20缓冲时钟信号CLK以生成缓冲的时钟信号PCLK。命令解码器22响应于时钟信号CLK解码从外部源接收的命令CMD以生成读取命令PREAD和模式设置命令MRS。模式设置电路24接收代码信号CODE，并响应于模式设置信号MRS设置CAS延时信号CL、脉冲串长度信号BL和前同步周期信号PAM。
延时信号生成电路26可以进行以下操作：生成响应于起始信号PSTART设置了初始值的数据延时信号LATDQ；响应于缓冲的时钟信号PCLK和延迟时钟信号DCLK进行操作；响应于CAS延时信号CL和读取命令PREAD而被激活；在对应脉冲串长度信号BL所花费的时间相对应的时间周期之后被去激活；以及生成数据选通延时信号LATDQS，其响应于通过从CAS延时信号CL减去前同步周期信号PAM而获得的信号和读取命令PREAD而被激活，然后在通过将前同步周期信号PAM加到脉冲串信号BL所花费的时间周期而获得的时间周期后而被去激活。数据选通信号缓冲器28(响应于数据选通延时信号LATDQS)缓冲延迟时钟信号DCLK以生成缓冲的延迟时钟信号DCLK。数据选通信号驱动器30驱动缓冲的延迟时钟信号DCLK以生成数据选通信号DQS。
图1的半导体存储器件6在模式设置操作期间响应于模式设置命令MRS改变前同步周期信号PAM。因此，能够生成可以展示依赖于半导体存储器件6的操作频率(CLK的周期的倒数(inverse))的不同的前同步状态周期长度(周期)的数据输出选通状态。
图2是详细说明(根据本发明的示例实施例的)图1的半导体存储器件6的延时信号生成电路26的框图。
延时信号生成电路26包括延时信号生成器38、数据选通延时信号生成器56和数据延时信号生成器58。移位寄存器40和48、选择器42和46、寄存器44、第一和第二控制信号生成器50和54被包括在延时信号生成器38。
下面将解释图2的组件的功能。
第一控制信号生成器50从CAS延时信号CL减去前同步周期信号PAM以生成控制信号CON1。例如，当CAS延时信号为“1010”而前同步周期信号PAM为“0010”时，减法器50生成控制信号CON“1000”。第二控制信号生成器54将(通过将前同步周期信号PAM乘以2而获得的)值加到脉冲串长度信号BL以生成控制信号CON2。例如，当脉冲串长度信号BL为“0100”和前同步周期信号PAM为“0010”时，加法器50生成控制信号CON2“1000”。延迟器52将起始信号PSTART延迟时间“tSAC+tREAD”以生成延迟的起始信号PSTART。这里，时间tSAC表示延迟时钟信号先于时钟信号CLK的时间，而时间tREAD是直到命令解码器在接收到代表读取命令的命令信号CMD之后生成读取信号PREAD所花费的时间。移位寄存器40响应于延迟的起始信号PSTART′被使能，响应于缓冲的时钟信号PCLK移位信号“10...0”，并响应于控制信号CON1移位相应比特的数据。例如，如果控制信号CON1为“1000”，然后数据“10000000”被移位。选择器42响应于从移位寄存器40输出的每个比特数据选择和输出读取信号PREAD。寄存器44存储从选择器42输出的数据，并生成信号r1到r11。移位寄存器48响应于起始信号PSTART被使能，响应于延迟时钟信号DCLK移位信号“10...0”，并响应于控制信号CON1移位相应比特的数据。例如，如果控制信号CON1为“1000”，然后移位数据“10000000”。选择器46分别响应于从移位寄存器48输出的每个比特数据在从寄存器44输出的信号r1到r11中进行选择，并输出所选择的信号作为延时信号LAT。
数据选通延时信号生成器56生成数据选通延时信号LATDQS，其响应于延时信号LAT被激活，并且在维持了由控制信号CON2确定的时间周期的激活状态之后被去激活。例如，如果控制信号CON2为“1000”，然后数据选通延时信号生成器56将延时信号LAT的激活周期扩展8个周期，以生成数据选通延时信号LATDQS。
数据延时信号生成器58接收数据选通延时信号LATDQS，并生成数据延时信号LATDQ。数据选通延时信号LATDQS的激活周期被操作(operated up)，以便将其减少前同步周期信号PAM的周期，以获得数据延时信号LATDQ。
因此，延时信号生成器电路26(在读取操作期间)接收CAS延时信号CL和前同步周期信号PAM，并生成数据选通延时信号LATDQS，并通过产生其激活时间点被延迟了前同步周期信号PAM的周期的一种版本的数据选通延时信号LATDQS来生成数据延时信号LATDQ。
图3是详细地说明(根据本发明的示例实施例)图2所示的延时信号生成器38的移位寄存器和选择器的电路图。
在图3中，移位寄存器40包括相互依赖地(dependently)连接的D触发器40-1到40-11、开关41-1到41-7和解码器41-8。选择器42包括开关42-1到42-11。选择器46包括开关46-1到46-11。移位寄存器48包括相互依赖地连接的D触发器48-1到48-11、开关49-1到49-7。
下面将描述图3的组件的功能。
解码器41-8解码第一控制信号CON1以生成移位控制信号CL5到CL11。如果第一控制信号CON1为“1000”，则移位控制信号CL8被激活。开关41-1到41-7分别响应于移位控制信号CL5到CL11被接通。移位寄存器40响应于延迟的起始信号PSTART′被初始为“10...0”，并且开关41-1到41-7之一被接通，以便响应于缓冲的时钟信号PCLK执行移位操作以生成信号s1到s11。如果开关41-4被接通，则移位寄存器40被初始为“10...0”，并且响应于缓冲的时钟信号PCLK执行移位操作。
移位寄存器48响应于起始信号PSTART被初始为“10...0”，并且开关49-1到49-11之一响应于控制信号CON2被接通，以便响应于延迟时钟信号DCLK执行移位操作以生成信号t1到t11。如果开关49-4被接通，则移位寄存器48被初始为“100000000”，并且响应于延迟时钟信号DCLK执行移位操作。以开关42-1到42-11分别响应于信号s1到s11而被接通的方式，开关之一被接通，由此传送读取信号PREAD。
寄存器44存储从开关42-1到42-11传送的信号，并生成信号r1到r11。以开关46-1到46-11分别响应于信号t1到t11而被接通的方式，开关之一被接通，由此传输存储在寄存器44中的信号r1到r11之一作为延时信号LAT。延时信号LAT的激活周期为一个时钟周期，而数据选通延时信号LATDQS被激活的时间点取决于延时信号LAT被激活的时间点。
图3示出了移位寄存器40和48分别包括11个D触发器，但是当CAS延时信号CL变大时，移位寄存器由12个或更多的D触发器组成。随着D触发器数量的增加，开关的数量也增加。
图4是详细说明(根据本发明的示例实施例的)图2所示的数据选通延时信号生成器56的电路图。
图4的数据选通延时信号生成器56包括D触发器56-1到56-4、编码器56-5、与门AND1到AND4以及或门OR1。
下面描述图4的组件的功能。
编码器56-5编码控制信号CON2以生成信号b1到b4。当控制信号CON2为“1000”时，信号b1到b3被激活，当控制信号CON2为“0100”时，信号b1被激活，而当控制信号CON2为“0110”时，信号b1和b2被激活。D触发器56-1到56-4接收延时信号LAT并输出与门AND1到AND3的信号，其中分别将它们延迟一个时钟周期。与门AND1到AND4分别对D触发器56-1到56-4的输出信号和信号b1到b4执行逻辑与操作。或门OR1对D触发器56-1到56-4的输出信号执行逻辑或操作以生成数据选通延时信号LATDQS。
D触发器56-1和与门AND1将延时信号LAT延迟一个时钟周期，而D触发器56-2和与门AND2进一步将延时信号LAT延迟一个时钟周期(两个时钟周期的净延迟)。以这种方式，可以将延时信号LAT延迟总共四个时钟周期。如果信号b1到b3被激活，则延时信号LAT被延迟三个时钟周期，因此延时信号LAT的激活周期被扩展了三个时钟周期，由此数据选通延时信号LATDQS的激活周期为总共四个时钟周期。虽然未在图4中示出，但是也可能需要用于进一步扩展数据选通延时信号LATDQS的激活周期的分离电路。
图4示出了数据选通延时信号生成器56的结构，该数据选通延时信号生成器56能够将延时信号LAT的脉冲宽度附加地扩展总共四个时钟周期。如果包括D触发器和与门的电路被从属地(dependently)添加到图4的配置中，还可以进一步将延时信号LAT的脉冲宽度扩展总共五个时钟周期。即，如果包括D触发器和与门的五个电路依赖地连接，就能够进一步将延时信号LAT的脉冲宽度扩展总共五个时钟周期。如需要，这样的附加电路可以进一步扩展脉冲宽度。
图5是详细说明(根据本发明的示例实施例的)图2中所示的数据延时信号生成器58的电路图。
在图5中，数据延时信号生成器包括D触发器58-1到58-4、开关59-1到59-4、与门AND5到AND8和编码器59-5。
下面将描述图5的组件的功能。
编码器59-5编码前同步周期信号PAM以生成信号p1到p4。当前同步周期信号PAM为“0001”时，信号p1被激活，当前同步周期信号PAM为“0010”时，信号p2被激活，而当前同步周期信号PAM为“0100”时，信号p4被激活。D触发器58-1和58-4接收数据选通延时信号LATDQS并提供信号给与门AND5到AND8，并分别响应于延迟时钟信号DCLK将它们延迟一个时钟周期。
与门AND5到AND8分别对D触发器58-1到58-4的输出信号和数据选通延时信号LATDQS执行逻辑与操作以生成信号e1到e4。开关59-1到59-4响应于信号p1到p4生成信号e1到e4作为数据延时信号LATDQ。如果前同步周期信号PAM为“0001”，则信号p1被激活，以致开关59-1被接通以生成信号e1作为数据延时信号LATDQ。即，D触发器58-1和与门AND5将数据选通延时信号LATDQS的激活时间点延迟一个时钟周期以生成信号e1，而D触发器58-2和与门AND6进一步将数据选通延时信号LATDQS的激活时间点延迟一个时钟周期(二个时钟周期的净延迟(net delay))以生成信号e2。以这种方式，可以将数据选通延时信号LATDQS的激活时间点延迟总共四个时钟周期。如果信号p2被激活，则开关59-2被接通以生成信号e2作为数据延时信号LATDQ。在此时生成的数据延时信号LATDQ是通过将数据选通延时信号LATDQS的激活时间点延迟两个时钟周期而生成的，并且其是数据延时信号LATDQ的激活周期比数据选通延时信号LATDQS的激活周期小两个时钟周期的信号。
图6A是说明(根据本发明的示例实施例的)图2到5所示的延时信号生成电路的操作的时序图。具体来讲，图6A是说明在一组特定的假定而非限定性的数据的前后关系(context)中半导体存储器件6的操作的时序图，其中CAS延时信号CL被设置为“1010”、脉冲串长度信号BL被设置为“0100”、而前同步周期信号PAM被设置“0010”，即，CAS延时被设置为10、脉冲串长度被设置为4、而前同步周期被设置为2。
在图6A，当起始时间PSTART被激活之后经过了时间tRS1时生成延迟时钟信号DCLK，并且在经过了时间tRS2时生成缓冲时钟信号PCLK。在时间tRS1和时间tRS2之间的差是时间“tSAC+tREAD”。这里，时间tREAD代表直到命令解码器在其接收到代表读取命令的命令信号CMD之后成生读取信号PREAD的时间。时间tR代表直到响应于延迟时钟信号DCLK生成数据选通延时信号LATDQS的时间，而时间tAC代表直到响应于延迟时钟信号DCLK生成数据选通信号DQS的时间，而时间tSAC代表时间tAC和时间tS的和，并代表延迟时钟信号DCLK超前时钟信号CLK的时间。
延迟器52将起始时间PSTART延迟时间“tSAC+tREAD”以生成延迟的起始时间PSTART′。解码器41-8解码控制信号CON1“1000”以激活移位控制信号CL8。移位寄存器40响应于延迟的起始信号PSTART′被初始为“10...0”，并且当开关41-4被接通时，响应于缓冲的时钟信号PCLK一个比特接一个比特地执行移位操作，由此生成信号s1到s8。
如图6A所示，顺序地激活信号s1到s8。移位寄存器48响应于起始信号PSTART被初始为“10...0”，并且当开关49-4被接通时，响应于延迟时钟信号DCLK，D触发器48-1到48-8一个比特接一个比特地执行移位操作，由此顺序地激活信号t1到t8。当开关42-4(未示出)被信号s4接通时，读取信号READ被存储在寄存器44中，因此寄存器44生成输出信号r1到r11“0001000000”。这个信号被维持，直到下一个信号s4被激活。当开关46-4响应于信号t4被接通时，存储在寄存器44中的输出信号r4“1”使得延时信号LAT变为“1”。即，延时信号LAT响应于信号t4在一个时钟周期期间被激活。
编码器56-5编码控制信号CON2“1000”以激活信号b1到b3。D触发器56-1和与门AND1将延时信号LAT延迟一个时钟周期以生成信号LATD1，D触发器56-2和与门AND2将信号LATD1延迟一个时钟周期以生成信号LATD2，而D触发器56-3和与门AND3将信号LATD2延迟一个时钟周期以生成信号LATD3。或门OR1对延时信号LAT和信号LATD1到LATD3执行逻辑和(l0gical sum)以生成数据选通延时信号LATDQS，其将延时信号LAT的激活周期扩展三个时钟周期。解码器59-5解码前同步周期信号PAM“0010”以激活信号p2。D触发器58-1和与门AND5将数据选通延时信号LATDQS的激活周期延迟一个时钟周期以生成信号e1，而D触发器58-2和与门AND6将信号e1的激活时间点延迟一个时钟周期以生成信号e2。开关59-2响应于信号p2生成信号e2作为数据延时信号LATDQ。
从而，数据选通延时信号LATDQS的激活时间点被延迟对应前同步时钟周期PAM的周期以激活数据延时信号LATDQ。所以，响应于数据选通延时信号LATDQS生成数据选通信号DQS，该数据选通信号DQS在与数据选通延时信号LATDQS的激活周期相同的时间周期期间与时钟信号CLK同步。并且，在数据延时信号LATDQ的激活期间内同步于时钟信号CLK的上升和下降沿，顺序地生成四个数据DQ。如图6A所示，数据选通信号DQS展示了以下状态，即，包括在两个时钟周期的时间周期tPAM期间生成的前同步状态和在两个时钟周期的时间周期tDS内生成的选通状态。
图6B是说明(根据本发明的示例实施例的)图2到5所示的延时信号生成电路的操作的时序图。具体来讲，图6B是说明在一组特定的假定(非限定性)的数据的前后关系中半导体存储器件6的操作的时序图，其中CAS延时信号CL被设置为“1010”、脉冲串长的信号BL被设置为“0100”、并且前同步周期信号PAM被设置为“0011”，即，CAS延时被设置为10、脉冲串长度被设置为4、而前同步周期被设置为3。
在图6B中，如图6A所示，生成了信号PSTART、PSTART′、DCLK、PCLK和PREAD。
在图6B中，解码器41-8解码控制信号CON1“0111”以激活移位控制信号CL8。移位寄存器40响应于延迟的起始信号PSTART′被初始为“10...0”，并且当开关41-3被接通时，D触发器40-1到40-7响应于缓冲的时钟信号PCLK一个比特接一个比特地执行移位操作，由此生成信号s1到s7。如图6B所示，顺序地激活信号s1到s7。移位寄存器48响应于起始信号PSTART被初始为“10...0”，并且当开关49-3被接通时，D触发器48-1到48-7响应于延迟时钟信号DCLK一个比特接一个比特地执行移位操作，由此顺序地激活信号t1到t7。当开关42-4(未示出)被信号s4接通时，读取信号READ被存储在寄存器44中，并因此寄存器44生成输出信号r1到r11“0001000000”。这个信号被维持，直到下一个信号s4被激活。当开关46-4响应于信号t4被接通时，存储在寄存器44中的输出信号r4“1”使得延时信号LAT变为“1”。即，延时信号LAT响应于信号t4在一个时钟周期内被激活，并且比图6A的延时信号LAT早一个时钟周期被激活。
接着图6B的讨论，编码器56-5编码控制信号CON2“1010”以激活信号b1到b4。结果，数据选通延时信号LATDQS在早于图6A的数据选通延时信号LATDQS一个时钟周期被激活，在与图6A的数据选通延时信号LATDQS的相同时间点被去激活。解码器59-5解码前同步信号PAM“0011”以激活信号p3。开关59-3响应于信号p3生成信号e3作为数据延时信号LATDQ。从而，数据选通延时信号LATDQS的激活时间点被延迟对应前同步时钟周期PAM的时钟周期，以激活数据延时信号LATDQ。如图6B所示，数据选通信号DQS展示以下状态，即，包括在三个时钟周期的时间周期tPAM期间生成的前同步状态和在两个时钟周期的时间周期tDS期间生成的选通状态。
如图6A和6B中所见，可以通过改变前同步周期信号PAM来改变数据选通延时信号LATDQS的前同步状态的生成周期。
图7是说明(根据本发明的示例实施例的)图2的延时信号生成电路26的另一个版本26′的框图。
图7的延时信号生成电路26′包括延时信号生成器100和延时信号生成器200。延时信号生成器100被这样配置：相对于图2的延时信号生成器38的配置，第一和第二控制信号生成器50和54被去除。而延时信号生成器200被基本上以与图2的延时信号生成器30相同的配置来配置。
图7的延时信号生成电路26′被这样配置，即延时信号生成器100和延时信号生成器200相互分离。
图2和7的相同的附图标号表示相同的部分，并且执行相同的操作，因此其描述将被省略。
对于延时信号生成器100，CAS延时信号CL被施加到移位寄存器40作为第一控制信号。即，信号生成电路100生成数据延时信号LATDQ，其在对应CAS延时信号CL的时钟周期的延迟之后被激活而不管前同步周期信号PAM，并且在对应脉冲串长度信号BL的时钟周期的时间之后被去激活。
数据选通延时信号生成电路200执行与图2的延时信号生成器38相同的操作。
图8是说明(根据本发明的示例实施例的)图7的延时信号生成电路26′的操作的时序图。具体来讲，图7是说明在一组特定的假定的数据的前后关系中半导体存储器件(对应于图1中的半导体存储器件6，虽然包括延时信号生成电路26′而不是延时信号生成电路26)的操作的时序图，其中，CAS延时信号CL被设置为“1010”、脉冲串长度信号BL被设置为“0100”、并且前同步周期信号PAM被设置为“0010”，即，CAS延时被设置为10、脉冲串长度被设置为4、而前同步周期被设置为2。
延时信号生成器200的操作时序(timing)与图6A的时序图相同，因此图8相对于图6A是简略的。
相对于图8，延时信号生成器200的第一控制信号生成电路50生成CAS延时信号CL“1010”作为控制信号CON1。移位寄存器40响应于延迟的起始信号PSTART′被初始为“10...0”，并响应于缓冲的时钟信号PCLK一个比特接一个比特地执行移位操作以生成信号s1到s10。与图6A的时序图类似，信号s1到s10被顺序地激活。当信号s4被激活时，读取信号PREAD被存储在寄存器44中，并且生成输出信号r1到r11“00010000000”。这个信号被维持，直到下一个信号s1被激活。移位寄存器48响应于起始信号PSTART被初始为“10...0”，并响应于延迟时钟信号DCLK一个比特接一个比特地执行移位操作以顺序地激活信号t1到t10。编码器56-5编码控制信号CON2“1000”以激活信号b1到b3。D触发器56-1和与门AND1将延时信号LAT延迟一个时钟周期以生成信号LATD1。因此，或门OR1对延时信号LAT和信号LATD1执行逻辑和以生成数据延时信号LATDQ，该数据延时信号LATDQ将延时信号LAT的激活周期扩展一个时钟周期。并且，响应于数据延时信号LATDQ、在与数据延时信号LATDQ的激活期间相同的周期期间同步于时钟信号CLK的上升和下降沿，顺序地生成四个数据DQ。
上述示例实施例已经描述了以双倍数据速率操作的半导体存储器件，但是本发明的另一个实施例可以被应用到以单倍数据率或四倍数据速率或更高数据速率操作的半导体存储器件。
如上所述，根据本发明的一个或多个实施例的半导体存储器件可以根据操作频率改变前同步周期。
如上所述，根据本发明的两个或多个相应的实施例的半导体存储器件和延时信号生成方法可以根据操作频率改变数据选通延时信号的前同步状态的生成周期，由此改善半导体存储器件的操作可靠性。
利用如此描述的本发明的一些示例实施例，可见能够以许多方式来改变同一方法。这样的变化不应当被认为是脱离了本发明的精神和范围，并且所有的这些修改都是为了包括在本发明的范围之内。
Claims (18)
1.一种半导体存储器件，包括：
存储单元阵列，在写操作期间存储数据，并在读取操作期间输出数据；
模式设置装置，用于响应于在模式设置操作期间接收的代码信号，设置CAS延时信号、脉冲串长度信号、和前同步周期信号；和
延时信号生成装置，用于生成数据选通延时信号，该数据选通延时信号在存储于存储单元阵列的数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活，并在将前同步周期信号的激活周期维持了通过将对应脉冲串长度信号的周期加到对应前同步周期信号的周期而获得的周期之后被去激活。
2.如权利要求1的器件，还包括：
命令解码器，用于解码外部命令信号以生成用于模式设置装置的模式设置信号和用于读取操作的读取信号中的至少一个；
延迟锁定环，用于生成与外部时钟信号同步的延迟时钟信号，并且在外部时钟信号与延迟时钟信号同步时生成起始信号；和
时钟缓冲器，用于缓冲外部时钟信号以生成缓冲的时钟信号。
3.如权利要求2的器件，其中，所述延迟时钟信号和缓冲的时钟信号具有与外部时钟信号相同的频率，并且所述延迟时钟信号在比所述缓冲的时钟信号早的参考时间被生成。
4.如权利要求3的器件，其中，所述延时信号生成装置包括：
延时信号生成器，其响应于起始信号被初始化，并响应于CAS延时信号、前同步周期信号、缓冲的时钟信号、和延迟时钟信号接收读取命令，并且该延时信号生成器可操作地生成延时信号，该延时信号在数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活；
数据选通延时信号生成器，用于生成数据选通延时信号，该数据选通延时信号在将延时信号的激活周期维持了通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的周期之后被激活；和
数据延时信号生成器，用于将数据选通延时信号的激活时间点延迟对应前同步周期信号的周期以生成数据延时信号。
5.如权利要求4的器件，其中，所述延时信号生成器包括：
第一控制信号生成器，用于生成对应通过从对应CAS延时信号的周期减去对应前同步周期信号的周期而获得的周期的第一控制信号；
第二控制信号生成器，用于生成通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的第二控制信号；
延迟器，用于将起始信号延迟参考时间以生成延迟的起始信号；
第一移位寄存器，其中响应于起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于缓冲的时钟信号执行移位操作以生成第一移位输出信号；
第二移位寄存器，其中响应于延迟的起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于延迟时钟信号执行移位操作以生成第二移位输出信号；
第一开关，用于响应于第一移位输出信号传送读取信号；
寄存器，用于存储从第一开关输出的信号；和
第二开关，用于响应于第二移位输出信号生成从寄存器输出的信号作为延时信号。
6.如权利要求5的器件，其中，所述数据选通延时信号生成器包括：
编码器，用于编码与通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的周期相对应的信号；和
脉冲宽度扩展器，用于接收延时信号，并响应于延迟时钟信号将延时信号扩展与编码器的输出信号相对应的周期。
7.如权利要求6的器件，其中，所述数据延时信号生成器包括：
解码器，用于解码前同步周期信号；和
脉冲宽度缩减器，用于接收数据选通延时信号，并响应于延迟时钟信号将数据选通延时信号的激活时间点延迟对应解码器的输出信号的周期，以便生成数据延时信号。
8.一种半导体存储器件，包括：
存储单元阵列，在写操作期间存储数据，并在读取操作期间输出数据；
模式设置装置，用于响应于在模式设置操作期间接收的代码信号，设置CAS延时信号、脉冲串长度信号、和前同步周期信号；
数据选通延时信号生成装置，用于生成数据选通延时信号，该数据选通延时信号在存储于存储单元阵列的数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活，并在将前同步周期信号的激活周期维持了通过将对应脉冲串长度信号的周期加到对应前同步周期信号的周期而获得的周期之后被去激活；和
数据延时信号生成装置，用于将数据选通延时信号的激活周期的开始延迟对应前同步周期信号的周期。
9.如权利要求8的器件，还包括：
命令解码器，用于解码施加来生成用于模式设置操作的模式设置信号和用于读取操作的读取信号的至少一个的外部命令信号；
延迟锁定环，用于生成与外部时钟信号同步的延迟时钟信号，并且在外部时钟信号与延迟时钟信号同步时生成起始信号；和
时钟缓冲器，用于缓冲外部时钟信号以生成缓冲的时钟信号。
10.如权利要求9的器件，其中，所述延迟时钟信号和缓冲的时钟信号具有与外部时钟信号相同的频率，并且所述延迟时钟信号在比所述缓冲的时钟信号早的参考时间被生成。
11.如权利要求10的器件，其中，所述数据选通延时信号生成装置包括：
延时信号生成器，其响应于起始信号被初始化，并响应于CAS延时信号、前同步周期信号、缓冲的时钟信号、和延迟时钟信号接收读取命令，并且该延时信号生成器可操作地生成延时信号，该延时信号在数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活；和
数据选通延时信号生成器，用于生成数据选通延时信号，该数据选通延时信号在将延时信号的激活周期维持了通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的周期之后被去激活。
12.如权利要求11的器件，其中，所述延时信号生成器包括：
第一控制信号生成器，用于生成对应通过从对应CAS延时信号的周期减去对应前同步周期信号的周期而获得的周期的第一控制信号；
第二控制信号生成器，用于生成通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的第二控制信号；
延迟器，用于将起始信号延迟参考时间以生成延迟的起始信号；
第一移位寄存器，其中响应于起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于缓冲的时钟信号执行移位操作以生成第一移位输出信号；
第二移位寄存器，其中响应于延迟的起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于延迟时钟信号执行移位操作以生成第二移位输出信号；
第一开关，用于响应于第一移位输出信号来传送读取信号；
寄存器，用于存储从第一开关输出的信号；和
第二开关，用于响应于第二移位输出信号生成从寄存器输出的信号作为延时信号。
13.如权利要求12的器件，其中，所述数据选通延时信号生成器包括：
编码器，用于编码与通过将前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的周期相对应的信号；和
脉冲宽度扩展器，用于接收延时信号，并响应于延迟时钟信号将延时信号扩展与编码器的输出信号相对应的周期。
14.如权利要求8的器件，其中，所述数据延时信号生成器包括：
第一控制信号生成器，用于生成对应CAS延时信号的第一控制信号；
第二控制信号生成器，用于在对应脉冲串长度信号的周期生成第二控制信号；
延迟器，用于将起始信号延迟参考时间以生成延迟的起始信号；
第一移位寄存器，其中，响应于起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于缓冲的时钟信号执行移位操作以生成第一移位输出信号；
第二移位寄存器，其中，响应于延迟的起始信号设置初始值，响应于第一控制信号确定初始值的移位比特数量，并响应于延迟时钟信号执行移位操作以生成第二移位输出信号；
第一开关，用于响应于第一移位输出信号来传送读取信号；
寄存器，用于存储从第一开关输出的信号；
第二开关，用于响应于第二移位输出信号来生成从寄存器输出的信号作为延时信号；和
脉冲宽度扩展器，响应于延时信号而激活，并将延时信号的激活周期扩展与脉冲长度信号相对应的周期。
15.一种半导体存储器件的延时信号生成方法，该方法包括：
响应于在模式设置操作期间的代码信号来设置CAS延时信号、脉冲串长度信号、和前同步周期信号；和
生成数据选通延时信号，该数据选通延时信号在存储于存储单元阵列的数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活，并在将前同步周期信号的激活周期维持了通过将对应脉冲串长度信号的周期加到对应前同步周期信号的周期而获得的周期之后被去激活；
将数据选通延时信号的激活周期的开始延迟对应前同步周期信号的周期以生成数据延时信号。
16.如权利要求15的方法，其中，所述延迟时钟信号和缓冲的时钟信号具有与外部时钟信号相同的频率，并且所述延迟时钟信号在比所述缓冲的时钟信号早的参考时间被生成。
17.如权利要求15所述的方法，还包括：
解码外部命令信号以生成用于模式设置操作的模式设置信号和用于读取操作的读取信号中的至少一个；
生成与外部时钟信号同步的延迟时钟信号，并且在外部时钟信号与延迟时钟信号同步时生成起始信号；和
缓冲外部时钟信号以生成缓冲的时钟信号。
18.如权利要求17的方法，其中，所述延时信号生成步骤包括：
响应于起始信号而初始化，并响应于CAS延时信号、前同步周期信号、缓冲的时钟信号、和延迟时钟信号接收读取命令，由此生成延时信号，该延时信号在数据在对应CAS延时信号的周期被输出到外部部分之前早于对应前同步周期信号的周期被激活；
生成数据选通延时信号，该数据选通延时信号在将延时信号的激活周期维持了通过将对应前同步周期信号的周期加到对应脉冲串长度信号的周期而获得的周期之后被去激活；和
将数据选通延时信号的激活时间点延迟对应前同步周期信号的周期以生成数据延时信号。
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