JP5008055B2 - 半導体メモリ装置とそのレイテンシ信号発生方法 - Google Patents

Description

本発明は、半導体メモリ装置に係わり、特に、リード動作時にデータのみでなく、データ出力ストローブ信号を発生する半導体メモリ装置及びこの装置のレイテンシ信号発生方法（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｄａｔａ ｏｕｔｐｕｔ ｓｔｒｏｂｅ ｓｉｇｎａｌ ｇｅｎｅｒａｔｉｎｇ ｍｅｔｈｏｄ ｔｈｅｒｅｏｆ）に関するものである。

従来の半導体メモリ装置は、リード動作時に外部から印加されるクロック信号に同期したデータとデータストローブ信号を発生する。そして、データストローブ信号はプリアンブル信号とストローブ信号からなっていて、プリアンブル信号はストローブ信号が発生する以前に発生する。プリアンブル信号が発生している間にデータは出力せず、データはストローブ信号が出力する際に出力される。一般に、プリアンブル信号は１クロックサイクルの間に発生する。

しかしながら、半導体メモリ装置がさらに高速化されるにつれて１クロックサイクルの間に発生するプリアンブル信号を有するデータストローブ信号のストローブ信号が受信側に正確に印加できないという問題がある。このような問題を解決するためにプリアンブル信号の発生サイクルを増加させるとストローブ信号が受信側で正確に印加できる。

しかしながら、半導体メモリ装置の動作周波数を考慮せず、プリアンブル信号の発生サイクルを増加することは動作中にエラーを引き起こすこととなる。よって、半導体メモリ装置の動作周波数に適したクロックサイクルのプリアンブル信号を有するデータストローブ信号を発生させる半導体メモリ装置が必要とされる。

本発明の目的は、データストローブ信号におけるプリアンブル信号の発生サイクルを可変することができる半導体メモリ装置を提供することにある。

本発明の他の目的は、前記目的を果たすための半導体メモリ装置のレイテンシ信号発生方法を提供することにある。

前記目的を果たすために本発明の半導体メモリ装置の第１実施形態は、ライト動作時にデータを保存し、リード動作時にデータを出力するメモリセルアレイ、モード設定動作時に外部から印加されるコード信号に応答してＣＡＳ（Ｃｏｌｕｍｍ Ａｄｄｒｅｓｓ Ｓｔｒｏｂｅ）レイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定手段、及び前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクル分が前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号及び前記データストローブレイテンシ信号の活性化期間を前記プリアンブルサイクル信号に相当するサイクル分に遅延させて前記データレイテンシ信号を発生するレイテンシ信号発生手段を具備することを特徴とする。

前記目的を果たすために本発明の半導体メモリ装置の第２実施形態は、ライト動作時にデータを保存し、リード動作時にデータを出力するメモリセルアレイ、モード設定動作時に外部から印加されるコード信号に応答してＣＡＳレイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定手段、前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクル分が前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生手段、及び前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが出力されるサイクルに合わせてデータレイテンシ信号を活性化し、前記バースト長さ信号に相当するサイクル分が前記データレイテンシ信号の活性化期間を維持した後に不活性化されるデータレイテンシ信号を発生するデータレイテンシ信号発生手段を具備することを特徴とする。

前記第１及び第２実施形態の半導体メモリ装置は、外部から印加される命令信号をデコーディングして前記モード設定動作のためのモード設定信号、及び前記リード動作のためのリード信号を発生する命令語デコーダ、外部から印加される外部クロック信号に同期された遅延クロック信号を発生し、前記外部クロック信号と前記遅延クロック信号との間に同期が形成されると、スタート信号を発生する遅延同期ループ、及び前記外部クロック信号をバッファしてバッファされたクロック信号を発生するクロックバッファをさらに具備することを特徴とする。

前記第１実施形態の半導体メモリ装置の前記レイテンシ信号発生手段は、前記スタート信号に応答して初期化され、前記ＣＡＳレイテンシ信号及び前記プリアンブルサイクル信号、前記バッファされたクロック信号、及び前記遅延クロック信号に応答して前記リード命令を入力して前記ＣＡＳレイテンシ信号に相当するサイクルに、データが外部に出力する前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化されるレイテンシ信号を発生するレイテンシ信号発生器、前記レイテンシ信号の活性化期間を前記バースト長さ信号に相当するサイクルに、前記プリアンブルサイクル信号に相当するサイクルを加えたサイクル分に維持した後に、不活性化される前記データストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生器、及び前記データストローブレイテンシ信号の活性化の時点を前記プリアンブルサイクル信号に相当するサイクル分に遅延させてデータレイテンシ信号を発生するデータレイテンシ信号発生器を具備することを特徴とする。

そして、第１実施形態の半導体メモリ装置の前記レイテンシ信号発生器は、前記ＣＡＳレイテンシ信号に相当するサイクルにおいて、前記プリアンブルサイクル信号に相当するサイクル分を差し引いたサイクルに相当する第１制御信号を発生する第１制御信号発生器、前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する第２制御信号を発生する第２制御信号発生器、前記スタート信号を所定時間程に遅延して遅延されたスタート信号を発生する遅延器、前記スタート信号に応答して初期値に設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記バッファされたクロック信号に応答してシフティング動作を行って第１シフティング出力信号を発生する第１シフトレジスタ、前記遅延されたスタート信号に応答して初期値が設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記遅延クロック信号に応答してシフティング動作を行って第２シフティング出力信号を発生する第２シフトレジスタ、前記第１シフティング出力信号に応答して前記リード信号を伝送する第１スイッチ、前記第１スイッチから出力される信号を保存するレジスタ、前記第２シフティング出力信号に応答して前記レジスタから出力される信号を前記レイテンシ信号として発生する第２スイッチを具備することを特徴とし、前記データストローブレイテンシ信号発生器は前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する信号をエンコーディングするエンコーダ、及び前記レイテンシ信号を入力して前記遅延クロック信号に応答して前記レイテンシ信号を前記エンコーダの出力信号に相当するサイクル分に伸張して前記データストローブレイテンシ信号を発生するパルス幅伸張器を具備することを特徴とし、前記データレイテンシ信号発生器は前記プリアンブルサイクル信号をデコーディングするデコーダ、及び前記データストローブレイテンシ信号を入力し、前記遅延クロック信号に応答して前記データストローブレイテンシ信号の活性化時点を前記デコーダの出力信号に相当するサイクル分に遅延させて前記データレイテンシ信号を発生するパルス幅減少器を具備することを特徴とする。

前記第２実施形態の半導体メモリ装置の前記データストローブレイテンシ信号発生手段は、前記スタート信号に応答して初期化され、前記ＣＡＳレイテンシ信号及び前記プリアンブルサイクル信号、前記バッファされたクロック信号、及び前記遅延クロック信号に応答して前記リード命令を入力して前記ＣＡＳレイテンシ信号に相当するサイクルに、データが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化されるレイテンシ信号を発生するレイテンシ信号発生器、及び前記レイテンシ信号の活性化期間を前記バースト長さ信号に相当するサイクルに、前記プリアンブルサイクル信号に相当するサイクルを加えたサイクル分を維持した後に不活性化される前記データストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生器を具備することを特徴とし、前記レイテンシ信号発生器及び前記データストローブレイテンシ信号発生器は、前記第１実施形態の半導体メモリ装置における前記レイテンシ信号発生手段の前記レイテンシ信号発生器及び前記データストローブレイテンシ信号発生器と同一構成を有することを特徴とする。

そして、第２実施形態の半導体メモリ装置の前記データレイテンシ信号発生器は、前記スタート信号を前記所定時間ほど遅延させて遅延されたスタート信号を発生する遅延器と、前記スタート信号に応答して初期値に設定され、前記ＣＡＳレイテンシ信号に応答して前記初期値のシフティングビット数が決定され、前記バッファされたクロック信号に応答してシフティング動作を行って第１シフティング出力信号を発生する第１シフトレジスタと、前記遅延されたスタート信号に応答して初期値が設定され、前記ＣＡＳレイテンシ信号に応答して前記初期値のシフティングビット数が決定され、前記遅延クロック信号に応答してシフティング動作を行って第２シフティング出力信号を発生する第２シフトレジスタと、前記第１シフティング出力信号に応答して前記リード信号を伝送する第１スイッチ、前記第１スイッチから出力される信号を保存するレジスタ、前記第２シフティング出力信号に応答して前記レジスタから出力される信号を前記レイテンシ信号として発生する第２スイッチ、及び前記レイテンシ信号に応答して活性化され、前記バースト長さ信号に相当するサイクル分に前記レイテンシ信号の活性化期間が伸張するパルス幅伸張器を具備することを特徴とする。

前記他の目的を果たすための本発明の半導体メモリ装置のレイテンシ信号発生方法は、モード設定動作時に外部から印加されるコード信号に応答してＣＡＳレイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定段階、前記ＣＡＳレイテンシ信号に相当するサイクルにメモリセルアレイに、保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクル分に前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生段階、及び前記データストローブレイテンシ信号の活性化期間を前記プリアンブルサイクル信号に相当するサイクル分に遅延させて前記データレイテンシ信号を発生するレイテンシ信号発生段階を具備することを特徴とする。

本発明に係る半導体メモリ装置及びこの装置のレイテンシ信号発生方法は、動作周波数によってデータストローブレイテンシ信号のプリアンブル信号の発生サイクルを可変することができる。
したがって、半導体メモリ装置の動作信頼性が向上することができる。

以下、添付した図面を参照しながら本発明の半導体メモリ装置及びその装置のデータストローブ信号発生方法を説明する。

図１は、本発明に係る半導体メモリ装置の実施形態の構成を示すブロック図であり、メモリセルアレイ１０−１，１０−２、センス増幅器１２−１，１２−２、データ出力バッファ１４−１，１４−２、データ出力ドライバ１６、遅延同期ループ１８、クロックバッファ２０、命令語デコーダ２２、モード設定回路２４、レイテンシ信号発生回路２６、データストローブ信号バッファ２８、及びデータストローブ信号ドライバ３０で構成されている。図１は、ダブルデータレート（ｄｏｕｂｌｅ ｄａｔａ ｒａｔｅ）でデータを入出力する半導体メモリ装置として、リード動作に係るブロックのみを示したものである。

図１で、ＣＬＫ、ＣＭＤ、ＣＯＤＥは外部から印加されるクロック信号、命令信号、及びコード信号をそれぞれ示す。一般的に、コード信号（ＣＯＤＥ）は半導体メモリ装置のアドレスピン（図示せず）によって印加される。ＤＱ、ＤＱＳは外部に出力されるデータ及びデータストローブ信号を示す。そして、ＰＳＴＡＲＴは遅延同期ループ１８の動作によってクロック信号ＣＬＫと遅延クロック信号ＤＣＬＫとの位相間に同期されると所定時間の間にイネーブルされる信号である。

次に、図１のブロックそれぞれの機能を説明する。
メモリセルアレイは第１及び第２メモリセルアレイ１０−１，１０−２からなり、リード動作時に第１及び第２メモリセルアレイそれぞれに保存されたデータを同時に出力する。センス増幅器１２−１，１２−２それぞれは、リード動作時に第１及び第２メモリセルアレイそれぞれから出力されるデータを増幅して出力する。データ出力バッファ１４−１は、遅延クロック信号ＤＣＬＫ及びレイテンシ信号ＬＡＴＤＱに応答してセンス増幅器１２−１から出力されるデータをバッファして出力し、データ出力バッファ１４−２は遅延クロック信号ＤＣＬＫの反転された信号及びレイテンシ信号ＬＡＴＤＱに応答してセンス増幅器１２−２から出力されるデータをバッファして出力する。データ出力ドライバ１６はデータ出力バッファ１４−１，１４−２から出力されるデータを駆動してデータＤＱを発生する。遅延同期ループ１８はクロック信号ＣＬＫを入力して遅延クロック信号ＤＣＬＫを発生し、クロック信号ＣＬＫと遅延クロック信号ＤＣＬＫの位相が同期されると、スタート信号ＰＳＴＡＲＴを発生する。クロックバッファ２０はクロック信号ＣＬＫをバッファしてバッファされたクロック信号ＰＣＬＫを発生する。命令語デコーダ２２はクロック信号ＣＬＫに応答して外部から印加される命令信号ＣＭＤをデコーディングしてリード命令ＰＲＥＡＤ及びモード設定命令ＭＲＳを発生する。モード設定回路２４はモード設定命令ＭＲＳに応答して外部から印加されるコード信号ＣＯＤＥを入力し、ＣＡＳレイテンシ信号ＣＬ、バースト長さ信号ＢＬ、及びプリアンブルサイクル信号ＰＡＭを設定する。レイテンシ信号発生回路２６はスタート信号ＰＳＴＡＲＴに応答して初期値が設定され、バッファされたクロック信号ＰＣＬＫ及び遅延クロック信号ＤＣＬＫに応答して動作が行われ、ＣＡＳレイテンシ信号ＣＬ及びリード命令ＰＲＥＡＤに応答して活性化された後、バースト長さ信号ＢＬに相当する期間のうち維持した後に不活性化されるデータレイテンシ信号ＬＡＴＤＱを発生し、ＣＡＳレイテンシ信号ＣＬからプリアンブルサイクル信号ＰＡＭを差し引いた信号及びリード命令ＰＲＥＡＤに応答して活性化された後にバースト長さ信号ＢＬにプリアンブルサイクル信号ＰＡＭを加えた期間中維持した後に不活性化されるデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。データストローブ信号バッファ２８は、データストローブレイテンシ信号ＬＡＴＤＱＳに応答して遅延クロック信号ＤＣＬＫをバッファしてバッファされた遅延クロック信号ＤＣＬＫを発生する。データストローブ信号ドライバ３０は、バッファされた遅延クロック信号ＤＣＬＫを駆動してデータストローブ信号ＤＱＳを発生する。

図１に示された本発明の半導体メモリ装置は、モード設定動作時にモード設定命令ＭＲＳに応答してプリアンブルサイクル信号ＰＡＭを可変することがである。これによって、半導体メモリ装置の動作周波数に従って互いに異なるプリアンブルサイクルを有するデータ出力ストローブ信号を発生することができる。

図２は、図１に示されたレイテンシ信号発生回路の一実施形態の構成を示すブロック図であり、シフトレジスタ４０，４８、選択器４２，４６、レジスタ４４、第１及び第２制御信号発生器５０，５４、遅延器５２、データストローブレイテンシ信号発生器５６、データレイテンシ信号発生器５８で構成されている。図２で、シフトレジスタ４０，４８、選択器４２，４６、レジスタ４４、第１及び第２制御信号発生器５０，５４、及び遅延器５２はレイテンシ信号発生器を構成する。

次に、図２に示されたブロックそれぞれの機能について説明する。
第１制御信号発生器５０は、ＣＡＳレイテンシ信号ＣＬからプリアンブルサイクル信号ＰＡＭを減算して制御信号ＣＯＮ１を発生する。すなわち、ＣＡＳレイテンシ信号ＣＬが“１０１０”であり、プリアンブル信号ＰＡＭが“００１０”なら、 第１制御信号発生器５０は“１０００”の制御信号ＣＯＮ１を発生する。第２制御信号発生器５４は、バースト長さ信号ＢＬにプリアンブルサイクル信号ＰＡＭに２を掛けた値を加算して制御信号ＣＯＮ２を発生する。すなわち、バースト長さ信号ＢＬが“０１００”であり、プリアンブルサイクル信号ＰＡＭが“００１０”なら、第２制御信号発生器５４は“１０００”の制御信号ＣＯＮ２を発生する。遅延器５２は、スタート信号ＰＳＴＡＲＴを時間ｔＳＡＣ＋ｔＲＥＡＤ程に遅延して遅延されたスタート信号ＰＳＴＡＲＴ’を発生する。ここで、時間ｔＳＡＣは、遅延クロック信号ＤＣＬＫがクロック信号ＣＬＫに比べて先立つ時間を、時間ｔＲＥＡＤは命令語デコーダ２２がリード命令をくだす命令信号ＣＭＤを入力した後、リード信号ＰＲＥＡＤを発生するときまでの時間を示す。シフトレジスタ４０は、遅延されたスタート信号ＰＳＴＡＲＴ’に応答してイネーブルされ、バッファされたクロック信号ＰＣＬＫに応答して“１０．．．０”の信号をシフティングし、制御信号ＣＯＮ１に応答して該当のビット程のデータをシフティングする。もしも制御信号ＣＯＮ１が“１０００”なら“１０００００００”のデータをシフティングする。選択器４２はシフトレジスタ４０から出力される各ビットデータに応答してリード信号ＰＲＥＡＤを選択して出力する。レジスタ４４は選択器４２から出力されるデータを保存して信号ｒ１〜ｒ１１を発生する。シフトレジスタ４８はスタート信号ＰＳＴＡＲＴに応答してイネーブルされ、遅延クロック信号ＤＣＬＫに応答して“１０．．．０”の信号をシフティングし、制御信号ＣＯＮ１に応答して該当のビット程のデータをシフティングする。もしも制御信号ＣＯＮ１が“１０００”なら“１０００００００”のデータをシフティングする。選択器４６は、シフトレジスタ４８から出力される各ビットデータに応答してレジスタ４４から出力される信号ｒ１〜ｒ１１の中一つの信号を選択してレイテンシ信号ＬＡＴとして発生する。結果的に、レイテンシ信号発生器はリード動作時にＣＡＳレイテンシ信号ＣＬ及びプリアンブルサイクル信号ＰＡＭを入力してＣＡＳレイテンシ信号ＣＬに相当するサイクルにデータが外部に出力される前のプリアンブルサイクル信号ＰＡＭに相当するサイクル分に先に進んだ時点で活性化させてレイテンシ信号ＬＡＴを発生する。

データストローブレイテンシ信号発生器５６はレイテンシ信号ＬＡＴに応答して活性化され、制御信号ＣＯＮ２に応答して活性化を維持した後、不活性化されるデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。例えば、制御信号ＣＯＮ２が“１０００”ならデータストローブレイテンシ信号発生器５６はレイテンシ信号ＬＡＴの活性化期間を遅延クロック信号ＤＣＬＫに応答して８サイクル間伸張してデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。

データレイテンシ信号発生器５８はデータストローブレイテンシ信号ＬＡＴＤＱＳを入力してデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化期間を遅延クロック信号ＤＣＬＫに応答してプリアンブルサイクル信号ＰＡＭに相当するサイクル程減らしてデータレイテンシ信号ＬＡＴＤＱを発生する。

図３は、図２に示されたレイテンシ信号発生器のシフトレジスタ、及び選択器の実施形態の構成を示す図であり、シフトレジスタ４０は従属接続されたＤフリップフロップ４０−１〜４０−１１、スイッチ４１−１〜４１−７、及びデコーダ４１−８で構成され、選択器４２はスイッチ４２−１〜４２−１１で構成され、選択器４６はスイッチ４６−１〜４６−１１で構成され、シフトレジスタ４８は従属接続されたＤフリップフロップ４８−１〜４８−１１及びスイッチ４９−１〜４９−７で構成されている。

次に、図３に示されたシフトレジスタ及び選択器それぞれの機能を説明する。
デコーダ４１−８は、第１制御信号ＣＯＮ１をデコーディングしてシフティング制御信号ＣＬ５〜ＣＬ１１を発生する。もし、第１制御信号ＣＯＮ１が“１０００”ならシフティング制御信号ＣＬ８を活性化させる。スイッチ４１−１〜４１−７はシフティング制御信号ＣＬ５〜ＣＬ１１それぞれに応答してオンされる。シフトレジスタ４０は、遅延されたスタート信号ＰＳＴＡＲＴ’に応答して“１０．．．０”に初期化されて、スイッチ４１−１〜４１−７中の一つのスイッチがオンとされて、バッファされたクロック信号ＰＣＬＫに応答してシフティング動作を行って信号ｓ１〜ｓ１１を発生する。もし、スイッチ４１−４がオンされると、シフトレジスタ４０は“１０．．．０”に初期化されて、バッファされたクロック信号ＰＣＬＫに応答してシフティング動作を行う。シフトレジスタ４８は、スタート信号ＰＳＴＡＲＴに応答して“１０．．．０”に初期化されて、制御信号ＣＯＮ２に応答してスイッチ４９−１〜４９−７中の一つのスイッチがオンされて、遅延クロック信号ＤＣＬＫに応答してシフティング動作を行って信号ｔ１〜ｔ１１を発生する。もし、スイッチ４９−４がオンされたら、シフトレジスタ４８は“１００００００００”に初期化され、遅延クロック信号ＤＣＬＫに応答してシフティング動作を行う。スイッチ４２−１〜４２−１１は、信号ｓ１〜ｓ１１それぞれに応答して一つのスイッチがオンされてリード信号ＰＲＥＡＤを伝送する。レジスタ４４は、スイッチ４２−１〜４２−１１から送信される信号を保存し、信号ｒ１〜ｒ１１を発生する。スイッチ４６−１〜４６−１１は、信号ｔ１〜ｔ１１それぞれに応答して一つのスイッチがオンされてレジスタ４４に保存された信号ｒ１〜ｒ１１中の一つの信号をレイテンシ信号ＬＡＴに送る。レイテンシ信号ＬＡＴの活性化期間は１クロックサイクルであり、レイテンシ信号ＬＡＴの活性化時点によってデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点が決定される。

図３に示されたシフトレジスタ４０、４８は、１１個のＤフリップフロップで構成されているが、ＣＡＳレイテンシ信号ＣＬが大きくなると、１２個以上のＤフリップフロップで構成される。そして、Ｄフリップフロップの個数が増加するによってスイッチの個数も増加するのは当然である。

図４は、図２に示されたデータストローブレイテンシ信号発生器の実施形態の構成を示す図であり、Ｄフリップフロップ５６−１〜５６−４、エンコーダ５６−５、ＡＮＤゲートＡＮＤ１〜ＡＮＤ４、及びＯＲゲートＯＲ１で構成されている。

次に、図４に示された構成それぞれの機能を説明する。
エンコーダ５６−５は、制御信号ＣＯＮ２をエンコーディングして信号ｂ１〜ｂ４を発生する。もし、制御信号ＣＯＮ２が“１０００”なら信号ｂ１〜ｂ３が活性化され、“０１００”なら信号ｂ１が活性化され、“０１１０”なら信号ｂ１、ｂ２が活性化される。Ｄフリップフロップ５６−１〜５６−４それぞれは、遅延クロック信号ＤＣＬＫに応答してレイテンシ信号ＬＡＴ、ＡＮＤゲートＡＮＤ１〜ＡＮＤ３の出力信号それぞれを入力して１クロックサイクル程が遅延させて出力される。ＡＮＤゲートＡＮＤ１〜ＡＮＤ４それぞれは、Ｄフリップフロップ５６−１〜５６−４の出力信号それぞれと信号ｂ１〜ｂ４それぞれとを論理積する。ＯＲゲートＯＲ１は、レイテンシ信号ＬＡＴとＤフリップフロップ５６−１〜５６−４との出力信号を論理和してデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。結果的に、Ｄプルリブプルロブ５６−１とＡＮＤゲートＡＮＤ１とがレイテンシ信号ＬＡＴを１クロックサイクルほど遅延させて、Ｄプルリブプルロブ５６−２とＡＮＤゲートＡＮＤ２とがレイテンシ信号ＬＡＴを２クロックサイクルほど遅延させる。このような方法で、レイテンシ信号ＬＡＴを総４クロックサイクルほど遅延させることが可能である。もし、信号ｂ１〜ｂ３が活性化されたら、レイテンシ信号ＬＡＴが３クロックサイクルほど遅延され、これによってレイテンシ信号ＬＡＴの活性化期間が３クロックサイクルほど伸張されて、データストローブレイテンシ信号ＬＡＴＤＱＳの活性化期間が総４クロックサイクルとなる。そして、図４に示せなかったが、場合によってはデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化期間を所定時間さらに伸張させるための追加的な回路が必要とされる場合もある。

図４に示されたデータストローブレイテンシ信号発生器は、レイテンシ信号ＬＡＴのパルス幅を総４クロックサイクルほど追加的に伸張させることが可能な構成であり、図４の構成にＤプルリブプルロブとＡＮＤゲートとで構成される回路を追加的に従属接続することでレイテンシ信号ＬＡＴのパルス幅を総５クロックサイクル以上追加的に伸張させることが可能である。すなわち、図４のＤプルリブプルロブとＡＮＤゲートとで構成される回路を５段に従属接続させて構成すると、レイテンシ信号ＬＡＴのパルス幅を総５クロックサイクルほど追加的に伸張させることが可能となる。

図５は、図２に示されたデータレイテンシ信号発生器の実施形態の構成を示す図であり、Ｄフリップフロップ５８−１〜５８−４、スイッチ５９−１〜５９−４、ＡＮＤゲートＡＮＤ５〜ＡＮＤ８、及びデコーダ５９−５で構成されている。

次に、図５に示された構成それぞれの機能を説明する。
デコーダ５９−５は、プリアンブル信号ＰＡＭをデコーディングして信号ｐ１〜ｐ４を発生する。もし、プリアンブル信号ＰＡＭが“０００１”なら信号ｐ１を活性化し、プリアンブル信号ＰＡＭが“００１０”なら信号ｐ２を活性化し、プリアンブル信号ＰＡＭが“０１００”なら信号ｐ４を活性化させる。Ｄフリップフロップ５８−１〜５８−４それぞれは、遅延クロック信号ＤＣＬＫに応答してデータストローブレイテンシ信号ＬＡＴＤＱＳ、ＡＮＤゲートＡＮＤ５〜ＡＮＤ８の出力信号それぞれを入力して１クロックサイクルほど遅延させる。ＡＮＤゲートＡＮＤ５〜ＡＮＤ８それぞれは、Ｄフリップフロップ５８−１〜５８−４の出力信号それぞれとデータストローブレイテンシ信号ＬＡＴＤＱＳとを論理積して信号ｅ１〜ｅ４を発生する。スイッチ５９−１〜５９−４それぞれは、信号ｐ１〜ｐ４それぞれに応答して信号ｅ１〜ｅ４をデータレイテンシ信号ＬＡＴＤＱとして発生する。例え、プリアンブルサイクル信号ＰＡＭが“０００１”なら信号ｐ１が活性化され、これによって、スイッチ５９−１がオンされて信号ｅ１をデータレイテンシ信号ＬＡＴＤＱとして発生する。結果的に、Ｄプルリブプルロブ５８−１とＡＮＤゲートＡＮＤ５がデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点を１クロックサイクルほど遅延させて信号ｅ１を発生し、Ｄプルリブプルロブ５８−２とＡＮＤゲートＡＮＤ６がデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点を２クロックサイクルほど遅延させて信号ｅ２を発生する。このような方法でデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点を総４クロックサイクルほど遅延させることが可能である。もし、信号ｐ２が活性化されたらスイッチ５９−２がオンされて信号ｅ２をデータレイテンシ信号ＬＡＴＤＱとして発生する。この際に発生されるデータレイテンシ信号ＬＡＴＤＱはデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点を２クロックサイクルほど遅延させた信号であり、データストローブレイテンシ信号ＬＡＴＤＱＳの活性化期間に比べてデータレイテンシ信号ＬＡＴＤＱの活性化期間が２サイクルほど減少された信号である。

図６Ａは、図２ないし図５に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図であり、ＣＡＳレイテンシ信号ＣＬが“１０１０”、バースト長さ信号ＢＬが“０１００”、プリアンブルサイクル信号ＰＡＭが“００１０”に設定された半導体メモリ装置、すなわち、ＣＡＳレイテンシが１０、バースト長さが４、プリアンブルサイクルが２に設定された半導体メモリ装置の動作を説明するためのタイミング図である。

スタート信号ＰＳＴＡＲＴが活性化され、時間ｔＲＳ１後に遅延クロック信号ＤＣＬＫが発生し、時間ｔＲＳ２後にバッファされたクロック信号ＰＣＬＫが発生する。そして、時間ｔＲＳ１と時間ｔＲＳ２との差が時間ｔＳＡＣ＋ｔＲＥＡＤとなる。時間ｔＲＥＡＤは、図１の命令語デコーダ２２がリード命令ＲＥＡＤを示す命令信号ＣＭＤを入力した後リード信号ＰＲＥＡＤを発生するまでの時間を示し、時間ｔＳは遅延クロック信号ＤＣＬＫに応答してデータストローブレイテンシ信号ＬＡＴＤＱＳが発生するまでの時間を、時間ｔＡＣは遅延クロック信号ＤＣＬＫに応答してデータストローブ信号ＤＱＳが発生するまでの時間を示し、時間ｔＳＡＣは時間ｔＡＣと時間ｔＳとを合わせた時間であり、遅延クロック信号ＤＣＬＫがクロック信号ＣＬＫに比べて先に進む時間を示す。

遅延器５２は、スタート信号ＰＳＴＡＲＴを時間ｔＳＡＣ＋ｔＲＥＡＤほど遅延させて遅延されたスタート信号ＰＳＴＡＲＴ’を発生する。デコーダ４１−６は“１０００”の制御信号ＣＯＮ１をデコーディングしてシフティング制御信号ＣＬ８を活性化させる。シフトレジスタ４０は、遅延されたスタート信号ＰＳＴＡＲＴ’に応答して“１０．．．０”に初期化されて、スイッチ４１−４がオンすることによってＤフリップフロップ４０−１〜４０−８がバッファされたクロック信号ＰＣＬＫに応答して１ビットずつシフティング動作を行って信号ｓ１〜ｓ８を発生する。図６Ａのタイミング図に示したように、信号ｓ１〜ｓ８が順次に活性化される。シフトレジスタ４８は、スタート信号ＰＳＴＡＲＴに応答して“１０．．．０”に初期化されて、スイッチ４９−４がオンすることによってＤフリップフロップ４８−１〜４８−８が遅延クロック信号ＤＣＬＫに応答して１ビットずつシフティング動作を行って信号ｔ１〜ｔ８が順次に活性化される。図に示されてないスイッチ４２−４が信号ｓ４によってオンされると、リード信号ＲＥＡＤがレジスタ４４に保存され、これによってレジスタ４４は“０００１０００００００”の出力信号ｒ１〜ｒ１１を発生する。この信号は、次に信号ｓ４が活性化されるまで維持される。そして、レジスタ４４に保存された“１”の出力信号ｒ４は、信号ｔ４に応答してスイッチ４６−４がオンされたらレイテンシ信号ＬＡＴを“１”とさせる。すなわち、レイテンシ信号ＬＡＴが信号ｔ４に応答して１クロックサイクルの間活性化される。図４のエンコーダ５６−５は“１０００”の制御信号ＣＯＮ２をエンコーディングして信号ｂ１〜ｂ３を活性化させる。それでは、Ｄプルリブプルロブ５６−１及びＡＮＤゲートＡＮＤ１がレイテンシ信号ＬＡＴを１クロックサイクルほど遅延させて信号ＬＡＴＤ１を発生し、Ｄプルリブプルロブ５６−２及びＡＮＤゲートＡＮＤ２が信号ＬＡＴＤ１を１クロックサイクルほど遅延させて信号ＬＡＴＤ２を発生し、Ｄプルリブプルロブ５６−３及びＡＮＤゲートＡＮＤ３が信号ＬＡＴＤ２を１クロックサイクルほど遅延させて信号ＬＡＴＤ３を発生する。これによって、ＯＲゲートＯＲ１はレイテンシ信号ＬＡＴ及び信号ＬＡＴＤ１〜ＬＡＴＤ３を論理和してレイテンシ信号ＬＡＴの活性化期間を３クロックサイクルほど伸張させたデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。図５のデコーダ５９−５は、“００１０”のプリアンブルサイクル信号ＰＡＭをデコーディングして信号ｐ２を活性化させる。Ｄプルリブプルロブ５８−１及びＡＮＤゲートＡＮＤ５は、データストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点を１クロックサイクルほど遅延させて信号ｅ１を発生し、Ｄプルリブプルロブ５８−２及びＡＮＤゲートＡＮＤ６は信号ｅ１の活性化時点を１クロックサイクルほど遅延させて信号ｅ２を発生する。スイッチ５９−２は、信号ｐ２に応答して信号ｅ２をデータレイテンシ信号ＬＡＴＤＱとして発生する。結果的に、データストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点をプリアンブルサイクル信号ＰＡＭに相当するサイクルほど遅延させてデータレイテンシ信号ＬＡＴＤＱを活性化させる。それでは、データストローブレイテンシ信号ＬＡＴＤＱＳに応答してデータストローブレイテンシ信号ＬＡＴＤＱＳの活性化期間と同一期間の間、クロック信号ＣＬＫに同期されたデータストローブ信号ＤＱＳを発生する。そして、データレイテンシ信号ＬＡＴＤＱの活性化期間内でクロック信号ＣＬＫの上昇及び下降エッジに同期されて４個のデータＤＱを順次に発生する。図６Ａのタイミング図に示したように、データストローブ信号ＤＱＳは２サイクルの期間ｔＰＡＭの間に発生されるプリアンブル信号と２サイクルの期間ｔＤＳの間に発生されるストローブ信号とからなる。

図６Ｂは、図２ないし図５に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図であり、ＣＡＳレイテンシ信号ＣＬが“１０１０”、バースト長さ信号ＢＬが“０１００”、プリアンブルサイクル信号ＰＡＭが“００１１”に設定された半導体メモリ装置、すなわち、ＣＡＳレイテンシが１０、バースト長さが４、プリアンブルサイクルが３に設定された半導体メモリ装置の動作を説明するためのタイミング図である。

この場合、図６Ａに示したように、信号ＰＳＴＡＲＴ、ＰＳＴＡＲＴ’、ＤＣＬＫ、ＰＣＬＫ、ＰＲＥＡＤが発生する。

デコーダ４１−６は、“０１１１”の制御信号ＣＯＮ１をデコーディングしてシフティング制御信号ＣＬ８を活性化させる。シフトレジスタ４０は遅延されたスタート信号ＰＳＴＡＲＴ’に応答して“１０．．．０”に初期化されて、スイッチ４１−３がオンされることによってＤフリップフロップ４０−１〜４０−７がバッファされたクロック信号ＰＣＬＫに応答して１ビットずつシフティング動作を行って信号ｓ１〜ｓ７を発生する。図６Ｂのタイミング図に示したように、信号ｓ１〜ｓ７が順次に活性化される。シフトレジスタ４８は、スタート信号ＰＳＴＡＲＴに応答して“１０．．．０”に初期化されて、スイッチ４９−３がオンドエムによってＤフリップフロップ４８−１〜４８−７が遅延クロック信号ＤＣＬＫに応答して１ビットずつシフティング動作を行って信号ｔ１〜ｔ７が順次に活性化される。図に示されてないスイッチ４２−４が信号ｓ４によってオンされると、リード信号ＲＥＡＤがレジスタ４４に保存され、これによってレジスタ４４は“０００１０００００００”の出力信号ｒ１〜ｒ１１を発生する。この信号は、次に信号ｓ４が活性化されるまで維持される。そして、レジスタ４４に保存された“１”の出力信号ｒ４は、信号ｔ４に応答してスイッチ４６−４がオンされたらレイテンシ信号ＬＡＴを“１”とさせる。すなわち、レイテンシ信号ＬＡＴが信号ｔ４に応答して１クロックサイクルの間活性化され、図６Ａのタイミング図に示されたレイテンシ信号ＬＡＴに比べて１クロックサイクルほど先立って活性化される。図４のエンコーダ５６−５は、“１０１０”の制御信号ＣＯＮ２をエンコーディングして信号ｂ１〜ｂ４を活性化させる。それでは、図６Ａのタイミング図に示されたデータストローブレイテンシ信号ＬＡＴＤＱＳに比べて１クロックサイクルほど先立って活性化され、図６Ａのタイミング図に示されたデータストローブレイテンシ信号ＬＡＴＤＱＳと同一時点に不活性化されるデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。図５のデコーダ５９−５は、“００１１”のプリアンブルサイクル信号ＰＡＭをデコーディングして信号ｐ３を活性化させる。スイッチ５９−３は信号ｐ３に応答して信号ｅ３をデータレイテンシ信号ＬＡＴＤＱとして発生する。結果的に、データストローブレイテンシ信号ＬＡＴＤＱＳの活性化時点をプリアンブルサイクル信号ＰＡＭに相当する３クロックサイクルほど遅延させてデータレイテンシ信号ＬＡＴＤＱを活性化させる。図６Ｂのタイミング図に示すように、データストローブ信号ＤＱＳは３サイクルの期間ｔＰＡＭの間に発生されるプリアンブル信号と２サイクルの期間ｔＤＳの間に発生されるストローブ信号とからなる。

図６Ａ、Ｂの動作タイミング図からプリアンブルサイクル信号ＰＡＭを可変するによってデータストローブレイテンシ信号ＬＡＴＤＱＳのプリアンブル信号の発生サイクルを可変することが可能であることがわかる。

図７は、図１に示されたレイテンシ信号発生回路における他の実施形態の構成を示すブロック図であり、データレイテンシ信号発生回路１００とデータストローブレイテンシ信号発生回路２００とで構成され、データレイテンシ信号発生回路１００は図２のレイテンシ信号発生回路から第２制御信号発生器５４及びデータレイテンシ信号発生器５８を除去し、第１制御信号発生器５０を第１制御信号発生器５０’に代替し、データストローブレイテンシ信号発生回路２００は図２のレイテンシ信号発生回路からデータレイテンシ信号発生器５８を除去して構成されている。

図７に示されたレイテンシ信号発生回路は、データレイテンシ信号発生回路１００とデータストローブレイテンシ信号発生回路２００とが分離されて構成されている。

図７に示されたブロックのうち、図２に示された同一番号を有するブロックの機能は、図２の機能説明を参照することでよく理解することができるので、ここでは他の番号を有するブロックの機能についてのみ説明する。

第１制御信号発生器５０は、ＣＡＳレイテンシ信号ＣＬを第１制御信号として発生する。すなわち、データレイテンシ信号発生回路１００は、プリアンブルサイクル信号ＰＡＭに関係なく、ＣＡＳレイテンシ信号ＣＬに相当するサイクルほど遅延された後、活性化されるデータレイテンシ信号ＬＡＴＤＱを発生し、データレイテンシ信号ＬＡＴＤＱの活性化期間をバースト長さ信号ＢＬに相当するサイクルほど伸張させた後不活性化する。

データストローブレイテンシ信号発生回路２００は、図２に示されたレイテンシ信号発生回路と同一動作を行ってデータストローブレイテンシ信号ＬＡＴＤＱＳを発生する。

図８は、図７に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図であり、ＣＡＳレイテンシ信号ＣＬが“１０１０”、バースト長さ信号ＢＬが“０１００”、プリアンブルサイクル信号ＰＡＭが“００１０”に設定された半導体メモリ装置、すなわち、ＣＡＳレイテンシが１０、バースト長さが４、プリアンブルサイクルが２に設定された半導体メモリ装置の動作を説明するためのタイミング図である。

データストローブレイテンシ信号発生回路２００の動作タイミングは、図６Ａの動作タイミング図と同様であるので、図８ではデータレイテンシ信号発生回路１００の動作タイミングのみ示した。

第１制御信号発生回路５０’は、ＣＡＳレイテンシ信号ＣＬ“１０１０”を制御信号ＣＯＮ１として発生する。シフトレジスタ４０は、遅延されたスタート信号ＰＳＴＡＲＴ’に応答して“１０．．．０”に初期化され、バッファされたクロック信号ＰＣＬＫに応答して１ビットずつシフティング動作を行って信号ｓ１〜ｓ１０を発生する。図６Ａのタイミング図に示されたように、信号ｓ１〜ｓ１０が順次に活性化される。信号ｓ４が活性化されると、リード信号ＰＲＥＡＤがレジスタ４４に保存され、“０００１０００００００”が出力信号ｒ１〜ｒ１１を発生し、この信号は次に信号ｓ４が活性化されるまで維持される。シフトレジスタ４８は、スタート信号ＰＳＴＡＲＴに応答して“１０．．．０”に初期化され、遅延クロック信号ＤＣＬＫに応答して１ビットずつシフティング動作を行って信号ｔ１〜ｔ１０が順次に活性化される。信号ｔ４が活性化されると、レイテンシ信号ＬＡＴ１が活性化される。図４のエンコーダ５６−５は、“１０００”の制御信号ＣＯＮ２をエンコーディングして信号ｂ１〜ｂ３を活性化させる。それでは、Ｄプルリブプルロブ５６−１及びＡＮＤゲートＡＮＤ１がレイテンシ信号ＬＡＴを１クロックサイクルほど遅延させて信号ＬＡＴＤ１を発生する。これによって、ＯＲゲートＯＲ１は、レイテンシ信号ＬＡＴ及び信号ＬＡＴＤ１を論理和してレイテンシ信号ＬＡＴの活性化期間を１クロックサイクルほど伸張させたデータレイテンシ信号ＬＡＴＤＱを発生する。そして、データレイテンシ信号ＬＡＴＤＱに応答してデータレイテンシ信号ＬＡＴＤＱの活性化期間と同一期間の間クロック信号ＣＬＫの上昇及び下降エッジに同期されて４個のデータＤＱを順次に発生する。

上述した実施形態では、ダブルデータレートで動作する半導体メモリ装置について説明したが、シングルデータレートまたはクォドデータレートで動作する半導体メモリ装置の場合にも適用することができる。

上述のように本発明の半導体メモリ装置は、動作周波数によってプリアンブルサイクルを可変することができる。

上述では、本発明の好ましい実施形態を参照しながら説明したが、当該技術分野の熟練した当業者は、添付の特許請求範囲に記載された本発明の思想及び領域から逸脱しない範囲で、本発明を多様に修正及び変更させることができる。

本発明に係る半導体メモリ装置の実施形態の構成を示すブロック図である。 図１に示されたレイテンシ信号発生回路の一実施形態の構成を示すブロック図である。 図２に示されたレイテンシ回路におけるシフトレジスタ及び選択器の実施形態の構成を示す図である。 図２に示されたデータストローブレイテンシ信号発生器の実施形態の構成を示す図である。 図２に示されたデータレイテンシ信号発生器の実施形態の構成を示す図である。 図２ないし図５に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図である。 図２ないし図５に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図である。 図１に示されたレイテンシ信号発生回路における他の実施形態の構成を示すブロック図である。 図７に示されたレイテンシ信号発生回路の実施形態の動作を説明するための動作タイミング図である。

符号の説明

１０−１，１０−２ メモリセルアレイ
１２−１，１２−２ センス増幅器
１４−１，１４−２ データ出力バッファ
１６ データ出力ドライバ
１８ 遅延同期ループ
２０ クロックバッファ
２２ 命令語デコーダ
２４ モード設定回路
２６ レイテンシ信号発生回路
２８ データストローブ信号バッファ
３０ データストローブ信号ドライバ
４０，４８ シフトレジスタ
４２，４６ 選択器
４４ レジスタ
５０，５４ 第１及び第２制御信号発生器
５２ 遅延器
５６ データストローブレイテンシ信号発生器
５８ データレイテンシ信号発生器
ＢＬ バースト長さ信号
ＣＬ ＣＡＳレイテンシ信号
ＣＬＫ クロック信号
ＣＯＤＥ コード信号
ＤＣＬＫ 遅延クロック信号
ＤＱ データ
ＬＡＴＤＱ データレイテンシ信号
ＭＲＳ モード設定命令
ＰＡＭ プリアンブルサイクル信号
ＰＳＴＡＲＴ スタート信号
ＰＲＥＡＤ リード命令

Claims (18)

1. ライト動作時にデータを保存し、リード動作時にデータを出力するメモリセルアレイと、
   モード設定動作時に外部から印加されるコード信号に応答してＣＡＳレイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定手段と、
   前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクル分が先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクルほど前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号及び前記データストローブレイテンシ信号の活性化期間を前記プリアンブルサイクル信号に相当するサイクルほど遅延させて前記データレイテンシ信号を発生するレイテンシ信号発生手段と、を具備する
   ことを特徴とする半導体メモリ装置。
2. 前記半導体メモリ装置は、
   外部から印加される命令信号をデコーディングして前記モード設定動作のためのモード設定信号、及び前記リード動作のためのリード信号を発生する命令語デコーダと、
   外部から印加される外部クロック信号に同期された遅延クロック信号を発生し、前記外部クロック信号と前記遅延クロック信号との間に同期されると、スタート信号を発生する遅延同期ループと、
   前記外部クロック信号をバッファしてバッファされたクロック信号を発生するクロックバッファと、をさらに具備する
   ことを特徴とする請求項１記載の半導体メモリ装置。
3. 前記遅延クロック信号及び前記バッファされたクロック信号は前記外部クロック信号と同一の周波数を有し、前記遅延クロック信号は前記バッファされたクロック信号に比べて所定時間ほど先立って発生する
   ことを特徴とする請求項２記載の半導体メモリ装置。
4. 前記レイテンシ信号発生手段は、
   前記スタート信号に応答して初期化され、前記ＣＡＳレイテンシ信号及び前記プリアンブルサイクル信号、前記バッファされたクロック信号、及び前記遅延クロック信号に応答して前記リード命令を入力して前記ＣＡＳレイテンシ信号に相当するサイクルにデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクル分を先立って活性化されるレイテンシ信号を発生するレイテンシ信号発生器と、
   前記レイテンシ信号の活性化期間を前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクル分を維持した後に不活性化される前記データストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生器と、
   前記データストローブレイテンシ信号の活性化時点を前記プリアンブルサイクル信号に相当するサイクル分遅延させてデータレイテンシ信号を発生するデータレイテンシ信号発生器と、を具備する
   ことを特徴とする請求項３記載の半導体メモリ装置。
5. 前記レイテンシ信号発生器は、
   前記ＣＡＳレイテンシ信号に相当するサイクルから前記プリアンブルサイクル信号に相当するサイクルを差し引いたサイクルに相当する第１制御信号を発生する第１制御信号発生器と、
   前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する第２制御信号を発生する第２制御信号発生器と、
   前記スタート信号を前記所定時間分遅延させ、遅延されたスタート信号を発生する遅延器と、
   前記遅延されたスタート信号に応答して初期値に設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記バッファされたクロック信号に応答してシフティング動作を行って第１シフティング出力信号を発生する第１シフトレジスタと、
   前記スタート信号に応答して初期値が設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記遅延クロック信号に応答してシフティング動作を行って第２シフティング出力信号を発生する第２シフトレジスタと、
   前記第１シフティング出力信号に応答して前記リード信号を伝送する第１スイッチと、 前記第１スイッチから出力される信号を保存するレジスタと、
   前記第２シフティング出力信号に応答して前記レジスタから出力される信号を前記レイテンシ信号として発生する第２スイッチと、を具備する
   ことを特徴とする請求項４記載の半導体メモリ装置。
6. 前記データストローブレイテンシ信号発生器は、
   前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する信号をエンコーディングするエンコーダと、
   前記レイテンシ信号を入力して前記遅延クロック信号に応答して前記レイテンシ信号を前記エンコーダの出力信号に相当するサイクル分伸張させて前記データストローブレイテンシ信号を発生するパルス幅伸張器と、を具備する
   ことを特徴とする請求項５記載の半導体メモリ装置。
7. 前記データレイテンシ信号発生器は、
   前記プリアンブルサイクル信号をデコーディングするデコーダと、
   前記データストローブレイテンシ信号を入力し、前記遅延クロック信号に応答して前記データストローブレイテンシ信号の活性化時点を前記デコーダの出力信号に相当するサイクル分に遅延させて前記データレイテンシ信号を発生するパルス幅減少器と、を具備する ことを特徴とする請求項６記載の半導体メモリ装置。
8. ライト動作時にデータを保存し、リード動作時にデータを出力するメモリセルアレイと、
   モード設定動作時に外部から印加されるコード信号に応答してＣＡＳレイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定手段と、
   前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクル分が先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクルほど前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生手段と、
   前記ＣＡＳレイテンシ信号に相当するサイクルに前記メモリセルアレイに保存されたデータが出力されるサイクルに合わせてデータレイテンシ信号を活性化し、前記バースト長さ信号に相当するサイクルほど前記データレイテンシ信号の活性化期間を維持した後に不活性化されるデータレイテンシ信号を発生するデータレイテンシ信号発生手段と、を具備する
   ことを特徴とする半導体メモリ装置。
9. 前記半導体メモリ装置は、
   外部から印加される命令信号をデコーディングして前記モード設定動作のためのモード設定信号、及び前記リード動作のためのリード信号を発生する命令語デコーダと、
   外部から印加される外部クロック信号に同期された遅延クロック信号を発生し、前記外部クロック信号と前記遅延クロック信号との間に同期されるとスタート信号を発生する遅延同期ループと、
   前記外部クロック信号をバッファしてバッファされたクロック信号を発生するクロックバッファと、をさらに具備する
   ことを特徴とする請求項８記載の半導体メモリ装置。
10. 前記遅延クロック信号及び前記バッファされたクロック信号は前記外部クロック信号と同一の周波数を有し、前記遅延クロック信号は前記バッファされたクロック信号に比べて所定時間ほど先立って発生される
    ことを特徴とする請求項９記載の半導体メモリ装置。
11. 前記データストローブレイテンシ信号発生手段は、
    前記スタート信号に応答して初期化され、前記ＣＡＳレイテンシ信号及び前記プリアンブルサイクル信号、前記バッファされたクロック信号、及び前記遅延クロック信号に応答して前記リード命令を入力して前記ＣＡＳレイテンシ信号に相当するサイクルにデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化されるレイテンシ信号を発生するレイテンシ信号発生器と、
    前記レイテンシ信号の活性化期間を前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルほど維持した後に不活性化される前記データストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生器と、を具備する
    ことを特徴とする請求項１０記載の半導体メモリ装置。
12. 前記レイテンシ信号発生器は、
    前記ＣＡＳレイテンシ信号に相当するサイクルから前記プリアンブルサイクル信号に相当するサイクルを差し引いたサイクルに相当する第１制御信号を発生する第１制御信号発生器と、
    前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する第２制御信号を発生する第２制御信号発生器と、
    前記スタート信号を前記所定時間ほど遅延させて遅延されたスタート信号を発生する遅延器と、
    前記遅延されたスタート信号に応答して初期値に設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記バッファされたクロック信号に応答してシフティング動作を行って第１シフティング出力信号を発生する第１シフトレジスタと、
    前記スタート信号に応答して初期値が設定され、前記第１制御信号に応答して前記初期値のシフティングビット数が決定され、前記遅延クロック信号に応答してシフティング動作を行って第２シフティング出力信号を発生する第２シフトレジスタと、
    前記第１シフティング出力信号に応答して前記リード信号を伝送する第１スイッチと、 前記第１スイッチから出力される信号を保存するレジスタと、
    前記第２シフティング出力信号に応答して前記レジスタから出力される信号を前記レイテンシ信号として発生する第２スイッチと、を具備する
    ことを特徴とする請求項１１記載の半導体メモリ装置。
13. 前記データストローブレイテンシ信号発生器は、
    前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルに相当する信号をエンコーディングするエンコーダと、
    前記レイテンシ信号を入力して前記遅延クロック信号に応答して前記レイテンシ信号を前記エンコーダの出力信号に相当するサイクル分に伸張させて前記データストローブレイテンシ信号を発生するパルス幅伸張器と、を具備する
    ことを特徴とする請求項１２記載の半導体メモリ装置。
14. 前記データレイテンシ信号発生器は、
    前記スタート信号を前記所定時間ほど遅延させて遅延されたスタート信号を発生する遅延器と、
    前記遅延されたスタート信号に応答して初期値に設定され、前記ＣＡＳレイテンシ信号に応答して前記初期値のシフティングビット数が決定され、前記バッファされたクロック信号に応答してシフティング動作を行って第１シフティング出力信号を発生する第１シフトレジスタと、
    前記スタート信号に応答して初期値が設定され、前記ＣＡＳレイテンシ信号に応答して前記初期値のシフティングビット数が決定され、前記遅延クロック信号に応答してシフティング動作を行って第２シフティング出力信号を発生する第２シフトレジスタと、
    前記第１シフティング出力信号に応答して前記リード信号を伝送する第１スイッチと、前記第１スイッチから出力される信号を保存するレジスタと、
    前記第２シフティング出力信号に応答して前記レジスタから出力される信号を前記レイテンシ信号として発生する第２スイッチと、
    前記レイテンシ信号に応答して活性化され、前記バースト長さ信号に相当するサイクル分に前記レイテンシ信号の活性化期間を伸張させるパルス幅伸張器と、を具備する
    ことを特徴とする請求項８記載の半導体メモリ装置。
15. モード設定動作時に外部から印加されるコード信号に応答してＣＡＳレイテンシ信号、バースト長さ信号、及びプリアンブルサイクル信号を設定するモード設定段階と、
    前記ＣＡＳレイテンシ信号に相当するサイクルにメモリセルアレイに保存されたデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化され、前記プリアンブルサイクル信号に相当するサイクルに前記バースト長さ信号に相当するサイクルを加えたサイクル分に前記プリアンブルサイクル信号の活性化期間を維持した後に不活性化されるデータストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生段階と、
    前記データストローブレイテンシ信号の活性化期間を前記プリアンブルサイクル信号に相当するサイクル分に遅延させて前記データレイテンシ信号を発生するレイテンシ信号発生段階と、を具備する
    ことを特徴とする半導体メモリ装置のレイテンシ信号発生方法。
16. 外部から印加される命令信号をデコーディングして前記モード設定動作のためのモード設定信号、及び前記リード動作のためのリード信号を発生するモード設定信号及びリード信号発生段階と、
    外部から印加される外部クロック信号に同期された遅延クロック信号を発生し、前記外部クロック信号と前記遅延クロック信号との間に同期されると、スタート信号を発生する遅延クロック信号発生段階と、
    前記外部クロック信号をバッファしてバッファされたクロック信号を発生するバッファされたクロック信号発生段階と、をさらに具備する
    ことを特徴とする請求項１５記載の半導体メモリ装置のレイテンシ信号発生方法。
17. 前記遅延クロック信号及び前記バッファされたクロック信号は前記外部クロック信号と同一の周波数を有し、前記遅延クロック信号は前記バッファされたクロック信号に比べて所定時間ほど先立って発生する
    ことを特徴とする請求項１６記載の半導体メモリ装置のレイテンシ信号発生方法。
18. 前記レイテンシ信号発生段階は、
    前記スタート信号に応答して初期化され、前記ＣＡＳレイテンシ信号及び前記プリアンブルサイクル信号、前記バッファされたクロック信号、及び前記遅延クロック信号に応答して前記リード命令を入力して前記ＣＡＳレイテンシ信号に相当するサイクルにデータが外部に出力される前の前記プリアンブルサイクル信号に相当するサイクルほど先立って活性化するレイテンシ信号を発生する段階と、
    前記レイテンシ信号の活性化期間を前記バースト長さ信号に相当するサイクルに前記プリアンブルサイクル信号に相当するサイクルを加えたサイクルほど維持した後に不活性化される前記データストローブレイテンシ信号を発生するデータストローブレイテンシ信号発生段階と、
    前記データストローブレイテンシ信号の活性化時点を前記プリアンブルサイクル信号に相当するサイクル分に遅延させてデータレイテンシ信号を発生するデータレイテンシ信号発生段階と、を具備する
    ことを特徴とする請求項１７記載の半導体メモリ装置のレイテンシ信号発生方法。

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