KR20050064035A - 파이프 래치 회로 - Google Patents

Abstract

본 발명은 파이프 래치 회로에 관한 것으로써, 특히, DDR2(Double Data Rate 2) 동기식 메모리 장치에서 파이프 래치의 배선을 줄임으로써 전체적인 칩 사이즈를 줄일 수 있도록 하는 기술을 개시한다. 이를 위해 본 발명은, 파이프 입력신호와 데이타를 선택하기 위한 우선순위제어신호를 함께 제어하여 하나의 파이프 입력 선택신호를 생성하고, 래치부의 전단에서 상술된 파이프 입력 선택신호에 따라 우수 또는 기수 데이타의 입력을 선택적으로 제어함으로써 파이프 래치 회로를 간략화시키고 회로의 동작 특성을 향상시킬 수 있도록 한다.

Description

파이프 래치 회로{Pipe latch circuit}

본 발명은 파이프 래치 회로에 관한 것으로써, 특히, DDR(Double Data Rate)2 동기식 메모리 장치의 파이프 래치의 배선을 줄임으로써 전체적인 칩 사이즈를 줄이고 동작 속도를 개선할 수 있도록 하는 기술이다.

일반적으로 DDR 동기식 메모리 장치는 종래의 SDR(Single Data Rate) 동기식 메모리 장치가 클럭의 상승에지에서만 데이타를 출력하는 것에 반하여 클럭의 상승에지와 하강에지에서 모두 데이타를 출력하는 방식을 사용한다. 이러한 종래의 DDR 동기식 메모리 장치는 파이프 래치 회로를 사용하여 데이타의 출력을 고속화한다.

도 1의 종래의 파이프 래치 회로에 관한 회로도이다.

종래의 파이프 래치 회로는 데이타 입력부(1), 래치부(2), 선택부(3) 및 데이타 출력부(4)를 구비한다.

데이타 입력부(1)는 전송게이트 T1,T2를 구비하여, 파이프 입력신호 PINB에 따라 입력되는 데이타를 래치부(2)에 선택적으로 출력한다. 래치부(2)는 인버터 IV1,IV2로 이루어진 래치 R1와, 인버터 IV3,IV4로 이루어진 래치 R2를 구비하여, 데이타 입력부(1)로부터 인가되는 데이타를 래치한다.

선택부(3)는 전송게이트 T3~T6를 구비하여, 우선순위제어신호 SOSEB<0~N>에 따라 래치부(2)로부터 인가되는 우수 또는 기수 데이타를 선택하여 순차적으로 출력한다. 데이타 출력부(4)는 전송게이트 T7,T8를 구비하여, 파이프 출력신호 POUTB에 따라 선택부(30)로부터 인가되는 데이타를 선택적으로 출력한다.

이러한 구성을 갖는 종래의 파이프 래치 회로의 동작 과정을 도 2를 참조하여 설명하면 다음과 같다.

먼저, 파이프 입력신호 PINB에 따라 데이타가 입력되면, 입력된 데이타는 래치부(2)에 저장된다. 그리고, 복수개의 우선순위제어신호 SOSEB<0~N>가 순차적으로 활성화되어 우수 또는 기수 데이타가 데이타 출력부(4)에 출력된다.

여기서, 파이프 출력신호 RPOUTB, FPOUTB는 각각 클럭의 라이징 에지 또는 폴링 에지에서 펄스가 발생되는 신호를 의미한다. 따라서, 데이타 출력부(4)는 파이프 출력신호 RPOUTB에 따라 우수 데이타 DQ를 출력하고, 파이프 출력신호 FPOUTB에 따라 기수 데이타 DQ를 출력한다.

이때, 래치부(2)를 통과한 데이타들이 DLL(Delay-locked loop) 클럭에 동기되어 출력되기 위해서는 파이프 출력신호 POUTB가 출력 데이타 DQ 보다 0.5tCK 만큼 먼저 활성화되어야 한다. 그리고, 우선순위제어신호 SOSEB<0~N>는 출력 데이타 DQ 보다 1tCK 만큼 먼저 활성화되어야 한다.

이에 따라, 각 클럭 CLK 마다 데이타를 출력하기 위해서는 우선순위제어신호 SOSEB<0~N>는 파이프 출력신호 POUTB 보다 먼저 활성화되어야 한다. 따라서, 우선순위제어신호 SOSEB<0~N>는 최소한 2tCK 동안 유지되어야 한다.

이러한 동작 과정에서 종래의 파이프 래치 회로는 우선순위제어신호 SOSEB<0~N>가 N개 필요하다. DDR 동기식 메모리에서는 동시에 전달된 두개의 기수 데이타 및 우수 데이타를 출력할 경우 어느 데이타를 먼저 출력해야 하는지를 결정하여야 한다. 이러한 정보를 가지고 있는 신호가 우선순위제어신호 SOSEB<0~N>이다.

우선순위제어신호 발생기(미도시)에서는 리드신호, 카스레이턴시신호, 스타트 어드레스 신호 및 클럭신호에 따라 복수개의 우선순위제어신호 SOSEB<0~N>를 생성한다. 만약, N개의 레지스터가 있을 경우 N개의 우선순위제어신호 SOSEB<0~N>가 필요하다.

이에 따라, 종래의 파이프 래치 회로는 N개의 우선순위제어신호 SOSEB<0~N>를 생성하기 위한 배선이 증가하여 전체적인 회로의 사이즈가 커질 뿐만 아니라 이에 따른 회로의 동작 속도가 저하되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 하나의 우선순위제어신호를 이용하여 파이프 래치의 데이타 출력을 제어함으로써 전체적인 칩 사이즈를 줄이고 동작 속도를 개선할 수 있도록 하는데 그 목적이 있다.

상기한 목적을 달성하기 위한 본 발명의 파이프 래치 회로는, 입력 데이타를 선택적으로 출력하기 위한 파이프 입력신호와, 기수 데이타 또는 우수 데이타의 출력을 선택하기 위한 우선순위제어신호에 따라 생성된 하나의 파이프 입력 선택신호의 활성화시 상기 입력 데이타를 순차적으로 출력하는 데이타 입력부; 데이타 입력부로부터 인가되는 데이타를 래치하는 래치부; 및 파이프 출력신호의 활성화시 래치부에 저장된 기수 데이타 또는 우수 데이타를 순차적으로 출력하는 데이타 출력부를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 3은 본 발명에 따른 파이프 래치 회로에 관한 회로도이다.

본 발명은 데이타 입력부(10), 래치부(20) 및 데이타 출력부(30)를 구비한다.

데이타 입력부(10)는 복수개의 전송게이트 T9~T12를 구비하여, 하나의 파이프 입력 선택신호 PIN_SOSEB에 따라 입력되는 우수(Even) 또는 기수(Odd) 데이타를 선택하여 래치부(20)에 순차적으로 출력한다. 즉, 데이타 입력부(10)는 하나의 파이프 입력 선택신호 PIN_SOSEB에 따라 데이타 입력 라인에 연속적으로 실린 데이타를 순차적으로 래치부(20)에 출력한다.

래치부(20)는 인버터 IV5,IV6로 이루어진 래치 R3와, 인버터 IV7,IV8로 이루어진 래치 R4를 구비하여, 데이타 입력부(10)로부터 인가되는 데이타를 래치한다.

데이타 출력부(30)는 전송게이트 T13,T14를 구비하여, 파이프 출력신호 POUTB에 따라 래치부(20)로부터 인가되는 데이타를 선택적으로 출력한다.

이러한 구성을 갖는 본 발명의 파이프 래치 회로의 동작 과정을 도 4를 참조하여 설명하면 다음과 같다.

본 발명의 파이프 래치 회로는, 데이타를 선택하기 위한 우선순위제어신호 SOSEB에 파이프 입력신호 PINB를 함께 실어 하나의 파이프 입력 선택신호 PIN_SOSEB를 생성한다. 이에 따라, 본 발명은 우선순위제어신호 SOSEB를 파이프 입력신호 PINB와 함께 제어하도록 한다.

그리고, 데이타 입력부(10)에 우수 또는 기수 데이타가 입력되면 하나의 파이프 입력 선택신호 PIN_SOSEB에 따라 입력된 데이타는 래치부(20)에 저장된다. 또한, 데이타 출력부(30)는 파이프 출력신호 POUTB 신호에 따라 래치부(20)에 저장된 데이타를 출력한다.

이때, 데이타 출력부(30)는 파이프 출력신호 POUTB에 따라 클럭 엑세스 타임(Clock Access Time, tAC) 만큼의 시간이 지난 후에 출력 데이타 DQ가 출력되도록 하고, 이 출력 데이타 DQ는 출력 홀드 타임(Ooutput Hold Time, tOH) 시간 만큼 유지된다.

또한, 파이프 출력신호 RPOUTB, FPOUTB는 각각 클럭의 라이징 에지 또는 폴링 에지에서 펄스가 발생되는 신호를 의미한다. 따라서, 데이타 출력부(30)는 파이프 출력신호 RPOUTB에 따라 우수 데이타 DQ를 출력하고, 파이프 출력신호 FPOUTB에 따라 기수 데이타 DQ를 출력한다.

이때, 래치부(20)를 통과한 데이타들이 DLL(Delay-locked loop) 클럭에 동기되어 출력되기 위해서는 우수 데이타를 제어하기 위한 파이프 출력신호 RPOUTB0가 출력 데이타 DQ 보다 0.5tCK 만큼 먼저 활성화되어야 한다. 그리고, 기수 데이타를 제어하기 위한 파이프 출력신호 FPOUTB0가 출력 데이타 DQ 보다 0.5tCK 만큼 먼저 활성화되어야 한다. 또한, 파이프 입력 선택신호 PIN_SOSEB는 출력 데이타 DQ 보다 1tCK 만큼 먼저 활성화되어야 한다.

또한, 각 클럭 CLK 마다 데이타를 출력하기 위해서는 파이프 입력 선택신호 PIN_SOSEB는 파이프 출력신호 POUTB 보다 먼저 활성화되어야 한다.

즉, 본 발명은 파이프 입력 선택신호 PIN_SOSEB의 폴링 엣지가 파이프 출력신호 RPOUTB0의 디스에이블 시점보다 앞서게 되므로 상술된 활성화 조건들을 모두 만족할 수 있게 된다.

이에 따라, 본 발명은 래치부(20)의 전단에서 파이프 입력신호 PINB와 우선순위제어신호 SOSEB를 함께 제어하여 하나의 파이프 입력 선택신호 PIN_SOSEB를 생성하고, 이 파이프 입력 선택신호 PIN_SOSEB에 따라 입력 데이타를 제어할 경우 최소한의 배선으로 정상정인 데이타를 출력할 수 있도록 한다.

이상에서 설명한 바와 같이, 본 발명은 파이프 래치 회로를 3단 직렬 회로로 구성하여 파이프 래치 회로를 간략화시킴으써 전체적인 칩 사이즈를 줄이고 동작 속도를 개선할 수 있도록 하는 효과를 제공한다.

도 1은 종래의 파이프 래치 회로에 관한 회로도.

도 2는 종래의 파이프 래치 회로에 관한 동작 타이밍도.

도 3은 본 발명에 따른 파이프 래치 회로의 회로도.

도 4는 본 발명에 따른 파이프 래치 회로의 동작 타이밍도.

Claims (5)

1. 입력 데이타를 선택적으로 출력하기 위한 파이프 입력신호와, 기수 데이타 또는 우수 데이타의 출력을 선택하기 위한 우선순위제어신호에 따라 생성된 하나의 파이프 입력 선택신호의 활성화시 상기 입력 데이타를 순차적으로 출력하는 데이타 입력부;

   상기 데이타 입력부로부터 인가되는 데이타를 래치하는 래치부; 및

   파이프 출력신호의 활성화시 상기 래치부에 저장된 기수 데이타 또는 우수 데이타를 순차적으로 출력하는 데이타 출력부를 구비함을 특징으로 하는 파이프 래치 회로.
2. 제 1항에 있어서, 상기 데이타 출력부는

   상기 우수 데이타를 출력하기 위한 제 1파이프 출력신호가 상기 우수 데이타의 출력시점 보다 일정시간 만큼 먼저 활성화되고, 상기 기수 데이타를 출력하기 위한 제 2파이프 출력신호가 상기 기수 데이타의 출력시점 보다 일정시간 만큼 먼저 활성화됨을 특징으로 하는 파이프 래치 회로.
3. 제 1항에 있어서, 상기 데이타 입력부는

   상기 파이프 입력 선택신호가 출력 데이타의 출력시점 보다 일정시간 만큼 먼저 활성화됨을 특징으로 하는 파이프 래치 회로.
4. 제 1항에 있어서, 상기 파이프 입력 선택신호는 상기 파이프 출력신호 보다 일정시간 먼저 활성화됨을 특징으로 하는 파이프 래치 회로.
5. 제 1항에 있어서, 상기 데이타 입력부는

   상기 파이프 입력 선택신호의 상태에 따라 상기 입력 데이타를 선택적으로 출력하기 위한 복수개의 전송게이트를 구비함을 특징으로 하는 파이프 래치 회로.