CN112542188A - 信号生成电路和使用该信号生成电路的半导体装置 - Google Patents

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CN112542188A CN202010386110.1A CN202010386110A CN112542188A CN 112542188 A CN112542188 A CN 112542188A CN 202010386110 A CN202010386110 A CN 202010386110A CN 112542188 A CN112542188 A CN 112542188A
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Abstract

一种信号生成电路，包括同步电路、脉宽控制电路和输出电路。同步电路使输入信号与时钟信号同步以生成同步信号。脉宽控制电路从同步信号生成启动信号并且通过与时钟信号同步地使同步信号延迟与断开控制信号对应的时间来生成结束信号。输出电路基于启动信号和结束信号生成输出信号。

Description

信号生成电路和使用该信号生成电路的半导体装置
相关申请的交叉引用
本申请要求于2019年9月20日提交的韩国专利申请第10-2019-0115871号的优先权，其整体内容通过引用合并于此。
技术领域
各实施方式总体上涉及集成电路技术，更具体地，涉及能够与时钟信号同步地操作的半导体装置。
背景技术
电子设备可以包括许多电子部件。在这些电子部件中，计算机系统可以包括大量的由半导体组成的半导体装置。构成计算机系统的半导体装置可以在传送和接收时钟和数据时彼此通信。半导体装置可以与时钟信号同步地操作。半导体装置可以基于从外部设备传输的信号内部生成各种信号。各种信号可以通过半导体装置的内部电路被延迟和生成。延迟可以包括同步延迟和异步延迟。例如，存储器装置，诸如DRAM(动态随机存取存储器)可以通过针对数据和与数据相关的时钟信号使用同步延迟来生成内部信号，以及可以通过针对不同于数据的诸如命令信号和地址信号的控制信号使用异步延迟来生成内部信号。然而，当接收或输出数据时，半导体装置需要再次执行使通过异步延迟生成的内部信号与时钟信号同步的操作。该操作可以被称为跨域。在执行跨域操作时，半导体装置需要能够生成具有恒定延迟量和脉宽的信号的电路。此外，半导体装置需要能够生成可以在允许的范围内被使能或禁用的信号的电路。
发明内容
在一实施方式中，一种信号生成电路可以包括同步电路、脉宽控制电路和输出电路。同步电路可以被配置成通过使输入信号与时钟信号同步来生成同步信号。脉宽控制电路可以被配置成通过使同步信号延迟来生成启动信号，以及通过与时钟信号同步地使同步信号延迟与断开控制信号对应的时间来生成结束信号。输出电路可以被配置成基于启动信号而使能输出信号以及基于结束信号而禁用输出信号。
在一实施方式中，一种信号生成电路可以包括同步电路、脉宽控制电路和输出电路。同步电路可以被配置成每当输入信号被输入时通过使输入信号与时钟信号同步来生成同步信号。脉宽控制电路可以被配置成通过使同步信号延迟来生成启动信号，以及通过与时钟信号同步地使同步信号延迟与断开控制信号对应的时间来生成结束信号。输出电路可以被配置成基于不与结束信号交叠的启动信号而使能输出信号以及基于不与启动信号交叠的结束信号而禁用输出信号。
附图说明
图1是示出根据一实施方式的信号生成电路的配置的示图。
图2是示出根据一实施方式的信号生成电路的操作的时序图。
图3是示出根据一实施方式的信号生成电路的另一操作的示图。
图4是示出根据一实施方式的信号生成电路的配置的框图。
图5是示出图4中示出的启动脉冲生成电路的配置的示图。
图6是示出图4中示出的结束脉冲生成电路的配置的示图。
图7是示出图4中示出的输出信号生成电路的配置的示图。
图8是示出根据一实施方式的信号生成电路的操作的时序图。
图9是示出根据一实施方式的信号生成电路的另一操作的示图。
图10是示出根据一实施方式的半导体装置的配置的示图。
具体实施方式
各实施方式可以涉及信号生成电路和使用其的半导体装置，该信号生成电路用于生成能够在高速操作期间在准确的定时被使能和禁用、并且在目标间隔期间保持脉宽的输出信号。
图1是示出根据一实施方式的信号生成电路100的配置的示图。参照图1，信号生成电路100可以接收输入信号IN和时钟信号CLK并且生成输出信号OUT。信号生成电路100可以使时钟信号CLK与输入信号IN同步，并且生成与时钟信号CLK同步的输出信号OUT。信号生成电路100可以通过使输入信号IN延迟来生成在期望的定时被使能的输出信号OUT。信号生成电路100可以调整输出信号OUT的脉宽。
信号生成电路100可以包括同步电路110、脉宽控制电路120和输出电路130。同步电路110可以接收输入信号IN和时钟信号CLK，并且生成同步信号INS。同步电路110可以通过使输入信号IN与时钟信号CLK同步来生成同步信号INS。同步电路110可以与时钟信号CLK的边沿同步地生成具有与时钟信号CLK的一个周期对应的脉宽的同步信号INS。例如，同步电路110可以接收时钟信号CLK的反相信号，并且利用时钟信号CLK的下降沿对输入信号IN采样。同步电路110可以生成具有从时钟信号CLK的下降沿到时钟信号CLK的下一个下降沿被使能的脉宽的同步信号INS。同步电路110还可以接收接通控制信号CON1。同步电路110可以使输入信号IN与时钟信号CLK同步，使与时钟信号CLK同步的信号延迟与接通控制信号CON1对应的时间，并且输出经延迟的信号作为同步信号INS。接通控制信号CON1可以具有多个位，并且与接通控制信号CON1对应的时间可以是时钟信号CLK的周期的倍数。在一实施方式中，同步电路110可以接收时钟信号CLK而非时钟信号的反相信号。同步电路110可以被修改以与时钟信号CLK的上升沿同步地操作。
脉宽控制电路120可以接收同步信号INS、时钟信号CLK和断开控制信号CON2，并且生成启动信号START和结束信号END。脉宽控制电路120可以通过使同步信号INS延迟预定时间来生成启动信号START。该预定时间可以被随机设置，并且将在下文中描述。脉宽控制电路120可以通过与时钟信号CLK同步地使同步信号INS延迟与断开控制信号CON2对应的时间来生成结束信号END。例如，脉宽控制电路120可以与时钟信号CLK同步地使同步信号INS顺次延迟时钟信号CLK的一个周期来生成多个延迟信号。脉宽控制电路120可以基于断开控制信号CON2而将多个延迟信号中的一个输出作为结束信号END。本文中针对参数使用的术语“预定”，诸如预定时间，意味着关于参数的值是在参数被用于处理或算法中之前被确定的。对于一些实施方式，关于参数的值是在处理或算法开始之前被确定的。在其他实施方式中，关于参数的值是在处理或算法期间但是在参数被用于处理或算法之前被确定的。
输出电路130可以接收启动信号START和结束信号END并且生成输出信号OUT。输出电路130可以生成基于启动信号START被使能并且基于结束信号END被禁用的输出信号OUT。输出电路130可以在启动信号START被使能时使能输出信号OUT，并且在结束信号END被使能时禁用输出信号OUT。因此，输出信号OUT可以具有在从启动信号START被使能的时间点到结束信号END被使能的时间点的间隔期间被使能的脉宽。
在图1中，脉宽控制电路120可以包括延迟单元121、移位器122和选择器123。延迟单元121可以接收同步信号INS、使同步信号INS延迟预定时间，并且输出经延迟的信号作为启动信号START。延迟单元121的预定时间和/或延迟时间可以对应于选择器123中出现的延迟时间。延迟单元121的延迟时间可以通过对在选择器123中出现的延迟时间建模来设置。
移位器122可以接收同步信号INS和时钟信号CLK，并且生成多个延迟信号。移位器122可以通过与时钟信号CLK同步地使同步信号INS顺次延迟时钟信号CLK的一个周期来生成多个延迟信号。移位器122可以包括第一触发器122-1和多个触发器。第一触发器122-1可以通过其输入端子接收同步信号INS，并且通过其时钟端子接收时钟信号CLK的反相信号。第一触发器122-1可以与时钟信号CLK的下降沿同步地使同步信号INS延迟与时钟信号CLK的一个周期对应的时间，并且向其输出端子输出第一延迟信号Q1。多个触发器中的每个可以具有耦接到前级处的触发器的输出端子的输入端子，并且被配置成接收从前级处的触发器输出的延迟信号。多个触发器可以通过其共同的时钟端子接收时钟信号CLK的反相信号。多个触发器可以通过它们各自的输出端子输出多个延迟信号。在图1中，多个触发器可以包括第二至第n触发器122-2至122-n。这里，n可以是等于或大于3的整数。第二触发器122-2可以通过其输入端子接收第一延迟信号Q1，并且通过其时钟端子接收时钟信号CLK的反相信号。第二触发器122-2可以与时钟信号CLK的下降沿同步地使第一延迟信号Q1延迟与时钟信号的一个周期对应的时间，并且输出经延迟的信号作为第二延迟信号Q2。第n触发器122-n可以通过其输入端子接收从前级处的触发器输出的延迟信号，并且通过其时钟端子接收时钟信号CLK的反相信号。第n触发器122-n可以与时钟信号CLK的下降沿同步地使从前级处的触发器输出的延迟信号延迟与时钟信号的一个周期对应的时间，并且输出经延迟的信号作为第n延迟信号Qn。在一实施方式中，第一至第n触发器122-1至122-n可以接收时钟信号CLK而非时钟信号CLK的反相信号，并且与时钟信号CLK的上升沿同步地操作。
选择器123可以接收断开控制信号CON2和从移位器122输出的多个延迟信号。选择器123可以基于断开控制信号CON2输出多个延迟信号中的一个作为结束信号END。断开控制信号CON2可以具有多个位。选择器123可以被实现为复用器以根据断开控制信号CON2选择多个延迟信号中的一个。选择器123可以接收第一至第n延迟信号Q1至Qn，并且基于断开控制信号CON2输出第一至第n延迟信号Q1至Qn中的一个作为结束信号END。由于第一至第n延迟信号Q1至Qn中的一个根据断开控制信号CON2作为结束信号END被输出，因此通过同步信号INS被延迟与断开控制信号CON2对应的时间可以生成结束信号END。延迟单元121的延迟时间可以对应于当选择器123从多个延迟信号生成结束信号END时出现的延迟时间。
输出电路130可以包括锁存电路131。锁存电路131可以是SR锁存器。锁存电路131可以通过其置位(set)端子S接收启动信号START的反相信号，通过其复位(reset)端子R接收结束信号END的反相信号，并且将输出信号OUT输出到其输出端子Q。锁存电路131可以在启动信号START被使能至逻辑低电平时将输出信号OUT使能至逻辑高电平，并且在结束信号END被使能至逻辑低电平是将输出信号OUT禁用至逻辑低电平。在一实施方式中，当第一至第n触发器122-1至122-n与时钟信号CLK同步地操作时，锁存电路131可以被修改以通过其置位端子S接收启动信号START而非启动信号START的反相信号，并且通过其复位端子R接收结束信号END而非结束信号END的反相信号。
图2是示出根据一实施方式的信号生成电路100的操作的时序图。参照图1和2，将如下描述根据一实施方式的信号生成电路100的操作。当输入信号IN被使能时，同步电路110可以通过使输入信号IN与时钟信号CLK的下降沿同步来生成在时钟信号CLK的一个周期期间使能的同步信号INS。同步信号INS可以是基于接通控制信号CON1而被延迟了时钟信号CLK的周期的倍数的输入信号IN。延迟单元121可以通过使同步信号INS延迟来生成启动信号START。当启动信号START被使能至逻辑低电平时，输出电路130可以将输出信号OUT使能至逻辑高电平。移位器122的第一触发器122-1可以通过与时钟信号CLK的下降沿同步地使同步信号INS延迟来生成在时钟信号CLK的一个周期期间使能的第一延迟信号Q1。第二触发器122-2至第n触发器122-n可以生成与时钟信号CLK的下降沿同步地被顺次延迟与时钟信号CLK的一个周期对应的时间的第二至第n延迟信号Q2至Qn。通过使第一延迟信号Q1延迟与时钟信号CLK的一个周期对应的时间可以生成第二延迟信号Q2，通过使第二延迟信号Q2延迟与时钟信号CLK的一个周期对应的时间可以生成第三延迟信号Q3，并且通过使第三延迟信号Q3延迟与时钟信号CLK的一个周期对应的时间可以生成第四延迟信号Q4。第二至第n延迟信号Q2至Qn可以在时钟信号CLK的一个周期期间被使能。当断开控制信号CON2具有对应于4的值时，选择器123可以根据断开控制信号CON2而输出第四延迟信号Q4作为结束信号END。结束信号END可以具有与第四延迟信号Q4对应的脉宽。当结束信号END被使能至逻辑低电平时，输出电路130可以禁用输出信号OUT。由于信号生成电路100使用触发器使同步信号INS顺次延迟，因此信号生成电路100可以与时钟信号CLK的下降沿同步地生成具有预定脉宽(即，时钟信号CLK的一个周期)的多个延迟信号。延迟单元121可以通过在与选择器123中出现的延迟时间对应的延迟时间期间使同步信号INS延迟来生成启动信号START，并且因此使启动信号START的生成定时与结束信号END的生成定时匹配。
图3是示出根据一实施方式的信号生成电路100的另一操作的示图。参照图1和3，多个输入信号IN可以被依次输入到信号生成电路100。每当输入信号IN被输入时，同步电路110可以通过使输入信号IN与时钟信号CLK同步来生成同步信号INS。例如，同步电路110可以通过使第一输入信号IN延迟来生成第一同步信号INS，并且通过使第二输入信号IN延迟来生成第二同步信号INS。延迟单元121可以基于第一同步信号INS生成启动信号START的第一脉冲，并且基于第二同步信号INS生成启动信号START的第二脉冲。移位器122可以输出通过使第一同步信号INS延迟而生成的多个延迟信号中的一个作为结束信号END的第一脉冲，并且输出通过使第二同步信号INS延迟而生成的多个延迟信号中的一个作为结束信号END的第二脉冲。当假设第一同步信号INS和第二同步信号INS之间的时间间隔对应于时钟信号CLK的四个周期，并且与断开控制信号CON2对应的时间对应于时钟信号CLK的四个周期时，从第二同步信号INS生成的启动信号START和从第一同步信号INS生成的结束信号END可以在相同的定时被使能而具有相同的脉宽。输出电路130被实现为SR锁存器。因此，当启动信号START和结束信号END在相同的定时被使能时，输出信号OUT的电压电平可能未限定，并且输出信号OUT可能未被正常生成。
图4是示出根据一实施方式的信号生成电路400的配置的框图。参照图4，信号生成电路400可以被配置成缓解或防止与如图3中所示的在相同的时间被使能的启动信号START和结束信号END相关联的效应。信号生成电路400可以包括同步电路410、脉宽控制电路420和输出电路430。每当输入信号IN被输入时，同步电路410可以通过使输入信号IN与时钟信号CLK同步来生成同步信号INS。同步电路410可以具有与图1中所示的同步电路110相同的配置，并且本文将省略关于相同部件的重复描述。
脉宽控制电路420可以通过使同步信号INS延迟来生成启动信号START，并且可以通过与时钟信号CLK同步地使同步信号INS延迟与断开控制信号CON2对应的时间来生成结束信号END。由于每当输入信号IN被输入时，脉宽控制电路420从同步信号INS生成启动信号START和结束信号END，因此脉宽控制电路420可以在输入信号IN被输入多次时生成多个启动信号START和多个结束信号END。脉宽控制电路420可以包括延迟单元421、移位器422和选择器423，并且移位器422可以包括第一触发器422-1和多个触发器422-2至422-n。脉宽控制电路420可以具有与图1中所示的脉宽控制电路120相同的配置，并且本文将省略关于相同部件的重复描述。
输出电路430可以生成基于多个启动信号START被使能并且基于多个结束信号END被禁用的输出信号OUT。输出电路430可以基于多个启动信号START中的、与结束信号END不交叠的启动信号START来使能输出信号OUT。输出电路430可以基于多个结束信号END中的、与启动信号START不交叠的结束信号END来禁用输出信号OUT。当启动信号START和结束信号END彼此交叠时，输出电路430可以保持输出信号OUT的使能状态。
输出电路430可以包括启动脉冲生成电路431、结束脉冲生成电路432和输出信号生成电路433。启动脉冲生成电路431可以从脉宽控制电路420接收启动信号START。启动脉冲生成电路431可以基于启动信号START生成多个启动脉冲。例如，启动脉冲生成电路431可以基于启动信号START生成第一启动脉冲PS1和第二启动脉冲PS2。启动脉冲生成电路431可以每当启动信号START被使能时交替使能第一启动脉冲PS1和第二启动脉冲PS2。在一实施方式中，启动脉冲的数目可以等于或大于3，并且启动脉冲生成电路431可以被修改以每当启动信号START被使能时循环使能三个或更多个启动脉冲。
结束脉冲生成电路432可以从脉宽控制电路420接收结束信号END。结束脉冲生成电路432可以基于结束信号END生成多个结束脉冲。例如，结束脉冲生成电路432可以基于结束信号END来生成第一结束脉冲PE1和第二结束脉冲PE2。结束脉冲生成电路432可以每当结束信号END被使能时交替使能第一结束脉冲PE1和第二结束脉冲PE2。在一实施方式中，结束脉冲的数目可以等于或大于3，并且结束脉冲生成电路432可以被修改以每当结束信号END被使能时循环使能三个或更多个结束脉冲。
输出信号生成电路433可以从启动脉冲生成电路431接收多个启动脉冲，并且从结束脉冲生成电路432接收多个结束脉冲。输出信号生成电路433可以基于多个启动脉冲和多个结束脉冲生成输出信号OUT。输出信号生成电路433可以基于第一启动脉冲PS1、第二启动脉冲PS2、第一结束脉冲PE1和第二结束脉冲PE2来生成输出信号OUT。第一次使能的第一启动脉冲PS1可以不与第二结束脉冲PE2交叠，并且输出信号生成电路433可以基于第一启动脉冲PS1使能输出信号OUT。当第一结束脉冲PE1早于第二启动脉冲PS2被使能时，输出信号生成电路433可以基于第一结束脉冲PE1而禁用输出信号OUT。当第一结束脉冲PE1与第二启动脉冲PS2交叠或者晚于第二启动脉冲PS2被使能时，输出信号生成电路433可以基于第一结束脉冲PE1而不禁用输出信号OUT，而是保持输出信号OUT的使能状态。当第二结束脉冲PE2早于第一启动脉冲PS1被使能时，输出信号生成电路433可以基于第二结束脉冲PE2而禁用输出信号OUT。当第二结束脉冲PE2与第一启动脉冲PS1交叠或者晚于第一启动脉冲PS1被使能时，输出信号生成电路433可以基于第二结束脉冲PE2而不禁用输出信号OUT，而是保持输出信号OUT的使能状态。输出信号生成电路433可以基于不与第一启动脉冲PS1或第二启动脉冲PS2交叠的第一结束脉冲PE1或第二结束脉冲PE2来禁用输出信号OUT。
输出信号生成电路433可以基于第一启动脉冲PS1和第一结束脉冲PE1生成第一预输出信号，并且基于第二启动脉冲PS2和第二结束脉冲PE2生成第二预输出信号。输出信号生成电路433可以基于第一启动脉冲PS1使能第一预输出信号，并且基于第一结束脉冲PE1禁用第一预输出信号。输出信号生成电路433可以基于第二启动脉冲PS2使能第二预输出信号，并且基于第二结束脉冲PE2禁用第二预输出信号。输出信号生成电路433可以通过对第一预输出信号和第二预输出信号求和来生成输出信号OUT。
图5是示出图4中示出的启动脉冲生成电路431的配置的示图。参照图5，启动脉冲生成电路431可以包括反相器501、第一触发器510、第二触发器520、第一门控电路530和第二门控电路540。反相器501可以将启动信号START反相，并且输出启动信号的互补信号STARTB。第一触发器510可以与启动信号的互补信号STARTB同步地从第二预启动脉冲QS2生成第一预启动脉冲QS1。例如，第一触发器510可以接收启动信号的互补信号STARTB的反相信号，并且与启动信号的互补信号STARTB的下降沿同步地将第二预启动脉冲QS2输出作为第一预启动脉冲QS1。第一触发器510可以是将第一预启动脉冲QS1置位到逻辑高电平的触发器。第二触发器520可以与启动信号的互补信号STARTB同步地从第一预启动脉冲QS1生成第二预启动脉冲QS2。例如，第二触发器520可以接收启动信号的互补信号STARTB的反相信号，并且与启动信号的互补信号STARTB的下降沿同步地将第一预启动脉冲QS1输出作为第二预启动脉冲QS2。第二触发器520可以是将第二预启动脉冲QS2复位到逻辑低电平的触发器。
第一门控电路530可以通过门控第一预启动脉冲QS1和启动信号START来生成第一启动脉冲PS1。第一门控电路530可以接收第一预启动脉冲QS1和启动信号的互补信号STARTB。第一门控电路530可以包括第一NAND门(与非门)531。第一NAND门531可以在第一预启动脉冲QS1和启动信号的互补信号STARTB均处于逻辑高电平时将第一启动脉冲PS1使能至逻辑低电平。第二门控电路540可以通过门控第二预启动脉冲QS2和启动信号START来生成第二启动脉冲PS2。第二门控电路540可以接收第二预启动脉冲QS2和启动信号的互补信号STARTB。第二门控电路540可以包括第二NAND门541。第二NAND门541可以在第二预启动脉冲QS2和启动信号的互补信号STARTB均处于逻辑高电平时将第二启动脉冲PS2使能至逻辑低电平。
图6是示出图4中示出的结束脉冲生成电路432的配置的示图。参照图6，结束脉冲生成电路432可以包括反相器601、第一触发器610、第二触发器620、第一门控电路630和第二门控电路640。反相器601可以将结束信号END反相，并且输出结束信号的互补信号ENDB。第一触发器610可以与结束信号的互补信号ENDB同步地从第二预结束脉冲QE2生成第一预结束脉冲QE1。例如，第一触发器610可以接收结束信号的互补信号ENDB的反相信号，并且与结束信号的互补信号ENDB的下降沿同步地将第二预结束脉冲QE2输出作为第一预结束脉冲QE1。第一触发器610可以是将第一预结束脉冲QE1置位到逻辑高电平的触发器。第二触发器620可以与结束信号的互补信号ENDB同步地从第一预结束脉冲QE1生成第二预结束脉冲QE2。例如，第二触发器620可以接收结束信号的互补信号ENDB的反相信号，并且与结束信号的互补信号ENDB的下降沿同步地将第一预结束脉冲QE1输出作为第二预结束脉冲QE2。第二触发器620可以是将第二预结束脉冲QE2复位到逻辑低电平的触发器。
第一门控电路630可以通过门控第一预结束脉冲QE1和结束信号END来生成第一结束脉冲PE1。第一门控电路630可以接收第一预结束脉冲QE1和结束信号的互补信号ENDB。第一门控电路630可以包括第一NAND门631。第一NAND门631可以在第一预结束脉冲QE1和结束信号的互补信号ENDB均处于逻辑高电平时将第一结束脉冲PE1使能至逻辑低电平。第二门控电路640可以通过门控第二预结束脉冲QE2和结束信号END来生成第二结束脉冲PE2。第二门控电路640可以接收第二预结束脉冲QE2和结束信号的互补信号ENDB。第二门控电路640可以包括第二NAND门641。第二NAND门641可以在第二预结束脉冲QE2和结束信号的互补信号ENDB均处于逻辑高电平时将第二结束脉冲PE2使能至逻辑低电平。
图7是示出图4中示出的输出信号生成电路433的配置的示图。输出信号生成电路433可以包括第一锁存电路710、第二锁存电路720和门控电路730。第一锁存电路710可以接收第一启动脉冲PS1和第一结束脉冲PE1。第一锁存电路710可以基于第一启动脉冲PS1和第一结束脉冲PE1生成第一预输出信号OUTP1。第一锁存电路710可以基于第一启动脉冲PS1使能第一预输出信号OUTP1，并且基于第一结束脉冲PE1禁用第一预输出信号OUTP1。第一锁存电路710可以生成第一预输出信号OUTP1，其在从第一启动脉冲PS1被使能的时间点到第一结束脉冲PE1被使能的时间点的间隔期间被使能。例如，第一锁存电路710可以在第一启动脉冲PS1被使能至逻辑低电平时将第一预输出信号OUTP1使能至逻辑高电平，并且在第一结束脉冲PE1被使能至逻辑低电平时将第一预输出信号OUTP1禁用至逻辑低电平。第一锁存电路710可以是SR锁存器。第一锁存电路710可以通过其置位端子S接收第一启动脉冲PS1的反相信号，通过其复位端子R接收第一结束脉冲PE1的反相信号，并且将第一预输出信号OUTP1输出到其输出端子Q。
第二锁存电路720可以接收第二启动脉冲PS2和第二结束脉冲PE2。第二锁存电路720可以基于第二启动脉冲PS2和第二结束脉冲PE2生成第二预输出信号OUTP2。第二锁存电路720可以基于第二启动脉冲PS2使能第二预输出信号OUTP2，并且基于第二结束脉冲PE2禁用第二预输出信号OUTP2。第二锁存电路720可以生成第二预输出信号OUTP2，其在从第二启动脉冲PS2被使能的时间点到第二结束脉冲PE2被使能的时间点的间隔期间被使能。例如，第二锁存电路720可以在第二启动脉冲PS2被使能至逻辑低电平时将第二预输出信号OUTP2使能至逻辑高电平，并且在第二结束脉冲PE2被使能至逻辑低电平时将第二预输出信号OUTP2禁用至逻辑低电平。第二锁存电路720可以是SR锁存器。第二锁存电路720可以通过其置位端子S接收第二启动脉冲PS2的反相信号，通过其复位端子R接收第二结束脉冲PE2的反相信号，并且将第二预输出信号OUTP2输出到其输出端子Q。
门控电路730可以接收第一预输出信号OUTP1和第二预输出信号OUTP2。门控电路730可以通过对第一预输出信号OUTP1和第二预输出信号OUTP2求和来生成输出信号OUT。门控电路730可以包括OR门(或门)731。OR门731可以对第一预输出信号OUTP1和第二预输出信号OUTP2执行OR运算，并且输出输出信号OUT。
图8是示出根据一实施方式的信号生成电路400的操作的时序图。参照图3至8，将如下描述根据一实施方式的信号生成电路400的操作。图8示出了如图3中所示的输入信号IN被输入两次的情况。此外，图8示出了其中与断开控制信号CON2对应的时间是时钟信号CLK的四个周期、并且通过使启动信号START延迟时钟信号CLK的四个周期来生成结束信号END的情况。当第一启动信号START基于第一次输入的输入信号IN被使能时，启动脉冲生成电路431的反相器501可以将启动信号的互补信号STARTB使能至逻辑高电平。启动脉冲生成电路431的第一触发器510可以在启动信号的互补信号STARTB被禁用至逻辑低电平时将第一预启动脉冲QS1变为逻辑低电平。启动脉冲生成电路431的第二触发器520可以将第二预启动脉冲QS2变为逻辑高电平。启动脉冲生成电路431的第一门控电路530可以生成第一启动脉冲PS1，其在从启动信号的互补信号STARTB被使能至逻辑高电平的时间点到第一预启动脉冲QS1变换至逻辑低电平的时间点的间隔期间被使能至逻辑低电平。输出信号生成电路433的第一锁存电路710可以在第一启动脉冲PS1被使能至逻辑低电平时将第一预输出信号OUTP1使能至逻辑高电平。
当与时钟信号CLK的四个周期对应的时间逝去时，第一结束信号END可以被使能，并且结束脉冲生成电路432的反相器601可以将结束信号的互补信号ENDB使能至逻辑高电平。此时，第二启动信号START可以基于第二次输入的输入信号IN而被使能，并且启动信号的互补信号STARTB也可以被使能至逻辑高电平。结束脉冲生成电路432的第一触发器610可以在结束信号的互补信号ENDB被禁用至逻辑低电平时将第一预结束脉冲QE1变为逻辑低电平。此外，结束脉冲生成电路432的第二触发器620可以将第二预结束脉冲QE2变为逻辑高电平。结束脉冲生成电路432的第一门控电路630可以生成第一结束脉冲PE1，其在从结束信号的互补信号ENDB被使能至逻辑高电平的时间点到第一预结束脉冲QE1变换到逻辑低电平的时间点的间隔期间被使能至逻辑低电平。输出信号生成电路433的第一锁存电路710可以在第一结束脉冲PE1被使能至逻辑低电平时禁用第一预输出信号OUTP1。
在结束信号的互补信号ENDB被使能的同时，启动信号的互补信号STARTB也可以被使能至逻辑高电平。当启动信号的互补信号STARTB被禁用至逻辑低电平时，启动脉冲生成电路431的第一触发器510可以将第一预启动脉冲QS1变为逻辑高电平，并且第二触发器520可以将第二预启动脉冲QS2变为逻辑低电平。启动脉冲生成电路431的第二门控电路540可以生成第二启动脉冲PS2，其在从启动信号的互补信号STARTB被使能至逻辑高电平的时间点到第二预启动脉冲QS2变换至逻辑低电平的时间点的间隔期间被使能至逻辑低电平。输出信号生成电路433的第二锁存电路720可以在第二启动脉冲PS2被使能至逻辑低电平时使能第二预输出信号OUTP2至逻辑高电平。输出信号生成电路433的门控电路730可以通过对第一预输出信号OUTP1和第二预输出信号OUTP2求和来生成输出信号OUT。因此，尽管第一预输出信号OUTP1被第一锁存电路710禁用，但是第二预输出信号OUTP2可以被第二锁存电路720使能。因此，输出信号生成电路433可以将输出信号OUT保持在逻辑高电平。
当与时钟信号CLK的四个周期对应的时间逝去时，第二结束信号END可以被使能，并且结束脉冲生成电路432的反相器601可以将结束信号的互补信号ENDB使能至逻辑高电平。当结束信号的互补信号ENDB被禁用至逻辑低电平时，结束脉冲生成电路432的第一触发器610可以将第一预结束脉冲QE1变为逻辑高电平，并且第二触发器620可以将第二预结束脉冲QE2变为逻辑低电平。结束脉冲生成电路432的第二门控电路640可以生成第二结束脉冲PE2，其在从结束信号的互补信号ENDB被使能至逻辑高电平的时间点到第二预结束脉冲QE2变换至逻辑低电平的时间点的间隔期间被使能至逻辑低电平。输出信号生成电路433的第二锁存电路720可以在第二结束脉冲PE2被使能至逻辑低电平时禁用第二预输出信号OUTP2至逻辑低电平。因此，输出信号生成电路433可以生成输出信号OUT，其在从第一启动脉冲PS1被使能至逻辑低电平的时间点到第二结束脉冲PE2被使能至逻辑低电平的时间点的间隔期间被使能至逻辑高电平。
图9是示出根据一实施方式的信号生成电路400的另一操作的示图。图9示出了其中输入信号IN被输入五次以将启动信号START和结束信号END以时钟信号CLK的三个周期为间隔被使能使五次、并且通过将启动信号START延迟时钟信号CLK的三个周期来生成结束信号END的情况。参照图9，在第一启动信号S1被使能之后，第二启动信号S2和第一结束信号E1可以被同时使能，并且第三启动信号S3和第二结束信号E2可以被同时使能。第四启动信号S4和第三结束信号E3可以被同时使能，并且第五启动信号S5和第四结束信号E4可以被同时使能。随后，第五结束信号E5可以被使能。
当第一启动信号S1被使能时，第一启动脉冲PS1可以被使能，并且第一预输出信号OUTP1可以被使能至逻辑高电平。当第一结束信号E1被使能时，第一结束脉冲PE1可以被使能，并且第一预输出信号OUTP1可以被禁用至逻辑低电平。同时，第二启动脉冲PS2可以基于第二启动信号S2被使能，并且第二预输出信号OUTP2可以被使能至逻辑高电平。因此，尽管第二启动信号S2和第一结束信号E1彼此交叠，但是输出信号OUT仍可以保持逻辑高电平。
当第二结束信号E2被使能时，第二结束脉冲PE2可以被使能，并且第二预输出信号OUTP2可以被禁用至逻辑低电平。同时，第一启动脉冲PS1可以基于第三启动信号S3被再次使能，并且第一预输出信号OUTP1可以再次被使能至逻辑高电平。因此，尽管第三启动信号S3和第二结束信号E2彼此交叠，但是输出信号OUT仍可以保持逻辑高电平。
当第三结束信号E3被使能时，第一结束脉冲PE1可以被使能，并且第一预输出信号OUTP1可以被禁用至逻辑低电平。同时，第二启动脉冲PS2可以基于第四启动信号S4被再次使能，并且第二预输出信号OUTP2可以再次被使能至逻辑高电平。因此，尽管第四启动信号S4和第三结束信号E3彼此交叠，但是输出信号OUT仍可以保持逻辑高电平。
当第四结束信号E4被使能时，第二结束脉冲PE2可以被使能，并且第二预输出信号OUTP2可以被禁用至逻辑低电平。同时，第一启动脉冲PS1可以基于第五启动信号S5被再次使能，并且第一预输出信号OUTP1可以再次被使能至逻辑高电平。因此，尽管第五启动信号S5和第四结束信号E4彼此交叠，但是输出信号OUT仍可以保持逻辑高电平。
当第五结束信号E5被使能时，第一结束脉冲PE1可以被使能，第一预输出信号OUTP1可以被禁用至逻辑低电平，并且输出信号OUT也可以被禁用至逻辑低电平。因此，信号生成电路400可以生成在从第一启动信号S1基于第一次输入的输入信号IN而被使能的时间点到第五结束信号E5基于最后一次(即，第五次)输入的输入信号IN而被使能的时间点的间隔期间保持逻辑高电平的输出信号OUT。
图10是示出根据一实施方式的半导体装置1000的配置的示图。在图10中，半导体装置1000可以包括时钟接收器1110、时钟延迟电路1120、时钟树1130、选通传送器1140、命令接收器1210、命令解码器1220、ODT(片内终结)信号生成电路1230、ODT树1240、数据传送器1250和模式寄存器设置1310。时钟接收器1110可以接收从外部设备传送的外部时钟信号CLKE。外部时钟信号CLKE可以作为单端信号被传送，或者利用互补信号CLKEB作为差分信号被传送。在一实施方式中，时钟接收器1110可以通过对作为差分信号传送的外部时钟信号CLKE和CLKEB进行差分放大来生成参考时钟信号CLKR。在一实施方式中，时钟接收器1110可以通过对参考电压VREF和作为单端信号传送的外部时钟信号CLKE进行差分放大来生成参考时钟信号CLKR。参考电压VREF可以具有与外部时钟信号CLKE的摆动范围的中间对应的电压电平。外部时钟信号CLKE和/或参考时钟信号CLKR可以对应于图1中所示的时钟信号CLK。
时钟延迟电路1120可以补偿外部时钟信号CLKE通过半导体装置1000的内部电路被延迟的延迟量。时钟延迟电路1120可以通过使参考时钟信号CLKR延迟来生成与外部时钟信号CLKE同步的延迟锁定时钟信号CLKD。时钟延迟电路1120可以包括延迟锁定环电路，其被配置成通过使参考时钟信号CLKR延迟来生成延迟锁定时钟信号CLKD。延迟锁定时钟信号CLKD可以对应于图1和4中所示的时钟信号CLK。
时钟树1130可以延迟和输出延迟锁定时钟信号CLKD。通过时钟延迟电路1120生成的延迟锁定时钟信号CLKD可以通过时钟树1130被输出到选通传送器1140。选通传送器1140可以将从时钟树1130输出的信号作为数据选通信号DQS/DQSB输出到外部设备。数据选通信号DQS/DQSB可以与从半导体装置1000输出的数据DQ同步地被输出到外部设备。数据选通信号DQS/DQSB可以通过总线被传送到外部设备。
命令接收器1210可以接收从外部设备传送的命令信号CMD。命令信号CMD可以包括多个信号。命令信号CMD可以包括用于控制半导体装置1000执行多种操作的多条信息。例如，命令信号CMD可以包括用于控制半导体装置1000执行终结操作(terminationoperation)的信息。终结操作可以指示设置半导体装置1000向其传送数据或者数据选通信号的总线的终端电阻值的操作。例如，在执行终结操作时，数据传送器1250可以被设置为具有终端电阻值。
命令解码器1220可以基于参考时钟信号CLKR锁存通过命令接收器1210接收到的命令信号CMD，对锁存的信号解码，并且输出解码信号作为内部命令信号ICMD。命令解码器1220可以根据命令信号CMD中包括的信息来生成各种内部命令信号ICMD。内部命令信号ICMD可以包括终结命令信号ODTC。
ODT信号生成电路1230可以接收通过命令解码器1220生成的终结命令信号ODTC。图1和4中的信号生成电路100和400可被应用为ODT信号生成电路1230。终结命令信号ODTC可以对应于图1和4中所示的输入信号IN。ODT信号生成电路1230可以对终结命令信号ODTC执行跨域操作，并且基于终结命令信号ODTC生成片内终结信号ODT。片内终结信号ODT可以对应于图1和4中所示的输出信号OUT。由于终结命令信号ODTC是与参考时钟信号RCLK异步延迟的信号，因此ODT信号生成电路1230可以通过使终结命令信号ODTC与延迟锁定时钟信号CLKD同步来生成片内终结信号ODT。ODT信号生成电路1230可以基于第一时间信息和第二时间信息来生成片内终结信号ODT。例如，ODT信号生成电路1230可以生成片内终结信号ODT，其因终结命令信号ODTC被使能而在基于第一时间信息的预定时间已逝去之后被使能，并且在与第二时间信息对应的时间期间保持使能状态。ODT信号生成电路1230可以每当终结命令信号ODTC被输入时与延迟锁定时钟信号CLKD同步地生成启动信号和结束信号。ODT信号生成电路1230可以基于不与结束信号交叠的启动信号来使能片内终结信号ODT。ODT信号生成电路1230可以基于不与启动信号交叠的结束信号来禁用片内终结信号ODT。
模式寄存器设置1310可以向ODT信号生成电路1230提供第一时间信息和第二时间信息。模式寄存器设置1310可以包括与半导体装置1000的各种操作相关的多条操作设置信息。第一时间信息可以包括例如列地址选通延时CL和/或列地址选通写入延时CWL。ODT信号生成电路1230可以接收列地址选通延时CL和/或列地址选通写入延时CWL，根据列地址选通延时CL和/或列地址选通写入延时CWL确定移位延时，并且基于移位延时使终结命令信号ODTC延迟。移位延时可以具有小于列地址选通延时CL和/或列地址选通写入延时CWL的值。移位延时可以对应于图1和4中所示的接通控制信号CON1。第二时间信息可以包括BL4信号、BL8信号、2PRE信号和CRC(循环冗余校验)信号中的一个或更多个。BL4信号可以指示突发长度是4，并且包括用于设置其中连续输出四个数据的操作的信息。BL8信号可以指示突发长度是8，并且包括用于设置其中连续输出八个数据的操作的信息。2PRE信号可以包括用于设置其中在外部时钟信号CLKE的两个周期期间生成用于传送数据的数据选通信号的前缀(pre-amble)的操作的信息。CRC信号可以包括用于设置其中在与突发长度对应的时间期间数据被输出之后继续输出CRC信息的操作的信息。BL4信号、BL8信号、2PRE信号和CRC信号可以对应于图1和4中所示的断开控制信号CON2。ODT信号生成电路1230可以因终结命令信号ODTC被输入而在与移位延时对应的时间逝去之后使能片内终结信号ODT，并且在基于BL4信号、BL8信号、2PRE信号和CRC信号中的一个或更多个而确定的时间期间可以保持片内终结信号ODT的脉冲。
ODT树1240可以通过使片内终结信号ODT延迟来生成片内终结使能信号ODTEN。片内终结信号ODT可以通过ODT树1240被输入到数据传送器1250。当片内终结使能信号ODTEN被接收到时，数据传送器1250可以被设置为具有终端电阻值。在数据传送器1250基于片内终结使能信号ODTEN而被设置为具有终端电阻值之后，数据传送器1250可以基于半导体装置1000的内部数据DATA而向外部设备输出数据DQ。终端电阻值可以具有与总线的接收端(即，外部设备)的阻抗匹配的电阻值。
尽管上文已描述了各实施方式，但是本领域技术人员将理解，所描述的实施方式仅是示例。因此，本文描述的信号生成电路不应基于所描述的实施方式而受到限制。

Claims (17)

1.一种信号生成电路，包括：
同步电路，被配置成使输入信号与时钟信号同步以生成同步信号；
脉宽控制电路，被配置成：使所述同步信号延迟以生成启动信号，以及与所述时钟信号同步地使所述同步信号延迟与断开控制信号对应的时间以生成结束信号；以及
输出电路，被配置成基于所述启动信号而使能输出信号以及基于所述结束信号而禁用所述输出信号。
2.如权利要求1所述的信号生成电路，其中，所述同步电路还接收接通控制信号，
其中，所述同步电路通过使所述输入信号与所述时钟信号同步以及使与所述时钟信号同步的信号延迟与所述接通控制信号对应的时间来生成所述同步信号。
3.如权利要求1所述的信号生成电路，其中，所述脉宽控制电路包括：
延迟单元，被配置成使所述同步信号延迟以生成所述启动信号；
移位器，被配置成与所述时钟信号同步地使所述同步信号顺次延迟所述时钟信号的一个周期以生成多个延迟信号；以及
选择器，被配置成基于所述断开控制信号而输出所述多个延迟信号中的一个作为所述结束信号。
4.如权利要求3所述的信号生成电路，其中，所述延迟单元的延迟时间对应于当所述选择器从所述多个延迟信号生成所述结束信号时出现的延迟时间。
5.如权利要求3所述的信号生成电路，其中，所述移位器包括：
第一触发器，被配置成通过所述第一触发器的时钟端子接收所述时钟信号以及通过所述第一触发器的输入端子接收所述同步信号；以及
多个触发器，每个触发器被配置成通过其时钟端子接收所述时钟信号以及具有耦接到位于前级处的触发器的输出端子的输入端子，
其中，所述多个延迟信号分别从所述第一触发器和所述多个触发器的输出端子输出。
6.一种信号生成电路，包括：
同步电路，被配置成：每当输入信号被输入时，使所述输入信号与时钟信号同步以生成同步信号；
脉宽控制电路，被配置成：使所述同步信号延迟以生成启动信号，以及与所述时钟信号同步地使所述同步信号延迟与断开控制信号对应的时间以生成结束信号；以及
输出电路，被配置成基于不与所述结束信号交叠的启动信号使能输出信号，以及基于不与所述启动信号交叠的结束信号禁用所述输出信号。
7.如权利要求6所述的信号生成电路，其中，所述输出电路被配置成当所述启动信号和所述结束信号彼此交叠时保持所述输出信号的使能状态。
8.如权利要求6所述的信号生成电路，其中，所述同步电路还接收接通控制信号，
其中，所述同步电路通过使所述输入信号与所述时钟信号同步以及使与所述时钟信号同步的信号延迟与所述接通控制信号对应的时间来生成所述同步信号。
9.如权利要求6所述的信号生成电路，其中，所述脉宽控制电路包括：
延迟单元，被配置成使所述同步信号延迟以生成所述启动信号；
移位器，被配置成与所述时钟信号同步地使所述同步信号顺次延迟所述时钟信号的一个周期以生成多个延迟信号；以及
选择器，被配置成基于所述断开控制信号而输出所述多个延迟信号中的一个作为所述结束信号。
10.如权利要求9所述的信号生成电路，其中，所述延迟单元的延迟时间对应于当所述选择器从所述多个延迟信号生成所述结束信号时出现的延迟时间。
11.如权利要求9所述的信号生成电路，其中，所述移位器包括：
第一触发器，被配置：成通过所述第一触发器的时钟端子接收所述时钟信号，以及通过所述第一触发器的输入端子接收所述同步信号；以及
多个触发器，每个触发器被配置成通过其时钟端子接收所述时钟信号以及具有耦接到位于前级处的触发器的输出端子的输入端子，
其中，所述多个延迟信号分别从所述第一触发器和所述多个触发器的输出端子输出。
12.如权利要求6所述的信号生成电路，其中，所述输出电路包括：
启动脉冲生成电路，被配置成基于所述启动信号而生成多个启动脉冲；
结束脉冲生成电路，被配置成基于所述结束信号而生成多个结束脉冲；以及
输出信号生成电路，被配置成基于所述多个启动脉冲和所述多个结束脉冲而生成输出信号。
13.如权利要求12所述的信号生成电路，其中，所述启动脉冲生成电路每当所述启动信号被使能时交替使能第一预启动脉冲和第二预启动脉冲、基于所述第一预启动脉冲和所述启动信号而生成第一启动脉冲、以及基于所述第二预启动脉冲和所述启动信号而生成第二启动脉冲。
14.如权利要求12所述的信号生成电路，其中，所述启动脉冲生成电路包括：
第一触发器，被配置成基于所述启动信号而从第二预启动脉冲生成第一预启动脉冲；
第二触发器，被配置成基于所述启动信号而从所述第一预启动脉冲生成所述第二预启动脉冲；
第一门控电路，被配置成门控所述第一预启动脉冲和所述启动信号以生成第一启动脉冲；以及
第二门控电路，被配置成门控所述第二预启动脉冲和所述启动信号以生成第二启动脉冲。
15.如权利要求12所述的信号生成电路，其中，所述结束脉冲生成电路每当所述结束信号被使能时交替使能第一预结束脉冲和第二预结束脉冲、基于所述第一预结束脉冲和所述结束信号而生成第一结束脉冲、以及基于所述第二预结束脉冲和所述结束信号而生成第二结束脉冲。
16.如权利要求12所述的信号生成电路，其中，所述结束脉冲生成电路包括：
第一触发器，被配置成基于所述结束信号而从第二预结束脉冲生成第一预结束脉冲；
第二触发器，被配置成基于所述结束信号而从所述第一预结束脉冲生成所述第二预结束脉冲；
第一门控电路，被配置成门控所述第一预结束脉冲和所述结束信号以生成第一结束脉冲；以及
第二门控电路，被配置成门控所述第二预结束脉冲和所述结束信号以生成第二结束脉冲。
17.如权利要求12所述的信号生成电路，其中，所述多个启动脉冲包括第一启动脉冲和第二启动脉冲，以及所述多个结束脉冲包括第一结束脉冲和第二结束脉冲，
其中，所述输出信号生成电路包括：
第一锁存电路，被配置成生成第一预输出信号，所述第一预输出信号基于所述第一启动脉冲被使能以及基于所述第一结束脉冲被禁用；
第二锁存电路，被配置成生成第二预输出信号，所述第二预输出信号基于所述第二启动脉冲被使能以及基于所述第二结束脉冲被禁用；以及
门控电路，被配置成对所述第一预输出信号和所述第二预输出信号求和以生成所述输出信号。
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