KR102649761B1 - 클럭 위상 및 전압 오프셋 보정 방법 및 이를 수행하는 데이터 복원 회로 - Google Patents

클럭 위상 및 전압 오프셋 보정 방법 및 이를 수행하는 데이터 복원 회로 Download PDF

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Abstract

클럭 위상 및 전압 오프셋 보정 방법에서, 규칙적으로 토글(toggle)되는 입력 데이터 신호를 수신한다. 입력 데이터 신호, 기준 전압 및 복수의 클럭 신호들을 기초로 발생되는 업(up) 신호 및 다운(down) 신호를 이용하여, 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행한다. 복수의 클럭 신호들 중 하나를 기초로 입력 데이터 신호를 샘플링하여 발생되는 제1 샘플 데이터 신호, 업 신호 및 다운 신호를 이용하여, 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행한다. 클럭 위상 보정 동작과 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행된다.

Description

클럭 위상 및 전압 오프셋 보정 방법 및 이를 수행하는 데이터 복원 회로{METHOD OF CALIBRATING CLOCK PHASE AND VOLTAGE OFFSET AND DATA RECOVERY CIRCUIT PERFORMING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 클럭 위상 및 전압 오프셋 보정 방법과, 상기 보정 방법을 수행하는 데이터 복원 회로에 관한 것이다.
최근 반도체 집적 회로로 구현되는 전자 시스템에서, 칩들(chips) 간의 통신은 보다 빠른 속도와 광 대역폭을 요구하고 있다. 이에 따라 입력 데이터 신호를 고속으로 수신하기 위해 데이터 복원 회로(data recovery circuit)가 이용되고 있다. 입력 데이터 신호를 정확하게 검출/판별하기 위해, 데이터 복원 회로는 클럭 위상(clock phase)과 전압 오프셋(voltage offset) 또는 입력 오프셋(input offset)을 정확하게 보정할 필요가 있다. 이 때, 클럭 위상 보정과 전압 오프셋 보정을 효과적으로 수행하기 위한 다양한 방식들이 연구되고 있다.
본 발명의 일 목적은 전력 소모 및 면적이 감소되고 동작 안정성을 확보할 수 있는 클럭 위상 및 전압 오프셋 보정 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 클럭 위상 및 전압 오프셋 보정 방법을 수행하는 데이터 복원 회로를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법에서, 규칙적으로 토글(toggle)되는 입력 데이터 신호를 수신한다. 상기 입력 데이터 신호, 기준 전압 및 복수의 클럭 신호들을 기초로 발생되는 업(up) 신호 및 다운(down) 신호를 이용하여, 상기 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행한다. 상기 복수의 클럭 신호들 중 하나를 기초로 상기 입력 데이터 신호를 샘플링하여 발생되는 제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호를 이용하여, 상기 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행한다. 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 데이터 복원 회로는 아날로그 프론트 엔드(Analog Front-End; AFE)부, 샘플러(sampler), 위상 검출기(phase detector) 및 유한 상태 머신(Finite State Machine; FSM)을 포함한다. 상기 아날로그 프론트 엔드부는 입력 데이터 신호를 수신하고, 상기 입력 데이터 신호 및 기준 전압에 기초하여 상기 입력 데이터 신호에 대응하는 데이터 신호를 발생한다. 상기 샘플러는 복수의 클럭 신호들을 기초로 상기 데이터 신호를 샘플링하여 복수의 샘플 데이터 신호들을 발생한다. 상기 위상 검출기는 상기 복수의 샘플 데이터 신호들에 기초하여 업(up) 신호 및 다운(down) 신호를 발생한다. 상기 유한 상태 머신은 상기 업 신호 및 상기 다운 신호를 이용하여 상기 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행하고, 상기 복수의 샘플 데이터 신호들 중 제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호를 이용하여 상기 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행한다. 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행된다.
상기와 같은 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법과 데이터 복원 회로에서는, 업 신호 및 다운 신호에 기초하여 복수의 클럭 신호들의 최적의 위상과 기준 전압의 최적의 오프셋 레벨을 함께 찾을 수 있다. 다시 말하면, 전압 오프셋 보정 동작을 수행하기 위한 별도의 신호 및 회로 구성을 추가하지 않고, 클럭 위상 보정 동작을 수행하기 위한 신호 및 회로 구성을 이용하여 전압 오프셋 보정 동작을 함께 수행함으로써, 전력 소모 및 회로 면적이 감소될 수 있다. 또한, 클럭 위상 보정 동작과 전압 오프셋 보정 동작이 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행됨으로써, 동작 안정성이 확보될 수 있다.
도 1은 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법을 나타내는 순서도이다.
도 2 및 3은 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 수행되는 클럭 위상 보정 동작 및 전압 오프셋 보정 동작을 설명하기 위한 도면들이다.
도 4는 본 발명의 실시예들에 따른 데이터 복원 회로를 나타내는 블록도이다.
도 5는 도 4의 데이터 복원 회로에서 발생되는 복수의 클럭 신호들의 일 예를 나타내는 타이밍도이다.
도 6은 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 전압 오프셋 보정 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 7, 8, 9, 10, 11, 12 및 13은 도 6의 전압 오프셋 보정 동작을 설명하기 위한 도면들이다.
도 14는 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 클럭 위상 보정 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 15, 16, 17, 18, 19, 20 및 21은 도 14의 클럭 위상 보정 동작을 설명하기 위한 도면들이다.
도 22a, 22b, 22c 및 22d는 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법이 수행되는 일 예를 나타내는 도면들이다.
도 23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h 및 23i는 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법이 수행되는 다른 예를 나타내는 도면들이다.
도 24는 본 발명의 실시예들에 따른 수신기를 포함하는 시스템을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법을 나타내는 순서도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법에 의해 적응적 위상/전압 보정 동작(adaptive phase & voltage calibration)이 시작되면, 규칙적으로 토글(toggle)되는 입력 데이터 신호를 수신한다(단계 S100). 예를 들어, 상기 입력 데이터 신호는 주기적으로 반복되는 '0101' 패턴을 가질 수 있다.
업(up) 신호 및 다운(down) 신호를 이용하여, 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행한다(단계 S200). 상기 업 신호 및 상기 다운 신호는 상기 입력 데이터 신호, 기준 전압 및 상기 복수의 클럭 신호들을 기초로 발생된다. 상기 업 신호 및 상기 다운 신호에 기초한 상기 클럭 위상 보정 동작의 구체적인 예들은 도 14 내지 21을 참조하여 상세하게 후술하도록 한다.
제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호를 이용하여, 상기 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행한다(단계 S300). 상기 제1 샘플 데이터 신호는 상기 복수의 클럭 신호들 중 하나를 기초로 상기 입력 데이터 신호를 샘플링하여 발생된다. 다시 말하면, 상기 복수의 클럭 신호들을 기초로 상기 입력 데이터 신호를 샘플링하여 복수의 샘플 데이터 신호들이 발생되며, 상기 제1 샘플 데이터 신호는 상기 복수의 샘플 데이터 신호들 중 하나일 수 있다. 상기 제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호에 기초한 상기 전압 오프셋 보정 동작의 구체적인 예들은 도 6 내지 13을 참조하여 상세하게 후술하도록 한다.
상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행된다. 다시 말하면, 상기 클럭 위상 보정 동작을 수행하기 위한 클럭 위상 보정 루프(loop)가 동작하기 위한 상기 업 신호 및 상기 다운 신호의 조건과, 상기 전압 오프셋 보정 동작을 수행하기 위한 전압 오프셋 보정 루프가 동작하기 위한 상기 업 신호 및 상기 다운 신호의 조건은 서로 상이할 수 있다.
한편, 도 1에서는 상기 클럭 위상 보정 동작이 먼저 수행되고 상기 전압 오프셋 보정 동작이 나중에 수행되는 것으로 도시하였으나, 두 동작들이 수행되는 순서는 실시예에 따라서 변경될 수 있다. 또한, 도 1에서는 1회의 클럭 위상 보정 동작 및 1회의 전압 오프셋 보정 동작이 수행되고 상기 적응적 위상/전압 보정 동작이 종료되는 것으로 도시하였으나, 도 2를 참조하여 후술하는 것처럼 실제로는 상기 복수의 클럭 신호들이 최적의 위상을 가지고 상기 기준 전압이 최적의 오프셋 레벨을 가질 때까지 상기 클럭 위상 보정 동작 및 상기 전압 오프셋 보정 동작은 반복적으로 수행될 수 있다.
본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법에서는, 상기 업 신호 및 상기 다운 신호에 기초하여 상기 복수의 클럭 신호들의 최적의 위상과 상기 기준 전압의 최적의 오프셋 레벨을 함께 찾을 수 있다. 다시 말하면, 상기 전압 오프셋 보정 동작을 수행하기 위한 별도의 신호 및 회로 구성을 추가하지 않고, 상기 클럭 위상 보정 동작을 수행하기 위한 신호 및 회로 구성을 이용하여 상기 전압 오프셋 보정 동작을 함께 수행함으로써, 전력 소모 및 회로 면적이 감소될 수 있다. 또한, 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작이 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행됨으로써, 동작 안정성이 확보될 수 있다.
도 2 및 3은 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 수행되는 클럭 위상 보정 동작 및 전압 오프셋 보정 동작을 설명하기 위한 도면들이다.
도 1 및 2를 참조하면, 규칙적으로 토글되는 상기 입력 데이터 신호를 수신하고 상기 입력 데이터 신호, 기준 전압(VREF) 및 상기 복수의 클럭 신호들을 기초로 발생된 상기 업 신호 및 상기 다운 신호가 제1 조건(CASE1)을 만족하는 경우에, 단계 S300을 참조하여 상술한 것처럼 기준 전압(VREF)의 레벨을 업데이트하는 상기 전압 오프셋 보정 동작을 수행한다. 이 때 상기 업 신호, 상기 다운 신호 및 상기 제1 샘플 데이터 신호의 조합에 따라 기준 전압(VREF)의 레벨을 증가 또는 감소시킬 수 있으며, 이에 대해서는 도 7 내지 13을 참조하여 상세하게 후술하도록 한다.
상기 업 신호 및 상기 다운 신호가 제1 조건(CASE1)과 다른 제2 조건(CASE2)을 만족하는 경우에, 단계 S200을 참조하여 상술한 것처럼 상기 복수의 클럭 신호들의 위상을 조절하는 상기 클럭 위상 보정 동작을 수행한다. 이 때 상기 업 신호 및 상기 다운 신호의 조합에 따라 상기 복수의 클럭 신호들의 지연(delay)을 증가 또는 감소시킬 수 있으며, 이에 대해서는 도 15 내지 21을 참조하여 상세하게 후술하도록 한다.
한편, 상기 업 신호 및 상기 다운 신호가 제1 조건(CASE1) 및 제2 조건(CASE2)을 제외한 제3 조건(CASE3)을 만족하는 경우에, 기준 전압(VREF)의 레벨 및 상기 복수의 클럭 신호들의 위상을 변경하지 않고 현재 상태를 유지할 수 있다.
도 3을 참조하면, 구간들(T1, T3, T5)에서는 기준 전압(VREF)의 레벨을 업데이트하는 상기 전압 오프셋 보정 동작을 수행하며, 구간들(T2, T4, T6)에서는 상기 복수의 클럭 신호들의 위상을 업데이트하는 상기 클럭 위상 보정 동작을 수행할 수 있다. 결과적으로, 구간(T7)에서는 기준 전압(VREF)이 최적의 오프셋 레벨을 가지고 상기 복수의 클럭 신호들의 최적의 위상을 가지도록 안정될 수 있다. 도 1 및 2를 참조하여 상술한 것처럼 제1 조건(CASE1)과 제2 조건(CASE2)이 서로 다르므로, 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행된다.
도 4는 본 발명의 실시예들에 따른 데이터 복원 회로를 나타내는 블록도이다. 도 5는 도 4의 데이터 복원 회로에서 발생되는 복수의 클럭 신호들의 일 예를 나타내는 타이밍도이다.
도 4 및 5를 참조하면, 데이터 복원 회로(100)는 아날로그 프론트 엔드(Analog Front-End; AFE)부(110), 샘플러(sampler)(120), 위상 검출기(phase detector)(130) 및 유한 상태 머신(Finite State Machine; FSM)(140)을 포함한다. 데이터 복원 회로(100)는 클럭 위상 컨트롤러(150) 및 기준 전압 발생기(160)를 더 포함할 수 있다.
아날로그 프론트 엔드부(110)는 입력 데이터 신호(DQ)를 수신하고, 입력 데이터 신호(DQ) 및 기준 전압(VREF)에 기초하여 입력 데이터 신호(DQ)에 대응하는 데이터 신호(DAT)를 발생한다. 도 24를 참조하여 후술하는 것처럼, 데이터 복원 회로(100)는 수신기에 포함되며, 아날로그 프론트 엔드부(110)는 송신기로부터 통신 채널을 통하여 제공되는 아날로그 형태의 입력 데이터 신호(DQ)를 수신하기 위한 구성을 가질 수 있다.
일 실시예에서, 입력 데이터 신호(DQ)는 싱글 엔디드(single-ended) 신호일 수 있다. 예를 들어, 데이터 복원 회로(100)는 GDDR6(Graphic Double Data Rate six) DRAM(Dynamic Random Access Memory)과 같은 메모리 장치를 포함하는 메모리 시스템에 포함되어 상기 메모리 장치로부터 데이터를 수신하는데 이용될 수 있다. 예를 들어, GDDR6은 싱글 엔디드 시그널링(signaling)을 수행하므로, 아날로그 프론트 엔드부(110)는 입력 데이터 신호(DQ)와 기준 전압(VREF)을 입력 받으며, 이 때 입력 오프셋을 보정하는 전압을 기준 전압(VREF)으로 이용할 수 있다.
샘플러(120)는 복수의 클럭 신호들(CLK[0:7])을 기초로 입력 데이터 신호(DQ)를 샘플링하여(즉, 입력 데이터 신호(DQ)에 대응하는 데이터 신호(DAT)를 샘플링하여) 복수의 샘플 데이터 신호들(D[0:7])을 발생한다. 예를 들어, 위상 검출기(130)가 quarter-rate binary phase detector의 형태로 구현되는 경우에, 복수의 클럭 신호들(CLK[0:7])은 제1 내지 제8 클럭 신호들(CLK0, CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7)을 포함하고, 복수의 샘플 데이터 신호들(D[0:7])은 제1 내지 제8 샘플 데이터 신호들(D0, D1, D2, D3, D4, D5, D6, D7)을 포함할 수 있다. 예를 들어, 제1 클럭 신호(CLK0)를 기초로 입력 데이터 신호(DQ)를 샘플링하여 제1 샘플 데이터 신호(D0)를 발생할 수 있다.
도 5에 도시된 것처럼, 제1 내지 제4 클럭 신호들(CLK0~CLK3)은 서로 위상이 일부 중첩하며, 제5 내지 제8 클럭 신호들(CLK4~CLK7)은 제1 내지 제4 클럭 신호들(CLK0~CLK3)과 반대 위상을 가지고 서로 위상이 일부 중첩하도록 구현될 수 있다. 또한, 인접하는 두 개의 클럭 신호들(예를 들어, CLK0 및 CLK1)은 하나의 클럭 주기(CPER)의 약 1/8만큼의 위상차를 가질 수 있다.
위상 검출기(130)는 복수의 샘플 데이터 신호들(D[0:7])에 기초하여 복수의 제1 비트들을 포함하는 업 신호(UP[0:3]) 및 복수의 제2 비트들을 포함하는 다운 신호(DN[0:3])를 발생한다. 예를 들어, 위상 검출기(130)가 quarter-rate binary phase detector의 형태로 구현되는 경우에, 업 신호(UP[0:3])는 4개의 제1 비트들을 포함하고 다운 신호(DN[0:3])는 4개의 제2 비트들을 포함할 수 있다.
일 실시예에서, 위상 검출기(130)는 복수의 샘플 데이터 신호들(D[0:7])에 대한 XOR 연산을 수행하여 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])를 발생할 수 있다. 예를 들어, 위상 검출기(130)는 복수의 샘플 데이터 신호들(D[0:7]) 중 인접한 두 개(예를 들어, D0 및 D1)에 대한 XOR 연산을 수행하여, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])에 포함되는 하나의 비트(예를 들어, UP0)를 발생할 수 있다. 예를 들어, 위상 검출기(130)는 적어도 하나의 XOR 게이트를 포함할 수 있다.
유한 상태 머신(140)은 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])를 이용하여 복수의 클럭 신호들(CLK[0:7])의 위상을 조절하는 클럭 위상 보정 동작을 수행하고, 복수의 샘플 데이터 신호들(D[0:7]) 중 제1 샘플 데이터 신호(D0), 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])를 이용하여 기준 전압(VREF)의 레벨을 조절하는 전압 오프셋 보정 동작을 수행한다. 예를 들어, 유한 상태 머신(140)은 상기 클럭 위상 보정 동작을 수행하기 위한, 즉 복수의 클럭 신호들(CLK[0:7])의 지연을 증가 또는 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다. 또한, 유한 상태 머신(140)은 상기 전압 오프셋 보정 동작을 수행하기 위한, 즉 기준 전압(VREF)의 레벨을 증가 또는 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다. 예를 들어, 유한 상태 머신(140)은 디지털 루프 필터(digital loop filter)의 형태로 구현될 수 있다.
클럭 위상 컨트롤러(150)는 복수의 입력 클럭 신호들(CLKIN[0:7])에 기초하여 복수의 클럭 신호들(CLK[0:7])을 발생하고, 클럭 위상 제어 신호(CCON)에 기초하여 복수의 클럭 신호들(CLK[0:7])의 위상을 조절할 수 있다. 예를 들어, 복수의 클럭 신호들(CLK[0:7])이 제1 내지 제8 클럭 신호들(CLK0~CLK7)을 포함하는 경우에, 복수의 입력 클럭 신호들(CLKIN[0:7]) 또한 제1 내지 제8 입력 클럭 신호들을 포함할 수 있다.
기준 전압 발생기(160)는 외부 전압(미도시)에 기초하여 기준 전압(VREF)을 발생하고, 전압 오프셋 제어 신호(VCON)에 기초하여 기준 전압(VREF)의 레벨을 조절할 수 있다.
일 실시예에서, 상기 클럭 위상 보정 동작을 수행하기 위한 클럭 위상 보정 루프(CLP) 및 상기 전압 오프셋 보정 동작을 수행하기 위한 전압 오프셋 보정 루프(VLP)는 위상 검출기(130) 및 유한 상태 머신(140)을 공통적으로 포함할 수 있다. 다시 말하면, 위상 검출기(130) 및 유한 상태 머신(140)은 클럭 위상 보정 루프(CLP) 및 전압 오프셋 보정 루프(VLP)에 의해 공유되며, 데이터 복원 회로(100)는 상기 전압 오프셋 보정 동작을 수행하기 위한 추가적인 구성요소를 포함하지 않을 수 있다.
상술한 것처럼, 데이터 복원 회로(100)는 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법을 수행하도록 구현될 수 있다. 실시예에 따라서, 데이터 복원 회로(100)에 포함되는 구성요소들의 일부 또는 전부는 하드웨어의 형태로 구현되거나, 소프트웨어(즉, 프로그램)의 형태로 구현되어 저장 장치에 저장될 수 있다.
이하에서는 위상 검출기(130)가 quarter-rate binary phase detector의 형태로 구현되는 경우, 즉 복수의 클럭 신호들(CLK[0:7]) 및 복수의 샘플 데이터 신호들(D[0:7])이 각각 8개의 신호들을 포함하고 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 각각 4개의 비트들을 포함하는 경우에 기초하여 본 발명의 실시예들에 따른 동작을 상세하게 설명하도록 한다. 다만, 본 발명은 이에 한정되지 않으며, 위상 검출기의 구성, 복수의 클럭 신호들 및 복수의 샘플 데이터 신호들의 개수와 업 신호 및 다운 신호에 포함되는 비트들의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
도 6은 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 전압 오프셋 보정 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 4 및 6을 참조하면, 상기 전압 오프셋 보정 동작을 수행하는데 있어서(단계 S300), 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 동일한지 여부를 판단하여 제1 판단 결과를 발생하고(단계 S310), 업 신호(UP[0:3])에 포함되는 복수의 제1 비트들의 배열 및 다운 신호(DN[0:3])에 포함되는 복수의 제2 비트들의 배열을 판단하여 제2 판단 결과를 발생하며(단계 S320), 제1 샘플 데이터 신호(D0)의 논리 레벨을 판단하여 제3 판단 결과를 발생할 수 있다(단계 S330).
상기 제1, 제2 및 제3 판단 결과들에 기초하여 기준 전압(VREF)의 레벨을 증가 또는 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다(단계 S340). 도 2를 참조하여 상술한 것처럼, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제1 조건(CASE1)을 만족하는 경우에, 제1 샘플 데이터 신호(D0)의 논리 레벨에 따라 기준 전압(VREF)의 레벨을 증가 또는 감소시킬 수 있다. 예를 들어, 기준 전압(VREF)이 최적의 오프셋 레벨을 가질 때까지(즉, 기준 전압(VREF)의 레벨이 입력 데이터 신호(DQ)의 하이 레벨과 로우 레벨 사이의 중간 레벨에 위치할 때까지) 기준 전압(VREF)의 레벨을 증가 또는 감소시킬 수 있다.
도 7, 8, 9, 10, 11, 12 및 13은 도 6의 전압 오프셋 보정 동작을 설명하기 위한 도면들이다. 도 7, 8 및 11은 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 높은 경우를 나타내며, 도 9, 10 및 12는 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 낮은 경우를 나타낸다.
도 7 및 이후의 도면에서, 각 클럭 신호와 함께 도시된 위쪽 방향의 화살표는 각 클럭 신호의 상승 에지(rising edge)를 나타내고, 인접한 두 개의 샘플 데이터 신호들 사이에 도시된 아래쪽 방향의 화살표는 인접한 두 개의 샘플 데이터 신호들에 대한 XOR 연산을 나타낸다. 또한, 입력 데이터 신호(DQ)의 토글 주기는 각 클럭 신호의 클럭 주기(도 5의 CPER)의 약 1/2일 수 있다. 도 7, 8, 9, 10, 11 및 12에서, 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 중심(즉, data center)에 정렬(align)되어 있는 것(즉, phase lock이 정확하게 되어 있는 것)으로 가정한다.
도 7을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 제1 클럭 신호(CLK0)의 상승 에지에서 입력 데이터 신호(DQ)가 기준 전압(VREF)보다 높은 레벨을 가지며, 따라서 제1 클럭 신호(CLK0)를 기초로 입력 데이터 신호(DQ)를 샘플링하여 발생된 제1 샘플 데이터 신호(D0)는 제1 논리 레벨('1')을 가질 수 있다. 또한, 제2 클럭 신호(CLK1)의 상승 에지에서 입력 데이터 신호(DQ)가 기준 전압(VREF)보다 낮은 레벨을 가지며, 따라서 제2 클럭 신호(CLK1)를 기초로 입력 데이터 신호(DQ)를 샘플링하여 발생된 제2 샘플 데이터 신호(D1)는 제1 논리 레벨('1')과 다른 제2 논리 레벨('0')을 가질 수 있다. 이와 유사하게, 제3 클럭 신호(CLK2), 제4 클럭 신호(CLK3), 제5 클럭 신호(CLK4), 제6 클럭 신호(CLK5), 제7 클럭 신호(CLK6) 및 제8 클럭 신호(CLK7)를 기초로 입력 데이터 신호(DQ)를 샘플링하여 발생된 제3 샘플 데이터 신호(D2), 제4 샘플 데이터 신호(D3), 제5 샘플 데이터 신호(D4), 제6 샘플 데이터 신호(D5), 제7 샘플 데이터 신호(D6) 및 제8 샘플 데이터 신호(D7)는 각각 제2 논리 레벨('0'), 제2 논리 레벨('0'), 제1 논리 레벨('1'), 제2 논리 레벨('0'), 제2 논리 레벨('0') 및 제2 논리 레벨('0')을 가질 수 있다.
또한, 제1 및 제2 샘플 데이터 신호들(D0, D1)에 대한 XOR 연산을 수행하여 업 신호(UP[0:3])의 하나의 비트(UP0)를 발생할 수 있다. 이와 유사하게, 제3 및 제4 샘플 데이터 신호들(D2, D3)에 대한 XOR 연산, 제5 및 제6 샘플 데이터 신호들(D4, D5)에 대한 XOR 연산, 및 제7 및 제8 샘플 데이터 신호들(D6, D7)에 대한 XOR 연산을 수행하여 업 신호(UP[0:3])의 나머지 비트들(UP1, UP2, UP3)을 각각 발생할 수 있다. 제2 및 제3 샘플 데이터 신호들(D1, D2)에 대한 XOR 연산, 제4 및 제5 샘플 데이터 신호들(D3, D4)에 대한 XOR 연산, 제6 및 제7 샘플 데이터 신호들(D5, D6)에 대한 XOR 연산, 및 제8 및 제1 샘플 데이터 신호들(D7, D0)에 대한 XOR 연산을 수행하여 다운 신호(DN[0:3])의 비트들(DN0, DN1, DN2, DN3)을 각각 발생할 수 있다.
따라서, 업 신호(UP[0:3])가 '1010'의 값을 가지고, 다운 신호(DN[0:3])가 '0101'의 값을 가지며, 제1 샘플 데이터 신호(D0)가 제1 논리 레벨('1')을 가지는 경우에, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 높은 것으로 판단하여 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 7의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 업 신호(UP[0:3])가 서로 다른 제1 비트 값('1') 및 제2 비트 값('0')이 제1 방식으로 교번적으로 반복되는 제1 값('1010')을 가지고, 다운 신호(DN[0:3])가 제1 비트 값('1') 및 제2 비트 값('0')이 상기 제1 방식과 다른 제2 방식으로 교번적으로 반복되는 제2 값('0101')을 가지며, 제1 샘플 데이터 신호(D0)가 제1 논리 레벨('1')을 가지는 경우에, 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
도 8을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 제1 샘플 데이터 신호(D0)는 제2 논리 레벨('0')을 가지며, 이와 유사하게 제2 샘플 데이터 신호(D1), 제3 샘플 데이터 신호(D2), 제4 샘플 데이터 신호(D3), 제5 샘플 데이터 신호(D4), 제6 샘플 데이터 신호(D5), 제7 샘플 데이터 신호(D6) 및 제8 샘플 데이터 신호(D7)는 각각 제2 논리 레벨('0'), 제1 논리 레벨('1'), 제2 논리 레벨('0'), 제2 논리 레벨('0'), 제2 논리 레벨('0'), 제1 논리 레벨('1') 및 제2 논리 레벨('0')을 가질 수 있다. 또한, 인접한 두 개의 샘플 데이터 신호들에 대한 XOR 연산을 수행하여 업 신호(UP[0:3])의 비트들(UP0, UP1, UP2, UP3) 및 다운 신호(DN[0:3])의 비트들(DN0, DN1, DN2, DN3)을 각각 발생할 수 있다.
따라서, 업 신호(UP[0:3])가 '0101'의 값을 가지고, 다운 신호(DN[0:3])가 '1010'의 값을 가지며, 제1 샘플 데이터 신호(D0)가 제2 논리 레벨('0')을 가지는 경우에, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 높은 것으로 판단하여 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 8의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 업 신호(UP[0:3])가 제2 값('0101')을 가지고, 다운 신호(DN[0:3])가 제1 값('1010')을 가지며, 제1 샘플 데이터 신호(D0)가 제2 논리 레벨('0')을 가지는 경우에, 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
일 실시예에서, 기준 전압(VREF)의 레벨을 한 번에 증가 또는 감소시키는 단위는 입력 데이터 신호(DQ)의 하이 레벨과 로우 레벨의 차이보다 작으며, 상기 단위는 도 23을 참조하여 후술하는 것처럼 변경될 수 있다.
도 9를 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 도 7 및 8을 참조하여 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '0101'의 값을 가지는 업 신호(UP[0:3]), '1010'의 값을 가지는 다운 신호(DN[0:3]), 및 제1 논리 레벨('1')을 가지는 제1 샘플 데이터 신호(D0)를 획득할 수 있다. 이 경우, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 낮은 것으로 판단하여 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 9의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 업 신호(UP[0:3])가 제2 값('0101')을 가지고, 다운 신호(DN[0:3])가 제1 값('1010')을 가지며, 제1 샘플 데이터 신호(D0)가 제1 논리 레벨('1')을 가지는 경우에, 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
도 10을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 도 7 및 8을 참조하여 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '1010'의 값을 가지는 업 신호(UP[0:3]), '0101'의 값을 가지는 다운 신호(DN[0:3]), 및 제2 논리 레벨('0')을 가지는 제1 샘플 데이터 신호(D0)를 획득할 수 있다. 이 경우, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 낮은 것으로 판단하여 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 10의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 업 신호(UP[0:3])가 제1 값('1010')을 가지고, 다운 신호(DN[0:3])가 제2 값('0101')을 가지며, 제1 샘플 데이터 신호(D0)가 제2 논리 레벨('0')을 가지는 경우에, 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
상술한 도 7, 8, 9 및 10의 실시예들은 기준 전압(VREF)의 레벨이 입력 데이터 신호(DQ)의 하이 레벨과 로우 레벨 사이의 범위 이내인 경우를 예시하고 있다. 하지만 기준 전압(VREF)의 초기 레벨이 상술한 범위 이내인 것을 보장하기는 어려우며, 따라서 기준 전압(VREF)의 레벨이 충분히 높은 경우 및 낮은 경우에 대해서도 전압 오프셋 보정 동작을 수행할 필요가 있다.
도 11을 참조하면, 기준 전압(VREF)의 레벨이 충분히 높은 경우, 즉 기준 전압(VREF)의 레벨이 입력 데이터 신호(DQ)의 하이 레벨보다 높은 경우를 예시하고 있다. 예를 들어, 기준 전압(VREF)의 레벨은 전원 전압(예를 들어, VDDQ)의 레벨일 수 있다. 이 때, 송신단에서 입력 데이터 신호(DQ)의 하이 레벨 역시 VDDQ이나, 전송 시의 손실(예를 들어, channel의 frequency-dependent loss)에 의해 수신단에서 입력 데이터 신호(DQ)의 하이 레벨은 VDDQ보다 낮아질 수 있다. 이 경우, 기준 전압(VREF)의 레벨을 순차적으로 낮추어 상기 최적의 오프셋 레벨을 찾도록 구현할 수 있다.
구체적으로, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '0000'의 값을 가지는 업 신호(UP[0:3]), '0000'의 값을 가지는 다운 신호(DN[0:3]), 및 제2 논리 레벨('0')을 가지는 제1 샘플 데이터 신호(D0)를 획득할 수 있다. 이 경우, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 높은 것으로 판단하여 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 11의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 동일하고, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제2 비트 값('0')만이 반복되는 제3 값('0000')을 각각 가지며, 제1 샘플 데이터 신호(D0)가 제2 논리 레벨('0')을 가지는 경우에, 기준 전압(VREF)의 레벨을 감소시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
도 12를 참조하면, 기준 전압(VREF)의 레벨이 충분히 낮은 경우, 즉 기준 전압(VREF)의 레벨이 입력 데이터 신호(DQ)의 로우 레벨보다 낮은 경우를 예시하고 있다. 예를 들어, 기준 전압(VREF)의 레벨은 접지 전압(예를 들어, VSSQ)의 레벨일 수 있다. 이 경우, 기준 전압(VREF)의 레벨을 순차적으로 높여 상기 최적의 오프셋 레벨을 찾도록 구현할 수 있다.
구체적으로, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '0000'의 값을 가지는 업 신호(UP[0:3]), '0000'의 값을 가지는 다운 신호(DN[0:3]), 및 제1 논리 레벨('1')을 가지는 제1 샘플 데이터 신호(D0)를 획득할 수 있다. 이 경우, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 낮은 것으로 판단하여 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
다시 말하면, 도 12의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 동일하고, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제3 값('0000')을 각각 가지며, 제1 샘플 데이터 신호(D0)가 제1 논리 레벨('1')을 가지는 경우에, 기준 전압(VREF)의 레벨을 증가시키기 위한 전압 오프셋 제어 신호(VCON)를 발생할 수 있다.
일 실시예에서, 도 11의 실시예와 도 12의 실시예 중에서 하나만을 포함하도록 보정 알고리즘을 구현할 수 있다. 도 11의 실시예 및 도 12의 실시예 모두를 포함하도록 보정 알고리즘을 구현되는 경우에, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨로 설정된 이후에 입력 데이터 신호(DQ)의 토글이 종료되면(예를 들어, ODT(On-Die Termination) 상태에서), 기준 전압(VREF)의 레벨이 다시 변경될 수 있어 적절하지 않을 수 있다. 예를 들어, 데이터 복원 회로(100)가 GDDR6 DRAM을 포함하는 메모리 시스템에 포함되는 경우에, VDDQ termination을 사용하면 도 12의 실시예를 반영하지 않도록 보정 알고리즘을 구현하며, VSSQ termination을 사용하면 도 11의 실시예를 반영하지 않도록 보정 알고리즘을 구현할 수 있다.
도 13을 참조하면, 도 7, 8, 9, 10 및 11의 실시예들을 포함하고 도 12의 실시예를 반영하지 않도록 구현된 전압 오프셋 보정 알고리즘을 하나의 표로 정리하였다. 도 13의 CASE1-1, CASE1-2, CASE1-3, CASE1-4 및 CASE1-5가 각각 도 7, 8, 11, 9 및 10의 실시예들에 대응할 수 있다. 도 4의 유한 상태 머신(140)에 도 13에 도시된 진리표(truth table)를 추가함으로써, 추가적인 구성요소 없이 상기 전압 오프셋 보정 동작을 수행하도록 효과적으로 구현할 수 있다.
도 14는 도 1의 클럭 위상 및 전압 오프셋 보정 방법에서 클럭 위상 보정 동작을 수행하는 단계의 일 예를 나타내는 순서도이다.
도 1, 4 및 14를 참조하면, 상기 클럭 위상 보정 동작을 수행하는데 있어서(단계 S300), 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 동일한지 여부를 판단하여 제1 판단 결과를 발생하고(단계 S210), 업 신호(UP[0:3])에 포함되는 복수의 제1 비트들의 배열 및 다운 신호(DN[0:3])에 포함되는 복수의 제2 비트들의 배열을 판단하여 제2 판단 결과를 발생할 수 있다(단계 S220).
상기 제1 및 제2 판단 결과들에 기초하여 복수의 클럭 신호들(CLK[0:7])의 지연을 증가 또는 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다. 도 2를 참조하여 상술한 것처럼, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제2 조건(CASE2)을 만족하는 경우에, 복수의 클럭 신호들(CLK[0:7])의 지연을 증가 또는 감소시킬 수 있다. 예를 들어, 복수의 클럭 신호들(CLK[0:7])이 최적의 위상을 가질 때까지(즉, 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 중심에 정렬될 때까지) 복수의 클럭 신호들(CLK[0:7])의 지연을 증가 또는 감소시킬 수 있다.
도 15, 16, 17, 18, 19, 20 및 21은 도 14의 클럭 위상 보정 동작을 설명하기 위한 도면들이다. 도 7 등과 중복되는 설명은 생략하도록 한다.
도 15 및 16에서, 기준 전압(VREF)이 상기 최적의 오프셋 레벨을 가지는 것으로 가정한다. 도 17 및 19에서, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 높은 것으로 가정한다. 도 18 및 20에서, 기준 전압(VREF)의 레벨이 상기 최적의 오프셋 레벨보다 낮은 것으로 가정한다.
도 15를 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '0000'의 값을 가지는 업 신호(UP[0:3]) 및 '1111'의 값을 가지는 다운 신호(DN[0:3])를 획득할 수 있다. 이 경우, 복수의 클럭 신호들(CLK[0:7])의 위상이(즉, 제1 클럭 신호(CLK0)의 상승 에지가) 입력 데이터 신호(DQ)의 중심(즉, data center)보다 앞서 있는 것으로 판단하여 복수의 클럭 신호들(CLK[0:7])의 지연을 증가시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다.
다시 말하면, 도 15의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 다운 신호(DN[0:3])에 포함되는 제1 비트 값('1')의 개수가 업 신호(UP[0:3])에 포함되는 제1 비트 값('1')의 개수보다 많은 경우에, 복수의 클럭 신호들(CLK[0:7])의 지연을 증가시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다. 예를 들어, 복수의 클럭 신호들(CLK[0:7])의 지연을 증가시키는 것은 복수의 클럭 신호들(CLK[0:7])의 위상을 뒤로 미는 것, 즉 복수의 클럭 신호들(CLK[0:7])을 제1 방향(DR1)으로 쉬프트시키는 것을 나타낼 수 있다.
도 16을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '1111'의 값을 가지는 업 신호(UP[0:3]) 및 '0000'의 값을 가지는 다운 신호(DN[0:3])를 획득할 수 있다. 이 경우, 복수의 클럭 신호들(CLK[0:7])의 위상이(즉, 제1 클럭 신호(CLK0)의 상승 에지가) 입력 데이터 신호(DQ)의 중심(즉, data center)보다 늦는 것으로 판단하여 복수의 클럭 신호들(CLK[0:7])의 지연을 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다.
다시 말하면, 도 16의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 다르고, 업 신호(UP[0:3])에 포함되는 제1 비트 값('1')의 개수가 다운 신호(DN[0:3])에 포함되는 제1 비트 값('1')의 개수보다 많은 경우에, 복수의 클럭 신호들(CLK[0:7])의 지연을 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다. 예를 들어, 복수의 클럭 신호들(CLK[0:7])의 지연을 감소시키는 것은 복수의 클럭 신호들(CLK[0:7])의 위상을 앞으로 당기는 것, 즉 복수의 클럭 신호들(CLK[0:7])을 제1 방향(DR1)과 반대되는 제2 방향(DR2)으로 쉬프트시키는 것을 나타낼 수 있다.
일 실시예에서, 복수의 클럭 신호들(CLK[0:7])의 지연을 한 번에 증가 또는 감소시키는 단위는 각 클럭 신호의 주기 및 입력 데이터 신호(DQ)의 주기보다 작으며, 상기 단위는 도 23을 참조하여 후술하는 것처럼 변경될 수 있다.
도 17 및 18을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '1010'의 값을 가지는 업 신호(UP[0:3]) 및 '1010'의 값을 가지는 다운 신호(DN[0:3])를 획득할 수 있다. 이 경우, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 동일한 값을 가지며 특히 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])에 포함된 제1 비트 값('1')의 개수가 동일하므로, 종래 기술에서는 클럭 위상을 조절하지 않는다. 하지만 본 발명에서는 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])를 이용하여 상기 클럭 위상 보정 동작 및 상기 전압 오프셋 보정 동작을 함께 수행하고, 특히 기준 전압(VREF)의 레벨이 도 17에 도시된 것처럼 입력 데이터 신호(DQ)의 하이 레벨보다 조금 낮거나 도 18에 도시된 것처럼 입력 데이터 신호(DQ)의 로우 레벨보다 조금 높은 경우에는 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 에지에 위치하더라도 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 '1010'의 값을 가질 수 있으며, 따라서 도 17 및 18의 실시예에 대해서도 복수의 클럭 신호들(CLK[0:7])의 위상을 앞으로 당기도록 보정 알고리즘에 반영할 수 있다.
다시 말하면, 도 17 및 18의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 동일하고, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제1 비트 값('1') 및 제2 비트 값('0')이 상기 제1 방식으로 교번적으로 반복되는 제1 값('1010')을 가지는 경우에, 복수의 클럭 신호들(CLK[0:7])의 지연을 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다.
도 19 및 20을 참조하면, 입력 데이터 신호(DQ) 및 기준 전압(VREF)이 도시된 것과 같이 수신된 경우에, 상술한 샘플링 동작 및 XOR 연산을 순차적으로 수행하여, '0101'의 값을 가지는 업 신호(UP[0:3]) 및 '0101'의 값을 가지는 다운 신호(DN[0:3])를 획득할 수 있다. 이 경우, 도 17 및 18을 참조하여 상술한 것과 유사하게, 종래 기술에서는 클럭 위상을 조절하지 않으나, 본 발명에서는 도 19 및 20의 실시예에 대해서도 복수의 클럭 신호들(CLK[0:7])의 위상을 앞으로 당기도록 보정 알고리즘에 반영할 수 있다.
다시 말하면, 도 19 및 20의 실시예와 같이 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 서로 동일하고, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제1 비트 값('1') 및 제2 비트 값('0')이 상기 제2 방식으로 교번적으로 반복되는 제2 값('0101')을 가지는 경우에, 복수의 클럭 신호들(CLK[0:7])의 지연을 감소시키기 위한 클럭 위상 제어 신호(CCON)를 발생할 수 있다.
업 신호(UP[0:3]) 및 다운 신호(DN[0:3])가 제1 값('1010')으로 서로 동일하거나 제2 값('0101')으로 서로 동일한 경우는 도 17, 18, 19 및 20의 실시예를 제외한 다른 경우에서는 발생하지 않을 수 있다. 다시 말하면, 업 신호(UP[0:3])의 비트(UP0) 및 다운 신호(DN[0:3])의 비트(DN0)는 제2 샘플 데이터 신호(D1)의 값 대비 제1 및 제3 샘플 데이터 신호들(D0, D2)의 값이 같은지 혹은 다른지에 따라 결정될 수 있다. 제1 클럭 신호(CLK1)의 상승 에지가 입력 데이터 신호(DQ)의 에지 근처에 위치하면, 도 7 및 8의 실시예와 같이 제1 및 제3 샘플 데이터 신호들(D0, D2)의 값은 반드시 서로 다르며, 따라서 업 신호(UP[0:3])의 비트(UP0) 및 다운 신호(DN[0:3])의 비트(DN0)는 서로 다를 수 있다. 하지만, 제1 클럭 신호(CLK1)의 상승 에지가 입력 데이터 신호(DQ)의 중심 근처에 위치하면, 도 17 및 19의 실시예와 같이 제1 및 제3 샘플 데이터 신호들(D0, D2)의 값은 서로 같아져, 업 신호(UP[0:3])의 비트(UP0) 및 다운 신호(DN[0:3])의 비트(DN0) 또한 서로 같을 수 있다.
도 21을 참조하면, 도 15, 16, 17, 18, 19 및 20의 실시예를 포함하도록 구현된 클럭 위상 보정 알고리즘을 하나의 표로 정리하였다. 도 21의 CASE2-1 및 CASE2-2가 각각 도 15 및 16의 실시예들에 대응할 수 있다. CASE2-1에서 UP<DN의 표기는 다운 신호(DN[0:3])의 값이 업 신호(UP[0:3])의 값보다 크다는 것이 아니며, 다운 신호(DN[0:3])에 포함되는 제1 비트 값('1')의 개수가 업 신호(UP[0:3])에 포함되는 제1 비트 값('1')의 개수보다 많은 것을 나타낸다. 이와 유사하게, CASE2-2에서 UP>DN의 표기는 업 신호(UP[0:3])에 포함되는 제1 비트 값('1')의 개수가 다운 신호(DN[0:3])에 포함되는 제1 비트 값('1')의 개수보다 많은 것을 나타낸다. 또한, 도 21의 CASE2-3은 도 17 및 18의 실시예에 대응하며, CASE 2-4는 도 19 및 21의 실시예에 대응할 수 있다. 도 4의 유한 상태 머신(140)에 도 21에 도시된 진리표를 추가함으로써, 상기 클럭 위상 보정 동작을 수행하도록 효과적으로 구현할 수 있다.
도 22a, 22b, 22c 및 22d는 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법이 수행되는 일 예를 나타내는 도면들이다. 도 22a, 22b, 22c 및 22d는 기준 전압(VREF)의 레벨만을 조절하는 예를 나타낸다.
도 22a, 22b, 22c 및 22d에서, DQ는 데이터 복원 회로가 수신하는 입력 데이터 신호를 나타내며, DQ'는 상기 입력 데이터 신호에 대응하는 송신단에서의 데이터 신호를 나타낸다. 입력 데이터 신호는 LDFF 구간에서는 ODT 상태이고 VDDQ 레벨을 가지며, RDTR 구간에서는 0101 패턴을 가질 수 있다. 입력 데이터 신호는 약 16Gb/s의 빠른 속도의 토글 신호이므로, 예를 들어 채널의 frequency-dependent loss에 의해서 스윙 레벨(swing level)이 줄어들 수 있다. 복수의 클럭 신호들은 data/edge align이 된 것으로 가정한다. 또한, 도시의 편의상 복수의 클럭 신호들을 나타내는 CLK0, CLK1, CLK2, CLK3, CLK4, CLK5, CLK6 및 CLK7을 0, 1, 2, 3, 4, 5, 6 및 7로 간략하게 표기하였다.
도 22a를 참조하면, 기준 전압(VREF)의 초기 값이 가장 높은 레벨(예를 들어, VDDQ 레벨)을 가지는 경우를 나타낸다. 입력 데이터 신호(DQ)가 ODT 상태인 경우에는, 입력 데이터 신호(DQ)와 기준 전압(VREF)이 서로 같은 값이 되어 제1 샘플 데이터 신호(D0), 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 unknown 값이 될 수 있다. 상기 unknown 값이 도 13의 CASE1-1, CASE1-2, CASE1-3, CASE1-4 및 CASE1-5 중 어느 하나에 해당된다고 가정하면, 기준 전압(VREF)을 증가시켜야 한다고 판단할 경우 이미 기준 전압(VREF)은 가장 높은 레벨이므로 더 이상 변하지 않고, 기준 전압(VREF)을 감소시켜야 한다고 판단할 경우 이는 올바른 방향으로 진행되는 것이므로 적절한 변경일 수 있다. 입력 데이터 신호(DQ)가 0101 패턴을 가지는 경우에는, 도 13의 CASE1-3에 대응되어 기준 전압(VREF)을 감소시켜야 한다고 판단할 수 있다.
도 22b를 참조하면, 도 22a의 경우보다 기준 전압(VREF)이 조금 감소된 경우를 나타낸다. 입력 데이터 신호(DQ)가 ODT 상태인 경우에는, 입력 데이터 신호(DQ)가 기준 전압(VREF)보다 높은 값을 가지며, 도 12의 실시예를 반영하지 않도록 전압 오프셋 보정 알고리즘을 구현하였으므로 기준 전압(VREF)을 변화시키지 않을 수 있다. 입력 데이터 신호(DQ)가 0101 패턴을 가지는 경우에는, 여전히 도 13의 CASE1-3에 대응되어 기준 전압(VREF)을 감소시켜야 한다고 판단할 수 있다.
도 22c 및 22d를 참조하면, 도 22b의 경우보다 기준 전압(VREF)이 더욱 감소되어 입력 데이터 신호(DQ)의 하이 레벨보다 낮아진 경우를 나타낸다. 이 경우 입력 데이터 신호(DQ)가 0101 패턴을 가지게 되면, 도 13의 CASE1-1 또는 CASE1-2에 대응되어 기준 전압(VREF)을 감소시켜야 한다고 판단할 수 있다. 또한, 기준 전압(VREF)을 더욱 감소시키다 보면 최적 오프셋 레벨보다 작아지는 경우가 발생하며, 도 13의 CASE1-4 또는 CASE1-5에 대응되어 기준 전압(VREF)을 증가시켜야 한다고 판단할 수 있다.
도 23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h 및 23i는 본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법이 수행되는 다른 예를 나타내는 도면들이다. 도 23a, 23b, 23c, 23d, 23e, 23f, 23g, 23h 및 23i는 복수의 클럭 신호들(CLK[0:7])의 위상 및 기준 전압(VREF)의 레벨을 모두 조절하는 예를 나타낸다. 도시의 편의상, 복수의 샘플 데이터 신호들은 생략하였다.
도 23a를 참조하면, 기준 전압(VREF)의 초기 값이 가장 높은 레벨(예를 들어, VDDQ 레벨)을 가지는 경우, 및 제1 클럭 신호(CLK0)가 입력 데이터 신호(DQ)의 에지에 정렬된 최악의 경우(worst case)를 가정하였다. 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 '0000'이고 제1 샘플 데이터 신호(D0)의 값은 '0'이므로, 도 13의 CASE1-3에 대응되어 기준 전압(VREF)을 감소시킬 수 있다.
도 23b를 참조하면, 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 에지에 정렬된 특수한 경우로서, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 '1010' 또는 '0101'로 동일하므로, 도 21의 CASE2-3 또는 CASE2-4에 대응되어 복수의 클럭 신호들(CLK[0:7])의 위상을 당길 수 있다.
도 23c를 참조하면, 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 에지에서 벗어나 중심으로 움직이며, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '1111' 및 '0000'이므로, 도 21의 CASE2-2에 대응되어 복수의 클럭 신호들(CLK[0:7])의 위상을 계속 당길 수 있다.
도 23d를 참조하면, 제1 클럭 신호(CLK0)의 상승 에지가 입력 데이터 신호(DQ)의 중심 근처에 위치하게 되면, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '1010' 및 '0101'이 되고, 이 경우 클럭 위상 업데이트 동작은 중지될 수 있다. 이 때, 제1 샘플 데이터 신호(D0)의 값은 '1'이므로, 도 13의 CASE1-1에 대응되어 기준 전압(VREF)을 감소시킬 수 있다.
도 23e를 참조하면, 기준 전압(VREF)을 감소시키다 보면 도 23c와 유사한 경우가 다시 발생할 수 있다. 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '1111' 및 '0000'이므로, 도 21의 CASE2-2에 대응되어 복수의 클럭 신호들(CLK[0:7])의 위상을 당길 수 있다.
도 23f를 참조하면, 클럭 지연 스텝(CLK delay step)(즉, 클럭 위상의 증가 또는 감소 단위)이 큰 경우를 나타낸다. 클럭 스텝이 커서 많이 당겨지는 경우에, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '0000' 및 '1111'이 되고, 도 21의 CASE2-1에 대응되어 다시 도 23e와 유사한 경우로 돌아갈 수 있다. 이에 따라 도 23e와 23f를 계속 반복하다가 보정 동작이 모두 종료될 수 있다. 결국 클럭 스텝의 해상도(resolution)가 크면 위상 오차(phase error) 뿐만 아니라 전압 오차(VREF error)도 커질 수 있다.
도 23g를 참조하면, 오차를 줄이기 위해서 클럭 스텝을 줄이는 경우를 나타낸다. 클럭 스텝이 줄어들면 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '1010' 및 '0101'이 되고, 제1 샘플 데이터 신호(D0)의 값은 '1'이므로, 클럭 위상 업데이트 동작은 중지되고, 도 13의 CASE1-1에 대응되어 기준 전압(VREF)을 감소시킬 수 있다.
도 23h를 참조하면, 기준 전압 스텝(VREF step)(즉, 기준 전압(VREF)의 증가 또는 감소 단위)이 큰 경우를 나타낸다. 기준 전압 스텝이 커서 기준 전압(VREF)이 많이 줄어드는 경우에, 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '0101' 및 '1010'이 되고, 제1 샘플 데이터 신호(D0)의 값은 '1'이므로, 도 13의 CASE1-4에 대응되어 기준 전압(VREF)을 감소시키며, 다시 도 23g와 유사한 경우로 돌아갈 수 있다. 이에 따라 도 23g와 23h를 계속 반복하다가 보정 동작이 모두 종료될 수 있다. 결국 기준 전압 스텝의 해상도가 크면 전압 오차뿐만 아니라 위상 오차도 커질 수 있다.
도 23i를 참조하면, 오차를 줄이기 위해서 기준 전압 스텝을 줄이는 경우를 나타낸다. 기준 전압 스텝이 줄어들면 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])의 값은 각각 '1111' 및 '0000'이므로, 전압 오프셋 업데이트 동작은 중지되고, 도 21의 CASE2-2에 대응되어 복수의 클럭 신호들(CLK[0:7])의 위상을 당길 수 있다.
상술한 도 23e, 23f, 23g, 23h 및 23i의 과정이 계속 반복되어 복수의 클럭 신호들(CLK[0:7])의 최적의 위상 및 기준 전압(VREF)의 최적의 오프셋 레벨을 찾을 수 있다.
본 발명의 실시예들에 따른 클럭 위상 및 전압 오프셋 보정 방법에서는, 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 실질적으로 한 번에 수행되지만 서로 맞물리지는 않으며, 상기 클럭 위상 보정 동작 수행 시에는 기준 전압(VREF)이 유지되며, 상기 전압 오프셋 보정 동작 수행 시에는 복수의 클럭 신호들(CLK[0:7])의 위상이 유지될 수 있다. 또한, 상기 클럭 위상 보정 동작에 대한 1LSB(Least Significant Bit)(즉, 클럭 지연 스텝 또는 클럭 위상의 증가 또는 감소 단위) 및 상기 전압 오프셋 보정 동작에 대한 1LSB(즉, 기준 전압 스텝 또는 기준 전압(VREF)의 증가 또는 감소 단위)를 최소화해야 정확도를 높일 수 있다. 추가적으로, 클럭 위상 또는 기준 전압(VREF) 중 어느 하나가 1LSB 크기만큼 토글할 때(예를 들어, 도 3의 구간(T7)), 모든 보정 동작이 종료될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 24는 본 발명의 실시예들에 따른 수신기를 포함하는 시스템을 나타내는 블록도이다.
도 24를 참조하면, 시스템(300)은 송신기(310), 통신 채널(330) 및 수신기(350)를 포함한다.
송신기(310)는 통신 채널(330)을 통하여 수신기(350)에 입력 데이터 신호(DQ)를 전송할 수 있다. 송신기(310)는 통신 채널(330)에 입력 데이터 신호(DQ)를 전송하는 드라이버(320)를 포함할 수 있다. 도시하지는 않았으나, 송신기(310)는 직렬화기, 클럭 발생기 등을 더 포함할 수 있다.
수신기(350)는 통신 채널(330)을 통하여 제공되는 입력 데이터 신호(DQ)를 수신하기 위한 데이터 복원 회로(370)를 포함할 수 있다. 데이터 복원 회로(370)는 도 4의 데이터 복원 회로(100)일 수 있다. 업 신호(UP[0:3]) 및 다운 신호(DN[0:3])에 기초하여 복수의 클럭 신호들(CLK[0:7])의 최적의 위상과 기준 전압(VREF)의 최적의 오프셋 레벨을 함께 찾으며, 상기 클럭 위상 보정 동작을 수행하기 위한 신호 및 회로 구성을 이용하여 상기 전압 오프셋 보정 동작을 함께 수행함으로써, 전력 소모 및 회로 면적이 감소될 수 있다. 또한, 상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작이 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행됨으로써, 동작 안정성이 확보될 수 있다.
수신기(350)는 클럭 발생기(360)를 더 포함할 수 있다. 클럭 발생기(360)는 클럭 신호(CLK)(예를 들어, 도 4의 복수의 입력 클럭 신호들(CLKIN[0:7]))를 발생하여 데이터 복원 회로(370)에 제공할 수 있다. 도시하지는 않았으나, 클럭 신호(CLK)는 송신기(310)에 제공될 수도 있으며, 이 경우 송신기(310) 또한 클럭 신호(CLK)에 기초하여 동작할 수 있다.
도 25는 본 발명의 실시예들에 따른 메모리 시스템을 나타내는 블록도이다.
도 25를 참조하면, 메모리 시스템(500)은 메모리 컨트롤러(600) 및 적어도 하나의 메모리 장치(700)를 포함한다.
메모리 장치(700)는 메모리 컨트롤러(600)의 제어에 따라 데이터 소거, 기입 및/또는 독출 동작 등을 수행할 수 있다. 이를 위하여, 메모리 장치(700)는 입출력 라인을 통해 메모리 컨트롤러(600)로부터 커맨드(CMD) 및 어드레스(ADDR)를 수신하고, 메모리 컨트롤러(600)와 프로그램 동작 또는 독출 동작을 위한 데이터(DAT)를 송수신할 수 있다. 또한, 메모리 장치(700)는 제어 라인을 통해 메모리 컨트롤러(600)로부터 클럭 신호를 포함하는 제어 신호(CTRL)를 수신하고, 전원 라인을 통해 메모리 컨트롤러(600)로부터 전원 전압(PWR)을 제공받을 수 있다.
메모리 컨트롤러(600)는 메모리 장치(700)로부터 입력 데이터 신호(DQ)를 수신하기 위한 수신기(610)를 포함한다. 수신기(610)는 도 24의 수신기(350)일 수 있다.
실시예에 따라서, 메모리 장치(700)는 DRAM(dynamic random access memory), SDRAM(synchronous DRAM), SRAM(static random access memory) 등과 같은 휘발성 메모리, 및 플래시 메모리(flash memory), PRAM(phase change random access memory), RRAM(resistance random access memory), NFGM(nano floating gate memory), PoRAM(polymer random access memory), MRAM(magnetic random access memory), FRAM(ferroelectric random access memory) 등과 같은 비휘발성 메모리 중 적어도 하나를 포함할 수 있다.
도 26은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 26을 참조하면, 컴퓨팅 시스템(1300)은 프로세서(1310), 시스템 컨트롤러(1320) 및 메모리 시스템(1330)을 포함한다. 컴퓨팅 시스템(1300)은 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)를 더 포함할 수 있다.
메모리 시스템(1330)은 복수의 메모리 장치들(1334) 및 메모리 장치들(1334)을 제어하기 위한 메모리 컨트롤러(1332)를 포함한다. 메모리 컨트롤러(1332)는 시스템 컨트롤러(1320)에 포함될 수 있다. 메모리 시스템(1330)은 도 25의 메모리 시스템(500)일 수 있다.
프로세서(1310)는 특정 계산들 또는 태스크들을 실행할 수 있다. 프로세서(1310)는 프로세서 버스를 통하여 시스템 컨트롤러(1320)에 연결될 수 있다. 시스템 컨트롤러(1320)는 확장 버스를 통하여 입력 장치(1350), 출력 장치(1360) 및 저장 장치(1370)에 연결될 수 있다. 이에 따라, 프로세서(1310)는 시스템 컨트롤러(1320)를 통하여 입력 장치(1350), 출력 장치(1360), 또는 저장 장치(1370)를 제어할 수 있다.
본 발명의 실시예들은 데이터 복원 회로를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 규칙적으로 토글(toggle)되는 입력 데이터 신호를 수신하는 단계;
    상기 입력 데이터 신호, 기준 전압 및 복수의 클럭 신호들을 기초로 발생되는 업(up) 신호 및 다운(down) 신호를 이용하여, 상기 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행하는 단계; 및
    상기 복수의 클럭 신호들 중 하나를 기초로 상기 입력 데이터 신호를 샘플링하여 발생되는 제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호를 이용하여, 상기 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행하는 단계를 포함하고,
    상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행되는 클럭 위상 및 전압 오프셋 보정 방법.
  2. 제 1 항에 있어서, 상기 전압 오프셋 보정 동작을 수행하는 단계는,
    상기 업 신호 및 상기 다운 신호가 동일한지 여부를 판단하여 제1 판단 결과를 발생하는 단계;
    상기 업 신호에 포함되는 복수의 제1 비트들의 배열 및 상기 다운 신호에 포함되는 복수의 제2 비트들의 배열을 판단하여 제2 판단 결과를 발생하는 단계;
    상기 제1 샘플 데이터 신호의 논리 레벨을 판단하여 제3 판단 결과를 발생하는 단계; 및
    상기 제1, 제2 및 제3 판단 결과들에 기초하여 상기 기준 전압의 레벨을 증가 또는 감소시키기 위한 전압 오프셋 제어 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  3. 제 2 항에 있어서,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 업 신호가 서로 다른 제1 비트 값 및 제2 비트 값이 제1 방식으로 교번적으로 반복되는 제1 값을 가지고, 상기 다운 신호가 상기 제1 비트 값 및 상기 제2 비트 값이 상기 제1 방식과 다른 제2 방식으로 교번적으로 반복되는 제2 값을 가지며, 상기 제1 샘플 데이터 신호가 제1 논리 레벨을 가지는 경우에, 상기 기준 전압의 레벨을 감소시키기 위한 상기 전압 오프셋 제어 신호를 발생하고,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 업 신호가 상기 제2 값을 가지고, 상기 다운 신호가 상기 제1 값을 가지며, 상기 제1 샘플 데이터 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 경우에, 상기 기준 전압의 레벨을 감소시키기 위한 상기 전압 오프셋 제어 신호를 발생하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  4. 제 3 항에 있어서,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 업 신호가 상기 제2 값을 가지고, 상기 다운 신호가 상기 제1 값을 가지며, 상기 제1 샘플 데이터 신호가 상기 제1 논리 레벨을 가지는 경우에, 상기 기준 전압의 레벨을 증가시키기 위한 상기 전압 오프셋 제어 신호를 발생하고,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 업 신호가 상기 제1 값을 가지고, 상기 다운 신호가 상기 제2 값을 가지며, 상기 제1 샘플 데이터 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 경우에, 상기 기준 전압의 레벨을 증가시키기 위한 상기 전압 오프셋 제어 신호를 발생하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  5. 제 3 항에 있어서,
    상기 업 신호 및 상기 다운 신호가 서로 동일하고, 상기 업 신호 및 상기 다운 신호가 상기 제2 비트 값만이 반복되는 제3 값을 각각 가지며, 상기 제1 샘플 데이터 신호가 상기 제1 논리 레벨과 다른 제2 논리 레벨을 가지는 경우에, 상기 기준 전압의 레벨을 감소시키기 위한 상기 전압 오프셋 제어 신호를 발생하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  6. 제 1 항에 있어서, 상기 클럭 위상 보정 동작을 수행하는 단계는,
    상기 업 신호 및 상기 다운 신호가 동일한지 여부를 판단하여 제1 판단 결과를 발생하는 단계;
    상기 업 신호에 포함되는 복수의 제1 비트들의 배열 및 상기 다운 신호에 포함되는 복수의 제2 비트들의 배열을 판단하여 제2 판단 결과를 발생하는 단계; 및
    상기 제1 및 제2 판단 결과들에 기초하여 상기 복수의 클럭 신호들의 지연(delay)을 증가 또는 감소시키기 위한 클럭 위상 제어 신호를 발생하는 단계를 포함하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  7. 제 6 항에 있어서,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 다운 신호에 포함되는 제1 비트 값의 개수가 상기 업 신호에 포함되는 상기 제1 비트 값의 개수보다 많은 경우에, 상기 복수의 클럭 신호들의 지연을 증가시키기 위한 상기 클럭 위상 제어 신호를 발생하고,
    상기 업 신호 및 상기 다운 신호가 서로 다르고, 상기 업 신호에 포함되는 상기 제1 비트 값의 개수가 상기 다운 신호에 포함되는 상기 제1 비트 값의 개수보다 많은 경우에, 상기 복수의 클럭 신호들의 지연을 감소시키기 위한 상기 클럭 위상 제어 신호를 발생하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  8. 제 6 항에 있어서,
    상기 업 신호 및 상기 다운 신호가 서로 동일하고, 상기 업 신호 및 상기 다운 신호가 서로 다른 제1 비트 값 및 제2 비트 값이 제1 방식으로 교번적으로 반복되는 제1 값을 가지는 경우에, 상기 복수의 클럭 신호들의 지연을 감소시키기 위한 상기 클럭 위상 제어 신호를 발생하고,
    상기 업 신호 및 상기 다운 신호가 서로 동일하고, 상기 업 신호 및 상기 다운 신호가 상기 제1 비트 값 및 상기 제2 비트 값이 상기 제1 방식과 다른 제2 방식으로 교번적으로 반복되는 제2 값을 가지는 경우에, 상기 복수의 클럭 신호들의 지연을 감소시키기 위한 상기 클럭 위상 제어 신호를 발생하는 것을 특징으로 하는 클럭 위상 및 전압 오프셋 보정 방법.
  9. 입력 데이터 신호를 수신하고, 상기 입력 데이터 신호 및 기준 전압에 기초하여 상기 입력 데이터 신호에 대응하는 데이터 신호를 발생하는 아날로그 프론트 엔드(Analog Front-End; AFE)부;
    복수의 클럭 신호들을 기초로 상기 데이터 신호를 샘플링하여 복수의 샘플 데이터 신호들을 발생하는 샘플러(sampler);
    상기 복수의 샘플 데이터 신호들에 기초하여 업(up) 신호 및 다운(down) 신호를 발생하는 위상 검출기(phase detector); 및
    상기 업 신호 및 상기 다운 신호를 이용하여 상기 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 보정 동작을 수행하고, 상기 복수의 샘플 데이터 신호들 중 제1 샘플 데이터 신호, 상기 업 신호 및 상기 다운 신호를 이용하여 상기 기준 전압의 레벨을 조절하는 전압 오프셋 보정 동작을 수행하는 유한 상태 머신(Finite State Machine; FSM)을 포함하고,
    상기 클럭 위상 보정 동작과 상기 전압 오프셋 보정 동작은 서로 독립적으로 수행되며 서로 중첩하지 않도록 수행되는 데이터 복원 회로.
  10. 제 9 항에 있어서,
    상기 유한 상태 머신은 상기 복수의 클럭 신호들의 지연(delay)을 증가 또는 감소시키기 위한 클럭 위상 제어 신호 및 상기 기준 전압의 레벨을 증가 또는 감소시키기 위한 전압 오프셋 제어 신호를 발생하며,
    상기 복수의 클럭 신호들을 발생하고, 상기 클럭 위상 제어 신호에 기초하여 상기 복수의 클럭 신호들의 위상을 조절하는 클럭 위상 컨트롤러; 및
    상기 기준 전압을 발생하고, 상기 전압 오프셋 제어 신호에 기초하여 상기 기준 전압의 레벨을 조절하는 기준 전압 발생기를 더 포함하는 것을 특징으로 하는 데이터 복원 회로.
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