CN110389618B - 发送电路、使用发送电路的半导体装置和半导体系统 - Google Patents

发送电路、使用发送电路的半导体装置和半导体系统 Download PDF

Info

Publication number
CN110389618B
CN110389618B CN201811455411.4A CN201811455411A CN110389618B CN 110389618 B CN110389618 B CN 110389618B CN 201811455411 A CN201811455411 A CN 201811455411A CN 110389618 B CN110389618 B CN 110389618B
Authority
CN
China
Prior art keywords
clock signal
data
output
clock
emphasis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811455411.4A
Other languages
English (en)
Other versions
CN110389618A (zh
Inventor
郑海康
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110389618A publication Critical patent/CN110389618A/zh
Application granted granted Critical
Publication of CN110389618B publication Critical patent/CN110389618B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/06—Speed or phase control by synchronisation signals the synchronisation signals differing from the information signals in amplitude, polarity or frequency or length
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M9/00—Parallel/series conversion or vice versa
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0054—Detection of the synchronisation error by features other than the received signal transition
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0091—Transmitter details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/10—Aspects relating to interfaces of memory device to external buses
    • G11C2207/107—Serial-parallel conversion of data or prefetch
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Power Engineering (AREA)
  • Dc Digital Transmission (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Logic Circuits (AREA)

Abstract

本申请提供了发送电路、使用发送电路的半导体装置和半导体系统。发送电路可以包括时钟生成电路和串行化器。时钟生成电路可以通过基于多个数据对多个时钟信号执行强调操作来生成多个输出时钟信号。串行化器可以与多个输出时钟信号同步地输出多个数据以作为输出数据。

Description

发送电路、使用发送电路的半导体装置和半导体系统
相关申请的交叉引用
本申请要求于2018年4月17日在韩国知识产权局提交的申请号为10-2018-0044301的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例一般涉及集成电路技术，并且更具体地，涉及半导体装置和半导体系统。
相关技术
电子设备可以由大量电子部件组成。在电子设备中，计算机系统可以由许多由半导体构成的电子部件组成。构成计算机系统的半导体装置可以与时钟同步地发送数据，并执行串行通信。为了在半导体装置中快速处理大量数据，每个半导体装置接收从另一半导体装置串行输入的数据，并将接收的数据转换为并行类型。而且，每个半导体装置可以将并行类型的内部数据转换为串行类型，并将转换后的数据输出到另一个半导体装置。也就是说，每个半导体装置可以包括串行化器，其将并行类型的数据转换为串行类型的数据，以通过数据总线执行串行通信。
规范是串行化器具有与时钟同步地顺序输出多个数据的配置。目前，计算机系统和半导体装置倾向于朝着高速操作和低功耗发展。随着系统的操作速度增加，时钟的速度逐渐增加，并且，当系统消耗低功率时，时钟和数据的幅度减小。因此，在本领域中需要一种能够跟随最近的技术趋势精确地转换数据的串行化器。
发明内容
在一个实施例中，发送电路包括时钟生成电路和串行化器。时钟生成电路可以被配置为通过基于多个数据中的至少一个对多个时钟信号中的至少一个执行强调(emphasis)操作来生成多个输出时钟信号。串行化器可以被配置为与多个输出时钟信号同步地输出多个数据以作为输出数据。
在一个实施例中，发送电路包括串行化器和时钟生成电路。串行化器可以被配置为与第一输出时钟信号同步地输出第n个数据，与第二输出时钟信号同步地输出第(n+1)个数据，与第三输出时钟信号同步地输出第(n+2)个数据，以及与第四输出时钟信号同步地输出第(n+3)个数据。时钟生成电路可以被配置为基于第n个数据、第(n+1)个数据、第(n+2)个数据和第(n+3)个数据从第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号生成第一输出时钟信号、第二输出时钟信号、第三输出时钟信号和第四输出时钟信号时钟信号。
附图说明
图1是示出根据实施例的半导体系统的配置的图。
图2是示出根据实施例的发送电路的配置的图。
图3是示出图2中所示的时钟强调电路的配置的图。
图4是帮助说明根据该实施例的发送电路的操作的时序图。
图5是示出在理想情况、没有使用本公开的发送电路、以及使用本公开的发送电路的情况下从发送电路输出的输出数据的图。
具体实施方式
后面，将通过实施例的各种示例参考附图在下面描述可以用于改善数据眼图的发送电路、使用该发送电路的半导体装置和半导体系统。
图1是示出根据实施例的半导体系统1的配置的示例的表示的图。在图1中，半导体系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110可以提供第二半导体装置120操作所必需的各种控制信号。第一半导体装置110可以包括各种种类的装置。例如，第一半导体装置110可以是主机装置，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)和存储控制器等等。而且，第一半导体装置110可以是用于测试第二半导体装置120的测试装置或测试设备。
第二半导体装置120可以是例如存储装置，并且存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，并且非易失性存储器可以包括ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁RAM)、RRAM(电阻RAM)或FRAM(铁电RAM)等。
第一半导体装置110和第二半导体装置120可以通过信号传输线130彼此耦接。第一半导体装置110可以包括焊盘111，并且焊盘111可以与信号传输线130耦接。第二半导体装置120可以包括焊盘121，并且焊盘121可以与信号传输线130耦接。信号传输线130可以是信道、链路或总线。在一个实施例中，信号传输线130可以是数据传输线，并且要通过信号传输线130传送的信号可以是数据DQ。
第一半导体装置110可以包括发送电路(TX)112和接收电路(RX)113。发送电路112可以基于第一半导体装置110的内部数据DI1通过信号传输线130将数据DQ传送到第二半导体装置120。接收电路113可以通过信号传输线130接收从第二半导体装置120传送的数据DQ，并生成内部数据DI1。类似地，第二半导体装置120可以包括发送电路(TX)122和接收电路(RX)123。发送电路122可以基于第二半导体装置120的内部数据DI2通过信号传输线130将数据DQ传送到第一半导体装置110。接收电路123可以通过信号传输线130接收从第一半导体装置110传送的数据DQ，并生成内部数据DI2。
发送电路112和122可以与时钟信号同步地将数据DQ传送到信号传输线130，并且接收电路113和123可以与时钟信号同步地接收通过信号传输线130传送的数据DQ。发送电路112和122可以是发送时钟信号TCK。发送电路112可以与发送时钟信号TCK同步地输出内部数据DI1，以作为数据DQ。发送电路122可以与发送时钟信号TCK同步地输出内部数据DI2，以作为数据DQ。接收电路113和123可以接收接收时钟信号RCK。接收电路113可以与接收时钟信号RCK同步地接收和/或采样通过信号传输线130传送的数据DQ，并生成内部数据DI1。接收电路123可以与接收时钟信号RCK同步地接收和/或采样通过信号传输线130传送的数据DQ，并生成内部数据DI2。
作为串行类型数据，要通过信号传输线130传送的数据DQ可以是连续传送多个数据的数据流。第一和第二半导体装置110和120的内部数据DI1和DI2可以是并行类型数据。发送电路112和122中的每一个可以包括串行化器，以将并行类型内部数据DI1和DI2转换为串行类型数据。接收电路113和123中的每一个可以包括解串器，以将串行类型数据转换为并行类型内部数据DI1和DI2。发送时钟信号TCK和接收时钟信号RCK可以包括具有不同相位的多个时钟信号。发送电路112和122可以与具有不同相位的多个时钟信号同步地将并行类型内部数据DI1和DI2转换为数据DQ。接收电路113和123可以与具有不同相位的多个时钟信号同步地将数据DQ转换为并行类型内部数据DI1和DI2。虽然未示出，但是第一和第二半导体装置110和120中的每一个可以包括用于生成发送时钟信号TCK和接收时钟信号RCK的时钟生成电路。
图2是示出根据实施例的发送电路200的配置的示例的表示的图。发送电路200可以用作图1中所示的发送电路112和122中的每一个。在图2中，发送电路200可以接收多个数据和多个时钟信号并生成输出数据DOUT。多个数据(即，Dn至Dn+3)可以对应于图1中所示的内部数据DI1和DI2；多个时钟信号(即，ICK，QCK，ICKB和QCKB)可以对应于图1中所示的发送时钟信号TCK；并且输出数据DOUT可以对应于通过图1所示的信号传输线130传送的数据DQ。发送电路200可以通过基于多个数据中的至少一个对多个时钟信号中的至少一个执行强调操作来生成多个输出时钟信号。发送电路200可以与多个输出时钟信号同步地分别输出多个数据以作为输出数据DOUT。发送电路200可以执行强调操作，以改善和/或扩展输出数据DOUT的眼图和/或有效窗口。强调操作可以是扩展多个时钟信号的脉冲宽度，并且从而生成多个输出时钟信号。强调操作可以是使多个时钟信号的上升沿的相位超前，并且从而生成多个输出时钟信号。发送电路200可以通过监视和/或感测已经输出的先前数据的电平和要输出的当前数据的电平来选择性地执行强调操作。可以对多个时钟信号中的至少一个时钟信号执行强调操作。
在图2中，发送电路200可以包括时钟生成电路210和串行化器220。时钟生成电路210可以接收多个数据和多个时钟信号，并生成多个输出时钟信号。多个数据可以包括第n个数据Dn、第(n+1)个数据Dn+1、第(n+2)个数据Dn+2和第(n+3)个数据Dn+3。'n'可以是1或更大的整数。多个时钟信号可以包括第一时钟信号ICK、第二时钟信号QCK、第三时钟信号ICKB和第四时钟信号QCKB。多个输出时钟信号可以包括第一输出时钟信号ICKO、第二输出时钟信号QCKO、第三输出时钟信号ICKOB和第四输出时钟信号QCKOB。在图2中，作为示例示出了串行化器220是4：1串行化器，并且因此由发送电路200接收的数据的数量和时钟信号的数量中的每一个都是4。然而，应当注意，实施例不是限制于此，并且可以根据串行化器220的配置不同地改变数据的数量和时钟信号的数量中的每一个。第一至第四时钟信号ICK，QCK，ICKB和QCKB可以是顺序地具有预定相位差的时钟信号。例如，预定相位差可以是90度。第一时钟信号ICK可以具有比第二时钟信号QCK更早90度的相位，并且第二时钟信号QCK可以具有比第三时钟信号ICKB更早90度的相位。第三时钟信号ICKB可以具有比第四时钟信号QCKB更早90度的相位。第四时钟信号QCKB可以具有比第一时钟信号ICK更早90度的相位。
这里关于参数(例如预定相位差)使用的词语“预定”意味着在参数被用在过程或算法中之前针对该参数而确定的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其他实施例中，参数的值在过程或算法期间、但在参数被用于过程或算法之前被确定。
时钟生成电路210可以通过基于第n至第(n+3)个数据Dn、Dn+1、Dn+2和Dn+3中的至少一个对第一至第四时钟信号ICK、QCK、ICKB和QCKB中的至少一个执行强调操作来生成第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB。串行化器220可以接收第n到第(n+3)个数据Dn、Dn+1、Dn+2和Dn+3以及从时钟生成电路210生成的第一到第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB。串行化器220可以与第一输出时钟信号ICKO同步地输出第n个数据Dn以作为输出数据DOUT。串行化器220可以与第二输出时钟信号QCKO同步地输出第(n+1)个数据Dn+1以作为输出数据DOUT。串行化器220可以与第三输出时钟信号ICKOB同步地输出第(n+2)个数据Dn+2以作为输出数据DOUT。串行化器220可以与第四输出时钟信号QCKOB同步地输出第(n+3)个数据Dn+3以作为输出数据DOUT。例如，在输出数据DOUT包括总共八个数据的情况下，串行化器220可以与第一输出时钟信号ICKO同步地输出第一和第五数据，与第二输出时钟信号QCKO同步地输出第二和第六数据，与第三输出时钟信号ICKOB同步地输出第三和第七数据，以及与第四输出时钟信号QCKOB同步地输出第四和第八数据。
时钟生成电路210可以包括数据检测电路211和时钟强调电路212。数据检测电路211可以接收第n至第(n+3)个数据Dn、Dn+1、Dn+2和Dn+3并生成强调控制信号EMP<1：4>。数据检测电路211可以通过感测先前输出的数据的电平和当前要输出的数据的电平来生成强调控制信号EMP<1：4>。强调控制信号EMP<1：4>可以包括多个比特位。强调控制信号EMP<1：4>中的每一个可以确定是否对分配给它的时钟信号执行强调操作。例如，强调控制信号EMP<1>可以确定是否对与第n个数据Dn相关联的第一时钟信号ICK执行强调操作，并且强调控制信号EMP<2>可以确定是否对与第(n+1)个数据Dn+1相关联的第二时钟信号QCK执行强调操作。强调控制信号EMP<3>可以确定是否对与第(n+2)个数据Dn+2相关联的第三时钟信号ICKB执行强调操作，以及强调控制信号EMP<4>可以确定是否对与第(n+3)个数据Dn+3相关联的第四时钟信号QCKB执行强调操作。在一个实施例中，数据检测电路211可以用软件、硬件或其任何组合来实现。
数据检测电路211可以基于第n至第(n+3)个数据Dn、Dn+1、Dn+2和Dn+来确定严重发生符号间干扰(ISI)的情况。当信号在保持在低电平和/或高电阻状态时突然转变为高电平的时候，可能导致严重发生符号间干扰的情况。同样，当信号在保持在高电平和低电平之一达预定时间时转变到另一电平的时候，可能严重地发生符号间干扰。符号间干扰可减慢数据的转变时间，并从而减小数据的眼图和/或有效窗口。为了防止数据的眼图因符号间干扰而减小，当发送电路200输出具有高电平的第一数据以作为输出数据DOUT时，数据检测电路211可以生成强调控制信号EMP<1：4>，使得可以对与第一数据同步的时钟信号执行强调操作。例如，当第一数据(即，第n个数据Dn)具有高电平并且输出数据DOUT是从第一数据生成时，数据检测电路211可以使能强调控制信号EMP<1>，使得可以执行对第一时钟信号ICK的强调操作，并且从而可以生成第一输出时钟信号ICKO。
当发送电路200在连续输出具有高电平和低电平中的一个电平的数据达阈值次数时输出了另一电平的数据的时候，数据检测电路211可以使能强调控制信号EMP<1：4>，使得可以对与另一电平的数据同步的时钟信号执行强调操作。阈值次数例如可以是3。例如，当发送电路200连续输出第(n+2)个数据Dn+2、第(n+3)个数据Dn+3和第n个数据Dn(其中它们中的每一个都具有低电平)以作为输出数据DOUT、并且接下来要输出的第(n+1)个数据Dn+1具有高电平时，数据检测电路211可以使能强调控制信号EMP<2>，使得可以执行对第二时钟信号QCK的强调操作。
时钟强调电路212可以接收第一至第四时钟信号ICK、QCK、ICKB和QCKB以及强调控制信号EMP<1：4>，并生成第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB。时钟强调电路212可以通过基于强调控制信号EMP<1：4>对第一至第四时钟信号ICK、QCK、ICKB和QCKB执行强调操作来生成第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB。强调操作可以是与第一至第四时钟信号ICK、QCK、ICKB和QCKB相比扩展了第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB的脉冲宽度、或者与第一至第四时钟信号ICK、QCK、ICKB和QCKB的上升沿相比超前了第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB的上升沿的相位的操作。时钟强调电路212可以使用具有比作为强调操作的目标的时钟信号更早的相位的时钟信号来执行强调操作。例如，可以通过使用第四时钟信号QCKB来执行对第一时钟信号ICK的强调操作，以及可以通过使用第一时钟信号ICK来执行对第二时钟信号QCK的强调操作。可以通过使用第二时钟信号QCK来执行对第三时钟信号ICKB的强调操作，以及可以通过使用第三时钟信号ICKB来执行对第四时钟信号QCKB的强调操作。时钟强调电路212可以基于强调控制信号EMP<1：4>选择性地对第一至第四时钟信号ICK、QCK、ICKB和QCKB中的需要强调操作的时钟信号执行强调操作。被执行强调操作的时钟信号可以通过以其脉冲宽度被增加、或者以其相位被超前而输出作为输出时钟信号，并且可以将没有被执行强调操作的时钟信号如原样地输出作为输出时钟信号。
图3是示出图2中所示的时钟强调电路212的配置的示例的表示的图。在图3中，时钟强调电路212可以包括选通信号生成器310和时钟驱动器320。选通信号生成器310可以接收强调控制信号EMP<1：4>和第一至第四时钟信号ICK、QCK、ICKB和QCKB。选通信号生成器310可以基于强调控制信号EMP<1：4>和第一至第四时钟信号ICK、QCK、ICKB和QCKB生成第一至第四选通时钟信号PICK、PQCK、PICKB和PQCKB。当强调控制信号EMP<1>被使能时，选通信号生成器310可以输出具有比第一时钟信号ICK更早的相位的第四时钟信号QCKB，以作为第一选通时钟信号PICK。当强调控制信号EMP<2>被使能时，选通信号生成器310可以输出具有比第二时钟信号QCK更早的相位的第一时钟信号ICK，以作为第二选通时钟信号PQCK。当强调控制信号EMP<3>被使能时，选通信号生成器310可以输出具有比第三时钟信号ICKB更早的相位的第二时钟信号QCK，以作为第三选通时钟信号PICKB。当强调控制信号EMP<4>被使能时，选通信号生成器310可以输出具有比第四时钟信号QCKB更早的相位的第三时钟信号ICKB，以作为第四选通时钟信号PQCKB。在一个实施例中，选通信号生成器310可以用软件、硬件或其任何组合来实现。
时钟驱动器320可以接收第一至第四时钟信号ICK、QCK、ICKB和QCKB以及第一至第四选通时钟信号PICK、PQCK、PICKB和PQCKB，并生成第一至第四输出时钟信号ICKO、QCKO、ICKOB和QCKOB。时钟驱动器320可以包括第一驱动器321、第二驱动器322、第三驱动器323和第四驱动器324。第一驱动器321可以接收第一时钟信号ICK和第一选通时钟信号PICK，并通过基于第一选通时钟信号PICK对第一时钟信号ICK执行强调操作来生成第一输出时钟信号ICKO。第二驱动器322可以接收第二时钟信号QCK和第二选通时钟信号PQCK，并且通过基于第二选通时钟信号PQCK对第二时钟信号QCK执行强调操作来生成第二输出时钟信号QCKO。第三驱动器323可以接收第三时钟信号ICKB和第三选通时钟信号PICKB，并且通过基于第三选通时钟信号PICKB对第三时钟信号ICKB执行强调操作来生成第三输出时钟信号ICKOB。第四驱动器324可以接收第四时钟信号QCKB和第四选通时钟信号PQCKB，并且通过基于第四选通时钟信号PQCKB对第四时钟信号QCKB执行强调操作来生成第四输出时钟信号QCKOB。
在图3中，第一驱动器321可以包括第一缓冲电路331和第一强调电路341。第一缓冲电路331可以缓冲第一时钟信号ICK并输出第一输出时钟信号ICKO。第一缓冲电路331可以由偶数个串联耦接的反相器来配置。在图3中，第一缓冲电路331可以包括第一和第二反相器IV1和IV2。第一强调电路341可以接收第一选通时钟信号PICK，并基于第一选通时钟信号PICK将第一输出时钟信号ICKO反馈到第一时钟信号ICK。第一强调电路341可以使第一输出时钟信号ICKO反相并将经反相的信号反馈到第一时钟信号ICK，使得可以执行对第一时钟信号ICK的强调操作。第一强调电路341可以包括第一控制反相器CIV1，其基于第一选通时钟信号PICK而导通。当第一选通时钟信号PICK被使能时，第一控制反相器CIV1可以使第一输出时钟信号ICKO反相并将经反相的信号与第一时钟信号ICK耦接。
第二驱动器322可以包括第二缓冲电路332和第二强调电路342。第二缓冲电路332可以缓冲第二时钟信号QCK并输出第二输出时钟信号QCKO。第二缓冲电路332可以包括第三和第四反相器IV3和IV4。第二强调电路342可以接收第二选通时钟信号PQCK，并且基于第二选通时钟信号PQCK将第二输出时钟信号QCKO反馈到第二时钟信号QCK。第二强调电路342可以使第二输出时钟信号QCKO反相并将经反相的信号反馈到第二时钟信号QCK，使得可以执行对第二时钟信号QCK的强调操作。第二强调电路342可以包括第二控制反相器CIV2，其基于第二选通时钟信号PQCK而导通。当第二选通时钟信号PQCK被使能时，第二控制反相器CIV2可以使第二输出时钟信号QCKO反相并且将经反相的信号与第二时钟信号QCK耦接。
第三驱动器323可以包括第三缓冲电路333和第三强调电路343。第三缓冲电路333可以缓冲第三时钟信号ICKB并输出第三输出时钟信号ICKOB。第三缓冲电路333可以包括第五和第六反相器IV5和IV6。第三强调电路343可以接收第三选通时钟信号PICKB，并且基于第三选通时钟信号PICKB将第三输出时钟信号ICKOB反馈到第三时钟信号ICKB。第三强调电路343可以使第三输出时钟信号ICKOB反相并将经反相的信号反馈到第三时钟信号ICKB，使得可以执行对第三时钟信号ICKB的强调操作。第三强调电路343可以包括第三控制反相器CIV3，其基于第三选通时钟信号PICKB而导通。当第三选通时钟信号PICKB被使能时，第三控制反相器CIV3可以使第三输出时钟信号ICKOB反相并将经反相的信号与第三时钟信号ICKB耦接。
第四驱动器324可以包括第四缓冲电路334和第四强调电路344。第四缓冲电路334可以缓冲第四时钟信号QCKB并输出第四输出时钟信号QCKOB。第四缓冲电路334可以包括第七和第八反相器IV7和IV8。第四强调电路344可以接收第四选通时钟信号PQCKB，并基于第四选通时钟信号PQCKB将第四输出时钟信号QCKOB反馈到第四时钟信号QCKB。第四强调电路344可以使第四输出时钟信号QCKOB反相并将经反相的信号反馈到第四时钟信号QCKB，使得可以执行第四时钟信号QCKB的强调操作。第四强调电路344可以包括第四控制反相器CIV4，其基于第四选通时钟信号PQCKB而导通。当第四选通时钟信号PQCKB被使能时，第四控制反相器CIV4可以使第四输出时钟信号QCKOB反相并将经反相的信号与第四时钟信号QCKB耦接。
图4是有助于解释根据实施例的发送电路200的操作的示例的表示。下面将参照图1至图4描述根据实施例的发送电路200和半导体系统1的操作。将举例说明第一半导体装置110将八个数据传送到第二半导体装置120。在图4中，BL1可以是第一数据，BL2可以是第二数据，BL3可以是第三数据，BL4可以是第四数据，BL5可以是第五数据，BL6可以是第六数据，BL7可以是第七数据，并且BL8可以是第八数据。BL1和BL5可以是第n个数据Dn，BL2和BL6可以是第(n+1)个数据Dn+1，BL3和BL7可以是第(n+2)个数据Dn+2，以及BL4和BL8可以是第(n+3)个数据Dn+3。BL1是第一个数据，并且可能具有高电平(“H”)。例如，第一时钟信号ICK的上升沿可以与BL1和BL5中心对齐，第二时钟信号QCK的上升沿可以与BL2和BL6中心对齐，第三时钟信号ICKB的上升沿可以与BL3和BL7中心对齐，并且第四时钟信号QCKB的上升沿可以与BL4和BL8中心对齐。
由于在输出BL1并且BL1具有高电平之前没有输出数据，因此数据检测电路211可以使能强调控制信号EMP<1>。选通信号生成器310可以基于强调控制信号EMP<1>从第四时钟信号QCKB生成第一选通时钟信号PICK。第一驱动器321的第一强调电路341可以基于第一选通时钟信号PICK来使第一输出时钟信号ICKO反相，并且将经反相的信号与第一时钟信号ICK耦接。由于当第一选通时钟信号PICK被使能时第一输出时钟信号ICKO是低电平，所以可以向第一时钟信号ICK提供高电平的信号，并且因此可以执行对第一时钟信号ICK的强调操作。因此，第一输出时钟信号ICKO的上升沿可以早于第一时钟信号ICK的上升沿生成，并且第一输出时钟信号ICKO可以具有比第一时钟信号ICK宽的脉冲宽度。在图4中，可以在比虚线所指示的时间点更早的时间点处使能第一输出时钟信号ICKO。串行化器220可以与第一输出时钟信号ICKO同步地输出BL1以作为输出数据DOUT，其中与第一时钟信号ICK相比所述第一输出时钟信号ICKO的相位被超前。因此，第一输出数据DQ1的眼图和/或有效窗口可以增加第一输出时钟信号ICKO的相位所超前的时段，并且可以精确地输出具有高电平的第一输出数据DQ1。如果BL1为低电平且BL2为高电平，则由于首先输出的高电平数据为BL2，因此数据检测电路211可以使能强调控制信号EMP<2>，对第二时钟信号QCK的强调操作可以被执行，并且可以增加第二输出数据DQ2的眼图和/或有效窗口。
然而，由于BL1是高电平(“H”)并且下一个连续输出的数据BL2是低电平(“L”)，所以数据检测电路211可以感测到：在输出高电平数据之后低电平数据被输出小于阈值次数，并且因此可能不会使能与BL2相关联的强调控制信号EMP<2>。另外，由于BL2、BL3、BL4和BL5所有都具有低电平(“L”)，因此数据检测电路211可能不会使能强调控制信号EMP<1：4>，并且对第一至第四时钟信号ICK、QCK、ICKB和QCKB的强调操作可能不会执行。因此，BL2可以与具有与第二时钟信号QCK相同相位的第二输出时钟信号QCKO同步地被输出，以作为第二输出数据DQ2；以及BL3可以与具有与第三时钟信号ICKB相同相位的第三输出时钟信号ICKOB同步地被输出，以作为第三输出数据DQ3。BL4可以与具有与第四时钟信号QCKB相同相位的第四输出时钟信号QCKOB同步地被输出，以作为第四输出数据DQ4；以及BL5可以与具有与第一时钟信号ICK相同相位的第一输出时钟信号ICKO同步地被输出，以作为第五输出数据DQ5。
BL6可以具有高电平“H”，并且数据检测电路211可以感测在输出BL6之前已经连续输出具有低电平的数据。由于BL2至BL5是低电平(“L”)并且BL6是高电平(“H”)，所以数据检测电路211可以感测在输出低电平数据之后高电平数据被输出至少阈值次数，并且可以使能与BL6相关联的强调控制信号EMP<2>。选通信号生成器310可以基于强调控制信号EMP<2>从第一时钟信号ICK生成第二选通时钟信号PQCK。第二驱动器322的第二强调电路342可以基于第二选通时钟信号PQCK来使第二输出时钟信号QCKO反相，并且将经反相的信号与第二时钟信号QCK耦接。由于当第二选通时钟信号PQCK被使能时第二输出时钟信号QCKO是低电平，所以可以向第二时钟信号QCK提供高电平信号，并且因此可以执行对第二时钟信号QCK的强调操作。因此，第二输出时钟信号QCKO的上升沿可以早于第二时钟信号QCK的上升沿而生成，并且第二输出时钟信号QCKO可以具有比第二时钟信号QCK宽的脉冲宽度。在图4中，可以在比虚线所指示的时间点更早的时间点使能第二输出时钟信号QCKO。串行化器220可以与相比于第二时钟信号QCK相位被超前的第二输出时钟信号QCKO同步地输出BL6，以作为输出数据DOUT。因此，第六输出数据DQ6的眼图和/或有效窗口可以增加第二输出时钟信号QCKO的相位所超前的时段，并且可以精确地输出具有高电平的第六输出数据DQ6。
然而，由于BL6是高电平(“H”)并且下一个连续输出的数据BL7也是高电平(“H”)，因此数据检测电路211可以感测到在输出高电平的数据之后输出高电平的数据，因此可能不会使能与BL7相关的强调控制信号EMP<3>。另外，由于BL7和BL8二者都具有高电平(“H”)，所以数据检测电路211可能不会使能强调控制信号EMP<3：4>，并且对第三和第四时钟信号ICKB和QCKB的强调操作可能不被执行。因此，BL7可以与具有与第三时钟信号ICKB相同相位的第三输出时钟信号ICKOB同步地被输出，以作为第七输出数据DQ7，并且BL8可以与具有与第四时钟信号QCKB相同相位的第四输出时钟信号QCKOB同步地被输出，以作为第八输出数据DQ8。
图5是示出在理想情况、不使用本公开的发送电路、以及使用本公开的发送电路从发送电路输出的输出数据的示例的表示的图。在理想情况下，可以生成第一至第八输出数据DQ1至DQ8，以具有相同宽度的眼图。在图5中，阴影部分钟的每一个都可以对应于一个数据眼图。当第一输出数据DQ1是高电平时，如在不使用本公开的发送电路的情况下，可能发生第一输出数据DQ1的眼图减小的现象。在输出第一输出数据DQ1之前，输出数据的电平保持在低电平或高电阻状态。在保持在低电平或高电阻状态的同时输出高电平的输出数据的情况下，可能严重地发生符号间干扰。因此，可以减小第一输出数据DQ1的眼图或有效窗口。根据实施例的发送电路200可以对用于输出第一输出数据DQ1的第一时钟信号ICK执行强调操作，并且可以生成具有比第一时钟信号ICK更早的相位的第一输出时钟信号ICKO，如图4所示。由于基于具有比第一时钟信号ICK更早的相位的第一输出时钟信号ICKO来输出第一输出数据DQ1，所以第一输出数据DQ1可以具有比不使用本教导的发送电路要宽的数据眼图，即使在发生符号间干扰的情况下，并且因此可以生成具有与理想情况下的尺寸基本相同的眼图的输出数据。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应在本文中基于所描述的实施例限制改善数据眼的发送电路、使用其的半导体装置和半导体系统。

Claims (14)

1. 一种发送电路，包括：
数据检测电路，其被配置为通过检测多个数据的逻辑电平来生成强调控制信号;和
时钟强调电路，其被配置为接收多个时钟信号以生成多个输出时钟信号以及基于所述强调控制信号使所述多个输出时钟信号之中的时钟信号的相位超前;以及
串行化器，其被配置为与所述多个输出时钟信号同步地输出所述多个数据以作为输出数据；
其中，所述时钟强调电路包括：
选通信号生成器，其被配置为基于所述强调控制信号从所述多个时钟信号生成多个选通时钟信号;以及
时钟驱动器，其被配置为基于所述多个选通时钟信号从所述多个时钟信号生成所述多个输出时钟信号。
2.根据权利要求1所述的发送电路，其中，所述时钟强调电路通过扩展所述多个时钟信号的脉冲宽度来生成所述多个输出时钟信号。
3.根据权利要求1所述的发送电路，其中，所述时钟强调电路通过使所述多个时钟信号的边沿的相位超前来生成所述多个输出时钟信号。
4.根据权利要求1所述的发送电路，其中，当所述数据检测电路检测到在所述多个数据之中首先输出具有高电平的数据时，所述时钟强调电路通过对与具有高电平的所述数据同步的时钟信号执行强调操作来生成输出时钟信号。
5.根据权利要求1所述的发送电路，其中，当所述数据检测电路检测到在所述多个数据之中首先输出具有低电平的数据时，所述时钟强调电路通过对与具有低电平的所述数据同步的时钟信号执行强调操作来生成输出时钟信号。
6.根据权利要求1所述的发送电路，其中，当所述数据检测电路检测到在具有低电平或高电平中的一个的数据被作为所述输出数据连续输出了阈值次数之后将具有另一电平的数据输出为输出数据时，所述时钟强调电路通过对与具有所述另一电平的数据同步的时钟信号执行强调操作来生成输出时钟信号。
7.根据权利要求1所述的发送电路，其中，当强调控制信号被使能时，所述选通信号生成器输出具有比与所述强调控制信号相关联的时钟信号更早的相位的时钟信号，以作为选通时钟信号。
8.根据权利要求1所述的发送电路，其中，所述时钟驱动器通过基于所述多个选通时钟信号使所述多个时钟信号的相位超前来生成所述多个输出时钟信号。
9.一种发送电路，包括：
串行化器，其被配置为与第一输出时钟信号同步地输出第n个数据作为输出数据，与第二输出时钟信号同步地输出第n + 1个数据作为输出数据，与第三输出时钟信号同步地输出第n + 2个数据作为输出数据，以及与第四输出时钟信号同步地输出第n + 3个数据作为输出数据;以及
数据检测电路，其被配置通过检测第n个到第n+3个数据的逻辑电平来生成强调控制信号；以及
时钟强调电路，其被配置从第一时钟信号、第二时钟信号、第三时钟信号和第四时钟信号生成所述第一输出时钟信号、所述第二输出时钟信号、所述第三输出时钟信号和所述第四输出时钟信号，并且基于强调控制信号使所述第一时钟信号至第四时钟信号中的至少一个时钟信号的相位超前；
其中n是整数；
其中，所述时钟强调电路包括：
选通信号生成器，其被配置为基于所述强调控制信号从所述第一至第四时钟信号生成第一至第四选通时钟信号;以及
时钟驱动器，其被配置为基于所述第一至第四选通时钟信号从所述第一至第四时钟信号生成所述第一至第四输出时钟信号。
10.根据权利要求9所述的发送电路，其中，当所述数据检测电路检测到在所述第n个数据至第n + 3个数据之中首先输出具有高电平的数据时，所述时钟强调电路通过对与具有高电平的所述数据同步的时钟信号执行强调操作来生成所述第一至第四输出时钟信号。
11.根据权利要求9所述的发送电路，其中，当所述数据检测电路检测到在所述第n个至第n + 3个数据之中首先输出具有低电平的数据时，所述时钟强调电路通过对与所述具有低电平的数据同步的时钟信号执行强调操作来生成所述第一至第四输出时钟信号。
12.根据权利要求9所述的发送电路，其中，当所述数据检测电路检测到在具有低电平或高电平中的一个电平的数据被作为输出数据连续输出了阈值次数之后将具有另一电平的数据输出为输出数据时，所述时钟强调电路通过对与具有所述另一电平的数据同步的时钟信号执行强调操作来生成所述第一至第四输出时钟信号。
13.根据权利要求9所述的发送电路，其中，基于所述强调控制信号，所述选通信号生成器通过使用所述第四时钟信号来生成所述第一选通时钟信号，通过使用所述第一时钟信号来生成所述第二选通时钟信号，通过使用所述第二时钟信号来生成所述第三选通时钟信号，以及通过使用所述第三时钟信号来生成所述第四选通时钟信号。
14.根据权利要求13所述的发送电路，其中，所述时钟驱动器包括：
第一驱动器，其被配置为通过缓冲所述第一时钟信号来生成所述第一输出时钟信号，并基于所述第一选通时钟信号将所述第一输出时钟信号反馈给所述第一时钟信号;
第二驱动器，其被配置为通过缓冲所述第二时钟信号来生成所述第二输出时钟信号，并基于所述第二选通时钟信号将所述第二输出时钟信号反馈给所述第二时钟信号;
第三驱动器，其被配置为通过缓冲所述第三时钟信号来生成所述第三输出时钟信号，并基于所述第三选通时钟信号将所述第三输出时钟信号反馈给所述第三时钟信号; 以及
第四驱动器，其被配置为通过缓冲所述第四时钟信号来生成所述第四输出时钟信号，并基于所述第四选通时钟信号将所述第四输出时钟信号反馈给所述第四时钟信号。
CN201811455411.4A 2018-04-17 2018-11-30 发送电路、使用发送电路的半导体装置和半导体系统 Active CN110389618B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180044301A KR102455370B1 (ko) 2018-04-17 2018-04-17 데이터 아이를 개선하는 전송 회로, 이를 이용하는 반도체 장치 및 반도체 시스템
KR10-2018-0044301 2018-04-17

Publications (2)

Publication Number Publication Date
CN110389618A CN110389618A (zh) 2019-10-29
CN110389618B true CN110389618B (zh) 2023-11-07

Family

ID=68162234

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811455411.4A Active CN110389618B (zh) 2018-04-17 2018-11-30 发送电路、使用发送电路的半导体装置和半导体系统

Country Status (3)

Country Link
US (1) US10715308B2 (zh)
KR (1) KR102455370B1 (zh)
CN (1) CN110389618B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110971228B (zh) * 2019-12-04 2022-08-02 成都锐成芯微科技股份有限公司 一种高速时钟驱动电路
KR20220101280A (ko) * 2021-01-11 2022-07-19 에스케이하이닉스 주식회사 반도체 장치 및 이를 위한 데이터 출력 장치

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002300142A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd クロック復元回路および受信回路
CN101502036A (zh) * 2006-08-10 2009-08-05 松下电器产业株式会社 半导体集成电路和具有该电路的发送装置
CN105808483A (zh) * 2011-06-21 2016-07-27 威盛电子股份有限公司 提前同步选通传输的设备及其方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7116744B2 (en) * 2001-03-29 2006-10-03 Fujitsu Limited Clock recovery circuit and receiver circuit for improving the error rate of signal reproduction
US7034597B1 (en) 2004-09-03 2006-04-25 Ami Semiconductor, Inc. Dynamic phase alignment of a clock and data signal using an adjustable clock delay line
US9088276B2 (en) * 2011-05-31 2015-07-21 Ati Technologies Ulc Pre-emphasis control circuit for adjusting the magnitude of a signal over a period according to a fraction of a bit-time
KR20180034738A (ko) * 2016-09-26 2018-04-05 삼성전자주식회사 메모리 장치 및 그것의 분주 클록 보정 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002300142A (ja) * 2001-03-29 2002-10-11 Fujitsu Ltd クロック復元回路および受信回路
CN101502036A (zh) * 2006-08-10 2009-08-05 松下电器产业株式会社 半导体集成电路和具有该电路的发送装置
CN105808483A (zh) * 2011-06-21 2016-07-27 威盛电子股份有限公司 提前同步选通传输的设备及其方法

Also Published As

Publication number Publication date
US10715308B2 (en) 2020-07-14
US20190319779A1 (en) 2019-10-17
KR102455370B1 (ko) 2022-10-18
CN110389618A (zh) 2019-10-29
KR20190120915A (ko) 2019-10-25

Similar Documents

Publication Publication Date Title
US7027336B2 (en) Semiconductor memory device for controlling output timing of data depending on frequency variation
KR100942953B1 (ko) 데이터 전달 회로 및 그를 포함하는 반도체 메모리 장치
CN111406284A (zh) 用于存储器装置的写入操作的决策反馈均衡器调节
US11212069B2 (en) Method of calibrating clock phase and voltage offset, data recovery circuit performing the same and receiver including the same
CN110574111B (zh) 半频命令路径
KR100907016B1 (ko) 반도체 메모리 장치의 데이터 입력 회로 및 그 제어 방법
US8737145B2 (en) Semiconductor memory device for transferring data at high speed
CN110389618B (zh) 发送电路、使用发送电路的半导体装置和半导体系统
KR102037586B1 (ko) 메모리에 대한 비대칭 입/출력 인터페이스를 위한 장치 및 방법
US20090168563A1 (en) Apparatus, system, and method for bitwise deskewing
KR100515073B1 (ko) 효율적으로 데이터 셋업타임을 조정할 수 있는 반도체메모리 장치 및 그 구동 방법
US7278046B2 (en) Circuit and method for outputting aligned strobe signal and parallel data signal
US7218557B1 (en) Method and apparatus for adaptive determination of timing signals on a high speed parallel bus
US10127973B2 (en) Training controller, and semiconductor device and system including the same
KR20180053835A (ko) 수신 회로, 이를 포함하는 반도체 장치 및 시스템
CN109949853B (zh) 涉及在低速操作环境中执行高速测试的半导体设备和系统
US10256795B1 (en) Pipelined latches to prevent metastability
CN107527645B (zh) 与可变延迟相关的接口电路及包括其的半导体装置和系统
CN113539314A (zh) 执行相位匹配操作的系统
CN111162778B (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统
US20180090197A1 (en) Semiconductor device
US20150235678A1 (en) Adaptive control method based on input clock and related adaptive controlled apparatus
KR20060038581A (ko) 반도체메모리소자

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant