KR20220101280A - 반도체 장치 및 이를 위한 데이터 출력 장치 - Google Patents

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Abstract

일 실시예에 의한 반도체 장치는 메모리 컨트롤러 및, 메모리 컨트롤러로부터 제공되는 클럭신호에 동기하여 데이터를 입출력하는 데이터 저장부를 포함하고, 데이터 저장부는, 메모리 셀 어레이 및, 메모리 셀 어레이로부터의 리드 데이터를 출력하되, 클럭 신호로부터 분주된 분주클럭의 반전신호인 제 1 클럭과, 분주클럭에 대해 설정된 위상 지연량을 갖는 제 2 클럭의 로우 구간 동안 리드 데이터의 논리 레벨을 센싱하여 출력하는 데이터 출력 장치를 포함하도록 구성될 수 있다.

Description

반도체 장치 및 이를 위한 데이터 출력 장치{Semiconductor Memory Apparatus and Data Output Apparatus Therefor}
본 기술은 반도체 장치에 관한 것으로, 보다 구체적으로는 반도체 장치 및 이를 위한 데이터 출력 장치에 관한 것이다.
반도체 시스템에 대한 고속화 요구에 다라, 반도체 시스템을 구성하는 반도체 장치들의 고속 동작 및 반도체 장치들 간의 고속 데이터 송수신을 위한 연구가 계속되고 있다.
반도체 장치의 동작 속도를 향상시키기 위해 반도체 장치의 외부에서 인가되는 클럭 신호에 동기하여 반도체 장치를 동작시키고 있다.
클럭 신호의 속도가 빠를수록 반도체 장치의 동작 속도를 향상시킬 수 있다. 그러나 클럭 신호의 주파수가 증가할수록 반도체 장치를 이에 정확하게 동기시키기는 데에 어려움이 따른다.
본 기술의 실시예는 클럭 신호에 동기하여 고속 동작하면서도 데이터를 신뢰성 있게 송수신할 수 있는 반도체 장치 및 이를 위한 데이터 출력 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 반도체 장치는 메모리 컨트롤러 및. 상기 메모리 컨트롤러로부터 제공되는 클럭신호에 동기하여 데이터를 입출력하는 데이터 저장부를 포함할 수 있다. 데이터 저장부는, 메모리 셀 어레이 및, 상기 메모리 셀 어레이로부터의 리드 데이터를 출력하되, 상기 클럭 신호로부터 분주된 분주클럭의 반전신호인 제 1 클럭과, 상기 분주클럭에 대해 설정된 위상 지연량을 갖는 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨을 센싱하여 출력하는 데이터 출력 장치를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 데이터 출력 장치는 외부장치로부터 제공되는 클럭신호에 응답하여 서로 다른 위상을 갖는 복수의 분주클럭을 생성하는 클럭 생성회로와, 메모리 셀 어레이로부터의 리드 데이터를 입력받으며, 상기 복수의 분주 클럭 각각에 대해, 상기 분주클럭의 반전신호인 제 1 클럭과, 상기 분주클럭보다 설정된 위상 지연량만큼 지연된 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨에 따른 구동신호를 출력하는 트리거 회로 및, 상기 구동신호의 논리 레벨에 따라 상기 리드 데이터를 구동하여 출력 데이터를 생성하는 데이터 출력 드라이버를 포함하도록 구성될 수 있다.
본 기술에 의하면, 데이터 출력 시점을 앞당겨 동작 속도를 향상시킬 수 있다.
나아가 스큐 등의 외부 환경에 영향을 받지 않고 데이터 입출력의 신뢰성을 보장할 수 있다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 2는 일 실시예에 의한 반도체 메모리 장치의 구성도이다.
도 3은 일 실시예에 의한 데이터 출력 장치의 구성도이다.
도 4는 일 실시예에 의한 트리거 회로의 구성도이다.
도 5는 일 실시예에 의한 래치 회로의 구성도이다.
도 6은 일 실시예에 의한 데이터 출력 장치의 동작을 설명하기 위한 타이밍도이다.
도 7은 일 실시예에 의한 데이터 센싱 타이밍을 설명하기 위한 타이밍도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 반도체 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 반도체 장치(10)는 메모리 컨트롤러(101), 입출력 인터페이스((102), 데이터 저장부(103) 및 버퍼 메모리(104)를 포함할 수 있다.
메모리 컨트롤러(101)는 입출력 인터페이스(102)를 통해 외부기기(호스트 장치)로부터 인가되는 명령어를 디코딩하고 디코딩된 결과에 따라 데이터 저장부(103) 및 버퍼 메모리(104)에 대한 데이터 입출력을 제어하도록 구성된다. 예를 들어, 메모리 컨트롤러(101)는 외부기기의 라이트 요청에 따라 데이터 저장부(103)에 데이터가 프로그램되도록 할 수 있다. 그리고, 외부기기의 읽기 요청에 응답하여 데이터 저장부(103)에 기록되어 있는 데이터를 호스트 장치로 제공할 수 있다.
메모리 컨트롤러(101)는 데이터 저장부(103)를 제어하기 위한 컨트롤러 및 버퍼 메모리(104)를 제어하기 위한 컨트롤러를 포함할 수 있다,
데이터 저장부(103)는 메모리 컨트롤러(101)로부터 제공되는 클럭 신호에 동기하여 동작하며, 메모리 컨트롤러(101)의 제어에 따라 데이터를 기록하거나 기록된 데이터를 출력할 수 있다. 데이터 저장부(13)는 휘발성 또는 비휘발성 메모리 장치로 구성될 수 있다. 일 실시예에서, 데이터 저장부(103)는 EEPROM(Electrically Erasable and Programmable ROM), 낸드(NAND) 플래시 메모리, 노어(NOR) 플래시 메모리, PRAM(Phase-Change RAM), ReRAM(Resistive RAM) FRAM(Ferroelectric RAM), STT-MRAM(Spin Torque Transfer Magnetic RAM) 등과 같은 다양한 비휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다. 일 실시예에서, 데이터 저장부(103)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리 소자 중에서 선택된 메모리 소자를 이용하여 구현될 수 있다.
데이터 저장부(103)는 복수의 다이들(Die 0~Die n), 또는 복수의 칩들, 또는 복수의 패키지들로 구성된 복수의 반도체 메모리 장치(20-1, 20-2, 20-M)를 포함할 수 있다.
버퍼 메모리(104)는 반도체 장치(10)가 외부기기와 연동하여 데이터를 라이트하거나 읽는 등의 일련의 동작을 수행할 때 데이터를 임시 저장할 수 있는 공간으로 작용한다. 도 1에는 버퍼 메모리(104)가 메모리 컨트롤러(101) 외부에 위치하는 경우를 예로 들어 도시하였으나, 버퍼 메모리(104)는 메모리 컨트롤러(101) 내부에 구비될 수도 있음은 물론이다.
버퍼 메모리(104)는 메모리 컨트롤러(101) 내에 구비된 버퍼 메모리 컨트롤러 즉, 버퍼 매니저(미도시)에 의해 제어될 수 있다.
버퍼 메모리(104)는 DRAM(Dynamic Random Access Memory), Mobile DRAM, SRAM(Static Random Access Memory) 등의 휘발성 메모리를 포함할 수 있다.
입출력인터페이스(102)는 메모리 컨트롤러(101)와 외부기기(호스트) 사이의 물리적 연결을 제공하여 메모리 컨트롤러(101)가 외부기기로부터 데이터 입출력을 위한 제어신호를 수신하고 외부기기와 데이터를 교환할 수 있도록 한다. 입출력 인터페이스(101)는 USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Express), UFS(universal flash storage), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 표준 인터페이스 프로토콜들 중 하나를 포함할 수 있다.
반도체 장치(10)는 그것이 탑재되는 호스트 장치의 보조 기억장치 또는 외부 저장장치로 사용될 수 있다. 반도체 장치(10)는 고상 디스크(Solid State Disk; SSD), USB 메모리(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 포함할 수 있다.
도 2는 일 실시예에 의한 반도체 메모리 장치의 구성도로서, 플래시 메모리 장치를 예로 들어 도시하였다.
도 2를 참조하면, 반도체 메모리 장치(20)는 메모리 셀 어레이(210), 행 디코더(220), 데이터 읽기/쓰기 회로(230), 열 디코더(240), 전압 발생기(250) 및 제어 로직(260)을 포함할 수 있다.
메모리 셀 어레이(210)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
메모리 셀 어레이(210)는 3차원 메모리 어레이를 포함할 수 있다. 3차원 메모리 어레이는 반도체 기판의 평판면에 대해 수직의 방향성을 가지며, 적어도 하나의 메모리 셀이 다른 하나의 메모리 셀의 수직 상부에 위치하는 낸드(NAND) 스트링을 포함하는 구조를 의미한다. 하지만 3차원 메모리 어레이의 구조가 이에 한정되는 것은 아니며 수직의 방향성뿐 아니라 수평의 방향성을 가지고 고집적도로 형성된 메모리 어레이 구조라면 선택적으로 적용 가능함은 자명하다.
행 디코더(220)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(210)와 연결될 수 있다. 행 디코더(220)는 제어 로직(260)의 제어에 따라 동작할 수 있다. 행 디코더(220)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(220)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(220)는 전압 발생기(250)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 회로(230)는 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(210)와 연결되어, 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 회로(230)는 제어 로직(260)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 회로(230)는 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 회로(230)는 쓰기 동작시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(210)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 회로(230)는 읽기 동작시 메모리 셀 어레이(210)로부터의 리드 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
데이터 읽기/쓰기 회로(230)는 후술할 데이터 출력 장치를 포함할 수 있다.
열 디코더(240)는 제어 로직(260)의 제어에 따라 동작할 수 있다. 열 디코더(240)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(240)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(230)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(250)는 반도체 메모리 장치(20)의 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(250)에 의해서 생성된 전압들은 메모리 셀 어레이(210)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(260)은 외부 장치로부터 제공된 제어 신호에 근거하여 반도체 메모리 장치(20)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(260)은 반도체 메모리 장치(20)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
도 3은 일 실시예에 의한 데이터 출력 장치의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 데이터 출력 장치(100)는 클럭 생성 회로(1100), 트리거 회로(1200) 및 데이터 출력 드라이버(1300)를 포함할 수 있다.
클럭 생성 회로(1100)는 외부 클럭 신호(CLK)에 응답하여 서로 다른 위상을 갖는 복수의 분주 클럭을 생성할 수 있다. 외부 클럭 신호(CLK)는 메모리 장치(20)의 외부, 예를 들어 메모리 컨트롤러(101)로부터 입력되는 토글링 신호일 수 있다.
복수의 분주 클럭은 제1 분주클럭(ICLK), 제2 분주클럭(QCLK), 제3 분주클럭(ICLKB) 및 제4 분주클럭(QCLKB)을 포함할 수 있으나, 이에 한정되는 것은 아니며, 구현하기에 따라 분주클럭의 개수는 가변될 수 있다.
클럭 생성 회로(1100)에서 생성되는 분주 클럭(ICLK, QCLK, IBCLK, QBCLK)의 주파수는 클럭(CLK)의 주파수보다 2배 낮은 주파수를 가질 수 있고, 90°의 위상차를 가질 수 있다.
클럭 생성 회로(1100)는 위상 고정 루프(PLL:Phase Locked Loop)와 지연고정루프(DLL:Delay Locked Loop) 등을 포함하는 주파수 분주 회로를 포함할 수 있다.
트리거 회로(1200)는 예를 들어 글로벌 입출력 라인(미도시)을 통해 전송되는 복수 비트의 데이터(DATA<1:n>)를 입력받으며, 제 1 내지 제 4 분주클럭(ICLK, QCLK, IBCLK, QBCLK)에 동기하여, 데이터(DATA<1:n >)의 논리 레벨에 따른 구동신호(DRV)를 출력할 수 있다.
데이터 출력 드라이버(1300)는 구동신호(DRV)의 논리 레벨에 따라 출력 데이터(DOUT)를 생성하여 입출력 패드(미도시)에 인가하여 출력 데이터를 외부장치, 예를 들어 메모리 컨트롤러(101)로 제공할 수 있다.
특히, 본 기술에 의한 트리거 회로(1200)는 제 1 내지 제 4 분주클럭(ICLK, QCLK, IBCLK, QBCLK) 각각에 대하여, 분주클럭의 반전 신호를 제 1 클럭으로 하고, 분주 클럭에 대해 설정된 위상 지연량을 갖는 신호를 제 2 클럭으로 하여, 제 1 클럭과 제 2 클럭의 로우 구간이 일치하는 시간 동안 데이터의 논리 레벨을 센싱하도록 구성될 수 있다. 여기에서, 설정된 위상 지연량은 [360°/분주클럭의 수]일 수 있다. 예를 들어, 클럭 생성회로(110)가 클럭(CLK)을 4개의 클럭으로 분주하는 경우 제 1 클럭과 제 2 클럭의 위상차는 90°일 수 있다.
일 실시예에서, 트리거 회로(1200)는 제 1 분주 클럭(ICLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고, 제 1 분주 클럭(ICLK)보다 90°위상이 지연된 신호, 예를 들어 제 2 분주 클럭(QCLK)을 제 2 클럭(CLK90)으로 하여 제 1 데이터(DATA<1>)를 구동할 수 있다. 유사하게, 트리거 회로(1200)는 제 2 분주 클럭(QCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고, 제 2 분주 클럭(QCLK)보다 90°위상이 지연된 신호, 예를 들어 제 3 분주 클럭(IBCLK)을 제 2 클럭(CLK90)으로 하여 제 2 데이터(DATA<2>)를 구동할 수 있다. 트리거 회로(1200)는 제 3 분주 클럭(IBCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고 제 3 분주 클럭(IBCLK) 보다 90°위상이 지연된 신호, 예를 들어 제 4 분주클럭(QBCLK)을 제 2 클럭(CLK90)으로 하여 제 3 데이터(DATA<3>)를 구동할 수 있다. 트리거 회로(1200)는 제 4 분주클럭(QBCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고 제 4 분주 클럭(QBCLK) 보다 90°위상이 지연된 신호, 예를 들어 제 1 분주클럭(ICLK)을 제 2 클럭(CLK90)으로 하여 제 4 데이터(DATA<4>)를 구동할 수 있다.
분주클럭의 반전 신호인 제 1 클럭과, 분주 클럭에 대해 설정된 위상 지연량을 갖는 제 2 클럭의 로우 구간이 일치하는 시간 동안 데이터의 논리 레벨을 센싱함에 따라, 분주클럭의 하이 구간에서 데이터를 센싱하는 경우에 비교하여 센싱 시점을 앞당길 수 있다.
또한, 분주 클럭을 반전시키는 타이밍 마진을 통해, 연속하여 입력되는 데이터의 센싱 구간이 중첩되는 것을 방지할 수 있다.
도 4는 일 실시예에 의한 트리거 회로의 구성도이다.
도 4를 참조하면, 일 실시예에 의한 트리거 회로(1200)는 래치부(1210) 및 레지스터부(122)를 포함할 수 있다.
래치부(1210)는 분주 클럭(ICLK, QCLK, IBCLK, QBCLK) 각각에 대하여, 분주클럭의 반전 신호를 제 1 클럭으로 하고, 분주 클럭에 대해 설정된 위상 지연량을 갖는 신호를 제 2 클럭으로 하여, 제 1 클럭과 제 2 클럭의 로우 구간이 일치하는 시간 동안 데이터의 논리 레벨을 센싱하도록 구성되는 복수의 래치 회로(1211, 1212, 1213, 1214)를 포함할 수 있다.
제 1 래치 회로(1211)는 제 1 분주 클럭(ICLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고, 제 1 분주 클럭(ICLK)보다 90°위상이 지연된 신호, 예를 들어 제 2 분주 클럭(QCLK)을 제 2 클럭(CLK90)으로 하여 제 1 데이터(DATA<1>)를 센싱하여 라이징 제 1 데이터(RD1) 및 폴링 제 1 데이터(FD1)를 출력할 수 있다.
제 2 래치 회로(1212)는 제 2 분주 클럭(QCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고, 제 2 분주 클럭(QCLK)보다 90°위상이 지연된 신호, 예를 들어 제 3 분주 클럭(IBCLK)을 제 2 클럭(CLK90)으로 하여 제 2 데이터(DATA<2>)를 센싱하여 라이징 제 2 데이터(RD2) 및 폴링 제 2 데이터(FD2)를 출력할 수 있다.
제 3 래치 회로(1213)는 제 3 분주 클럭(IBCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고 제 3 분주 클럭(IBCLK) 보다 90°위상이 지연된 신호, 예를 들어 제 4 분주클럭(QBCLK)을 제 2 클럭(CLK90)으로 하여 제 3 데이터(DATA<3>)를 센싱하여 라이징 제 3 데이터(RD3) 및 폴링 제 3 데이터(FD3)를 출력할 수 있다.
제 4 래치 회로(1214)는 제 4 분주클럭(QBCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고 제 4 분주 클럭(QBCLK) 보다 90°위상이 지연된 신호, 예를 들어 제 1 분주클럭(ICLK)을 제 2 클럭(CLK90)으로 하여 제 4 데이터(DATA<4>)를 센싱하여 라이징 제 4 데이터(RD4) 및 폴링 제 4 데이터(FD4)를 출력할 수 있다.
레지스터부(1220)는 래치부(1210)에서 센싱한 라이징 데이터(RD1, RD2, RD3, RD4) 및 폴링 데이터(FD1, FD2, FD3, FD4)의 논리 레벨에 따른 구동신호(DRV)를 출력할 수 있다. 레지스터부(1220)는 라이징 데이터(RD1, RD2, RD3, RD4)를 구동하여 라이징 구동신호(RDRV)를 출력하는 제 1 레지스터(1221) 및, 폴링 데이터(FD1, FD2, FD3, FD4)를 구동하여 폴링 구동신호(FDRV)를 출력하는 제 2 레지스터(1222)를 포함할 수 있다.
도 5는 일 실시예에 의한 래치 회로의 구성도이다.
도 4에 도시한 제 1 내지 제 4 래치 회로(1211, 1212, 1213, 1214; 121A)는 동일한 구성을 가질 수 있으며, 도 5는 일 실시예에 의한 래치 회로를 나타낸다.
도 5를 참조하면, 래치 회로(121A)는 센싱부(131), 차징부(133) 및 출력부(135)를 포함할 수 있다.
센싱부(131)는 분주클럭(DCLK)의 반전 신호를 제 1 클럭(CLK_INV)으로 하고, 분주 클럭(DCLK)에 대해 설정된 위상 지연량을 갖는 신호를 제 2 클럭CLK90)으로 하여, 제 1 클럭(CLK_INV)과 제 2 클럭(CLK90)의 로우 구간이 일치하는 시간 동안 데이터(IN, INB)의 논리 레벨을 센싱하여 제 1 출력 노드(NODE1) 및 제 2 출력 노드(NODE2)에 인가하고, 제 1 출력 노드(NODE1) 및 제 2 출력 노드(NODE2) 각각에 인가된 신호로부터 센싱하여 래치 신호(LAT2, LAT2B)를 출력할 수 있다.
차징부(133)는 제 1 클럭(CLK_INV) 및 제 2 클럭(CLK90)에 응답하여 센싱부(131)의 제 1 및 제 2 출력 노드(NODE1, NODE2)의 전위를 차치 또는 디스차지할 수 있다.
출력부(135)는 래치 신호(LAT2, LAT2B)에 응답하여 라이징 데이터(RD) 및 폴링 데이터(FD)를 출력할 수 있다.
일 실시예에서, 센싱부(131)는 제 1 클럭(CLK_INV)에 응답하여 전원전압(VCCI)을 공급하는 제 1 P타입 트랜지스터(P10), 제 1 클럭(CLK90)에 응답하여 센싱전압을 공급하는 제 2 및 제 3 P타입 트랜지스터(P11, P12), 데이터(IN, INB)의 논리 레벨에 따라 센싱전압을 출력 노드(NODE)로 인가하는 제 4 및 데 5 P타입 트랜지스터(P13, 14)를 포함할 수 있다.
제 1 래치부(1311)는 제 1 센싱 데이터 즉, 제 1 출력 노드(NODE1)에 인가된 전위를 반전 구동하여 제 1 래치 신호(LAT2)를 생성할 수 있다.
제 2 래치부(1313) 제 2 센싱 데이터 즉, 제 2 출력 노드(NODE2)에 인가된 전위를 구동하여 제 2 래치 신호(LAT2B)를 생성할 수 있다.
일 실시예에서, 차징부(133)는 제 1 클럭(CLK)_INV) 및 제 2 클럭(CLK90)에 응답하여 출력 노드(NODE)의 전위를 유지 또는 디스차지하는 제 1 내지 제 7 N타입 트랜지스터(N10~N16)를 포함할 수 있다.
제 1 클럭(CLK_INV)과 제 2 클럭(CLK90)의 로우 구간이 일치하는 구간에서 센싱부(131)에서 데이터(IN, INB)가 센싱되는 동안 차징부(133)는 출력 노드(NODE)의 전위를 유지하고, 센싱부(131)에서 생성되는 래치 신호(LAT2, LAT2B)가 출력부(135)로 전달되면 차징부(133)에 의해 출력 노드(NODE)가 디스차지될 수 있다.
일 실시예에서, 출력부(135)는 제 1 래치 신호(LAT2) 및 제 2 래치 신호(LAT2B)에 응답하여 라이징 데이터(RD)를 출력하는 제 1 출력부(1351) 및, 제 1 래치 신호(LAT2) 및 제 2 래치 신호(LAT2B)에 응답하여 폴링 데이터(FD)를 출력하는 제 2 출력부(1353)를 포함할 수 있다.
도 4에 도시한 제 1 내지 제 4 래치 회로(1211, 1212, 1213, 1214)가 각각 도 5에 도시한 래치 회로(121A)의 구성을 가짐에 따라, 제 1 내지 제 4 래치 회로(1211, 1212, 1213, 1214)로부터 제 1 내지 제 4 데이터(D<1:4>)가 순차적으로 센싱될 수 있다.
도 6은 일 실시예에 의한 데이터 출력 장치의 동작을 설명하기 위한 타이밍도이다.
제 1 래치 회로(1211)는 제 1 분주 클럭(ICLK)의 반전신호(ICLK_INV)인 제 1 클럭(CLK_INV)과 제 1 분주 클럭(ICLK)보다 90°위상 지연된 제 2 분주 클럭(QCLK)인 제 2 클럭(CLK90)의 로우 구간이 일치하는 시간 동안 제 1 데이터(D1)를 센싱한다.
제 2 래치 회로(1212)는 제 2 분주 클럭(QCLK)의 반전신호(QCLK_INV)인 제 1 클럭(CLK_INV)과 제 2 분주 클럭(QCLK)보다 90°위상 지연된 제 3 분주 클럭(IBCLK)인 제 2 클럭(CLK90)의 로우 구간이 일치하는 시간 동안 제 2 데이터(D2)를 센싱한다.
제 3 래치 회로(1213)는 제 3 분주 클럭(IBCLK)의 반전신호(IBCLK_INV)인 제 1 클럭(CLK_INV)과 제 3 분주 클럭(IBCLK)보다 90°위상 지연된 제 4 분주 클럭(QBCLK)인 제 2 클럭(CLK90)의 로우 구간이 일치하는 시간 동안 제 3 데이터(D3)를 센싱한다.
제 4 래치 회로(1214)는 제 4 분주 클럭(QBCLK)의 반전신호(QBCLK_INV)인 제 1 클럭(CLK_INV)과 제 4 분주 클럭(QBCLK)보다 90°위상 지연된 제 1 분주 클럭(ICLK)인 제 2 클럭(CLK90)의 로우 구간이 일치하는 시간 동안 제 4 데이터(D4)를 센싱한다.
분주 클럭(ICLK, QCLK, IBCLK, QBCLK)을 반전시키지 않고 90° 위상 지연된 클럭과의 하이 구간에 데이터를 센싱하는 경우와 비교하여 데이터의 센싱 타이밍을 앞당길 수 있다.
또한, 각 래치 회로(1211, 1212, 1213, 1214)에서 분주 클럭(ICLK, QCLK, IBCLK, QBCLK)을 반전시키는 시간(ΔT) 동안의 타이밍 마진이 발생하므로, 연속하여 입력되는 데이터(D1~D16)의 센싱 구간이 중첩되는 것을 방지할 수 있다.
도 7은 일 실시예에 의한 데이터 센싱 타이밍을 설명하기 위한 타이밍도이다.
도 7을 참조하면, 분주클럭(DCLK)을 반전시킨 제 1 클럭(CLK_INV) 및, 분주클럭(DCLK)보다 90°위상 지연된 제 2 클럭(CLK90)의 로우 구간이 일치하는 제 1 시점(T1)으로부터 설정된 센싱 구간(OPCLK_P) 동안 데이터가 센싱된다.
따라서, 분주클럭(DCLK) 및 분주클럭(DCLK)보다 90°위상 지연된 클럭(CLK90)의 하이 구간이 일치하는 제 2 시점(T2)으로부터 설정된 센싱 구간(OPCLK_N) 동안 데이터를 센싱하는 경우보다 센싱 타이밍이 T2에서 T1으로 앞당겨지므로, 데이터 출력 속도를 향상시킬 수 있다.
아울러, 분주클럭(DCLK)을 반전시켜 제 1 클럭(CLK_INV)을 생성하는 동안의 타이밍 마진(ΔT)에 의해 연속하여 센싱되는 데이터 간의 충돌을 방지할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 반도체 장치
101 : 메모리 컨트롤러
102 : 입출력 인터페이스
103 : 데이터 저장부
104 : 및 버퍼 메모리
100 : 데이터 출력 장치
1100 : 클럭 생성 회로
1200 : 트리거 회로
1300 : 데이터 출력 드라이버

Claims (17)

  1. 메모리 컨트롤러; 및
    상기 메모리 컨트롤러로부터 제공되는 클럭신호에 동기하여 데이터를 입출력하는 데이터 저장부;를 포함하고,
    상기 데이터 저장부는, 메모리 셀 어레이; 및
    상기 메모리 셀 어레이로부터의 리드 데이터를 출력하되, 상기 클럭 신호로부터 분주된 분주클럭의 반전신호인 제 1 클럭과, 상기 분주클럭에 대해 설정된 위상 지연량을 갖는 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨을 센싱하여 출력하는 데이터 출력 장치;
    를 포함하도록 구성되는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 데이터 출력 장치는,
    상기 클럭신호에 응답하여 서로 다른 위상을 갖는 복수의 분주클럭을 생성하는 클럭 생성회로;
    상기 리드 데이터를 입력받으며, 상기 제 1 클럭 및 상기 제 2 클럭에 동기하여, 상기 리드 데이터의 논리 레벨에 따른 구동신호를 출력하는 트리거 회로; 및
    상기 구동신호의 논리 레벨에 따라 상기 리드 데이터를 구동하여 출력 데이터를 생성하는 데이터 출력 드라이버;
    를 포함하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 분주 클럭은 상기 클럭신호보다 낮은 주파수를 갖는 반도체 장치.
  4. 제 2 항에 있어서,
    상기 복수의 분주 클럭 각각의 위상차는 [360°/분주클럭의 수]로 설정되는 반도체 장치.
  5. 제 2 항에 있어서,
    상기 클럭 생성회로는, 상기 클럭신호보다 낮은 주파수를 갖는 제 1 분주 클럭, 상기 제 1 분주 클럭보다 상기 위상 지연량만큼 지연된 제 2 분주클럭, 상기 제 2 분주 클럭보다 상기 위상 지연량만큼 지연된 제 3 분주클럭 및 상기 제 3 분주 클럭보다 상기 위상 지연량만큼 지연된 제 4 분주클럭을 생성하도록 구성되는 반도체 장치.
  6. 제 5 항에 있어서,
    상기 트리거 회로는, 상기 제 1 분주 클럭의 반전 신호와 상기 제 2 분주 클럭에 동기하여 제 1 리드 데이터를 센싱하는 제 1 래치 회로;
    상기 제 2 분주 클럭의 반전 신호와 상기 제 3 분주 클럭에 동기하여 제 2 리드 데이터를 센싱하는 제 2 래치 회로;
    상기 제 3 분주 클럭의 반전 신호와 상기 제 4 분주 클럭에 동기하여 제 3 리드 데이터를 센싱하는 제 3 래치 회로; 및
    상기 제 4 분주 클럭의 반전 신호와 상기 제 1 분주 클럭에 동기하여 제 4 리드 데이터를 센싱하는 제 4 래치 회로;
    를 포함하도록 구성되는 반도체 장치.
  7. 제 2 항에 있어서,
    상기 트리거 회로는,
    상기 제 1 클럭 및 상기 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨을 센싱하여, 상기 리드 데이터의 논리 레벨에 대응하는 제 1 래치 신호를 제 1 출력 노드에 인가하고, 상기 리드 데이터의 논리 레벨에 대응하는 제 2 래치 신호를 제 2 출력 노드에 인가하는 센싱부;
    상기 제 1 클럭 및 상기 제 2 클럭에 응답하여 상기 제 1 출력 노드 및 상기 제 2 출력 노드의 전위를 유지하거나 디스차지하는 차징부; 및
    상기 제 1 래치 신호 및 상기 제 2 래치 신호에 응답하여, 라이징 데이터 및 폴링 데이터를 출력하는 출력부;
    를 포함하도록 구성되는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 구동 신호는 라이징 구동 신호 및 폴링 구동 신호를 포함하고,
    상기 트리거 회로는, 상기 라이징 데이터에 응답하여 라이징 구동신호를 출력하는 제 1 레지스터; 및
    상기 폴링 데이터에 응답하여 폴링 구동신호를 출력하는 제 2 레지스터;
    를 포함하도록 구성되는 반도체 장치.
  9. 외부장치로부터 제공되는 클럭신호에 응답하여 서로 다른 위상을 갖는 복수의 분주클럭을 생성하는 클럭 생성회로;
    메모리 셀 어레이로부터의 리드 데이터를 입력받으며, 상기 복수의 분주 클럭 각각에 대해, 상기 분주클럭의 반전신호인 제 1 클럭과, 상기 분주클럭보다 설정된 위상 지연량만큼 지연된 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨에 따른 구동신호를 출력하는 트리거 회로; 및
    상기 구동신호의 논리 레벨에 따라 상기 리드 데이터를 구동하여 출력 데이터를 생성하는 데이터 출력 드라이버;
    를 포함하도록 구성되는 데이터 출력 장치.
  10. 제 9 항에 있어서,
    상기 분주 클럭은 상기 클럭신호보다 낮은 주파수를 갖는 데이터 출력 장치.
  11. 제 9 항에 있어서,
    상기 복수의 분주 클럭 각각의 위상차는 [360°/ 분주클럭의 수]로 설정되는 데이터 출력 장치.
  12. 제 9 항에 있어서,
    상기 클럭 생성회로는, 상기 클럭신호보다 낮은 주파수를 갖는 제 1 분주 클럭, 상기 제 1 분주 클럭보다 상기 위상 지연량만큼 지연된 제 2 분주클럭, 상기 제 2 분주 클럭보다 상기 위상 지연량만큼 지연된 제 3 분주클럭 및 상기 제 3 분주 클럭보다 상기 위상 지연량만큼 지연된 제 4 분주클럭을 생성하도록 구성되는 데이터 출력 장치.
  13. 제 9 항에 있어서,
    상기 트리거 회로는, 상기 복수의 분주 클럭 각각에 대해, 상기 제 1 클럭과, 상기 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨을 센싱하여 래치 신호를 출력하는 래치부; 및
    상기 래치 신호의 레벨에 따라 상기 구동신호를 출력하는 레지스터부;
    를 포함하도록 구성되는 데이터 출력 장치.
  14. 제 13 항에 있어서,
    상기 래치부는,
    상기 제 1 분주 클럭의 반전 신호와 상기 제 2 분주 클럭에 동기하여 제 1 리드 데이터를 센싱하는 제 1 래치 회로;
    상기 제 2 분주 클럭의 반전 신호와 상기 제 3 분주 클럭에 동기하여 제 2 리드 데이터를 센싱하는 제 2 래치 회로;
    상기 제 3 분주 클럭의 반전 신호와 상기 제 4 분주 클럭에 동기하여 제 3 리드 데이터를 센싱하는 제 3 래치 회로; 및
    상기 제 4 분주 클럭의 반전 신호와 상기 제 1 분주 클럭에 동기하여 제 4 리드 데이터를 센싱하는 제 4 래치 회로;
    를 포함하도록 구성되는 데이터 출력 장치.
  15. 제 9 항에 있어서,
    상기 트리거 회로는,
    상기 제 1 클럭 및 상기 제 2 클럭의 로우 구간 동안 상기 리드 데이터의 논리 레벨을 센싱하여 생성한 래치 신호를 출력 노드에 인가하는 센싱부;
    상기 제 1 클럭 및 상기 제 2 클럭에 응답하여 상기 출력 노드의 전위를 유지하거나 디스차지하는 차징부; 및
    상기 래치 신호에 응답하여 상기 구동신호를 출력하는 출력부;
    를 포함하도록 구성되는 데이터 출력 장치.
  16. 제 15 항에 있어서,
    상기 센싱부는, 상기 리드 데이터의 논리 레벨에 대응하는 제 1 래치 신호를 제 1 출력 노드에 인가하는 제 1 래치부; 및 상기 리드 데이터의 논리 레벨에 대응하는 제 2 래치 신호를 제 2 출력 노드에 인가하는 제 1 래치부;를 포함하고,
    상기 출력부는, 상기 제 1 래치 신호 및 상기 제 2 래치 신호에 응답하여, 라이징 데이터 및 폴링 데이터를 출력하도록 구성되는 데이터 출력 장치.
  17. 제 16 항에 있어서,
    상기 구동 신호는 라이징 구동 신호 및 폴링 구동 신호를 포함하고,
    상기 트리거 회로는, 상기 라이징 데이터에 응답하여 라이징 구동신호를 출력하는 제 1 레지스터; 및
    상기 폴링 데이터에 응답하여 폴링 구동신호를 출력하는 제 2 레지스터;
    를 포함하도록 구성되는 데이터 출력 장치.
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