CN114758685A - 数据输出装置以及包括数据输出装置的半导体装置 - Google Patents

数据输出装置以及包括数据输出装置的半导体装置 Download PDF

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Abstract

一种半导体装置，包括存储器控制器和数据存储，该数据存储被配置成与从存储器控制器提供的时钟信号同步地输入和输出数据。数据存储包括存储器单元阵列和数据输出装置，该数据输出装置被配置成：在第一时钟的低电平时段和第二时钟的低电平时段期间，通过感测读取数据的逻辑电平来从存储器单元阵列输出读取数据，第一时钟是时钟信号的分频时钟的反相信号，第二时钟具有从分频时钟的设定相位延迟量。

Description

数据输出装置以及包括数据输出装置的半导体装置
相关申请的交叉引用
本申请要求于2021年1月11日在韩国知识产权局提交的韩国专利申请号10-2021-0003121的优先权，上述申请通过整体引用并入本文。
技术领域
各种实施例可以总体涉及半导体装置，并且更具体地，涉及半导体装置和包括数据输出装置的半导体装置。
背景技术
随着对高速半导体系统的需求，已经对构成半导体系统的半导体装置的高速操作以及半导体装置之间的高速数据传输和接收进行了研究。
为了改进半导体装置的操作速度，半导体装置与从半导体装置外部施加的时钟信号同步地操作。
随着时钟信号的速度增加，可以提高半导体装置的操作速度。然而，随着时钟信号的频率增加，难以准确地将半导体装置与时钟信号同步。
发明内容
在本公开的一个实施例中，半导体装置可以包括：存储器控制器和数据存储，该数据存储被配置成与从存储器控制器提供的时钟信号同步地输入和输出数据。数据存储包括存储器单元阵列和数据输出装置，该数据输出装置被配置成：在第一时钟的低电平时段和第二时钟的低电平时段期间，通过感测读取数据的逻辑电平来从存储器单元阵列输出读取数据，第一时钟是时钟信号的分频时钟的反相信号，第二时钟具有从分频时钟的设定相位延迟量。
在本公开的一个实施例中，数据输出装置可以包括：时钟生成电路，该时钟生成电路被配置成响应于从外部设备提供的时钟信号，生成具有彼此不同的相位的多个分频时钟；触发电路，该触发电路被配置成：从存储器单元阵列接收读取数据，并且在第一时钟的低电平时段和第二时钟的低电平时段期间，根据读取数据的逻辑电平输出驱动信号，第一时钟是多个分频时钟中的每个分频时钟的反相信号，第二时钟从分频时钟被延迟设定相位延迟量；以及数据输出驱动器，被配置成：通过根据驱动信号的逻辑电平驱动读取数据来生成输出数据。
附图说明
从以下结合附图的详细描述中，将更清楚地理解本公开的主题的上述和其他的方面、特征和优点，其中：
图1是图示根据本公开的一个实施例的半导体装置的配置的图；
图2是图示根据本公开的一个实施例的半导体存储器设备的配置的图；
图3是图示根据本公开的实施例的数据输出装置的配置的图；
图4是图示根据本公开的实施例的触发电路的配置的图；
图5是图示根据本公开的一个实施例的锁存电路的配置的图；
图6是说明根据本公开的一个实施例的数据输出装置的操作的定时图；以及
图7是说明根据本公开的实施例的数据感测定时的定时图。
具体实施方式
参考附图描述本教导的各种实施例。附图是各种实施例(和中间结构)的示意性图示。因此，可以预期由于例如制造技术和/或公差而导致的、图示的配置和形状的变化。因此，所描述的实施例不应当被解释为限于本文所示的特定配置和形状，而是可以包括不脱离如所附权利要求中限定的本教导的精神和范围的、配置和形状的偏差。
在本文中参考本教导的理想化实施例的截面图和/或平面图来描述本教导。然而，本教导的实施例不应当被解释为限制本教导。尽管示出和描述了本教导的一些实施例，但是本领域技术人员应当理解，在不脱离本教导的原理和精神的情况下，可以对这些实施例进行改变。
图1是图示根据一个实施例的半导体装置的配置的图。
参考图1，根据一个实施例的半导体装置10可以包括存储器控制器101、输入/输出(I/O)接口102、数据存储103和缓冲存储器104。
存储器控制器101可以被配置成：对通过I/O接口102从外部设备(主机设备)施加的指令进行解码，并且根据解码结果控制来自数据存储103和缓冲存储器104的数据输入、以及到数据存储103和缓冲存储器104的数据输出。例如，存储器控制器101可以响应于外部设备的写入请求，控制要编程在数据存储103中的数据。存储器控制器101可以响应于外部设备的读取请求，将存储在数据存储103中的数据提供给主机设备。
存储器控制器101可以包括：被配置成控制数据存储103的控制器、以及被配置成控制缓冲存储器104的控制器。
数据存储103可以与从存储器控制器101提供的时钟信号同步地操作，并且可以根据存储器控制器101的控制来存储数据或输出所存储的数据。数据存储103可以由易失性存储器设备或非易失性存储器设备构成。在一个实施例中，数据存储103可以使用选自各种非易失性存储器设备的存储器设备来实现，各种非易失性存储器设备诸如是电可擦除可编程只读存储器(EEPROM)、NAND闪存设备、NOR闪存设备、相变随机存取存储器(PRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)、以及自旋力矩转移磁性随机存取存储器(STTRAM)。在一个实施例中，数据存储103可以使用选自易失性存储器设备的存储器设备来实现，易失性存储器设备诸如是动态随机存取存储器(DRAM)、移动DRAM和静态随机存取存储器(SRAM)。
数据存储103可以包括多个半导体存储器(MEM)设备20-1、20-2、……、以及20-M，这些半导体存储器(MEM)设备由多个管芯、多个芯片或多个封装件构成。在一个实施例中，‘M’可以是大于2的整数。
缓冲存储器104可以用作如下的空间，该空间被配置成：当半导体装置10结合外部设备执行一系列操作(诸如写入或读取数据的操作)时，临时存储数据。在图1中图示了缓冲存储器104位于存储器控制器101外部，但是缓冲存储器104可以被包括在存储器控制器101内部。
缓冲存储器104可以通过缓冲存储器控制器(例如，被设置在存储器控制器101中的缓冲管理器(未示出))来控制。
缓冲存储器104可以包括易失性存储器设备，诸如DRAM、移动DRAM和SRAM。
I/O接口102可以提供存储器控制器101和外部设备(主机设备)之间的物理连接，以使存储器控制器101可以从外部设备接收用于数据I/O的控制信号，并且与外部设备交换数据。I/O接口102可以包括各种标准接口协议之一，诸如通用串行总线(USB)协议、多媒体卡(MMC)协议、嵌入式MMC(eMMC)协议、个人计算机存储器卡国际协会(PCMCIA)协议、并行高级技术附件(PATA)协议、串行高级技术附件(SATA)协议、小型计算机系统接口(SCSI)协议、串行附接SCSI(SAS)协议、外围组件互连(PCI)协议、PCI-快速(PCI-E)协议、通用闪存(UFS)协议、增强型小磁盘接口(ESDI)协议、以及电子集成驱动器(IDE)协议。
半导体装置10可以被用作安装有半导体装置10的主机设备的辅助存储器设备或外部存储器设备。半导体装置10可以包括固态驱动器(SSD)、USB存储器、安全数字卡(SD)、迷你安全数字卡(mSD)、微型安全数字卡(microSD)、安全数字高容量卡(SDHC)、记忆棒卡、智能媒体卡(SM)、MMC卡、eMMC卡、紧凑闪存CF卡等。
图2是图示根据一个实施例的半导体存储器设备的配置的图。在图2中图示了作为半导体存储器设备的示例的闪存设备。
参考图2，半导体存储器设备20可以包括存储器单元阵列210、行解码器220、数据读取/写入电路230、列解码器240、电压生成器250、以及控制逻辑260。控制逻辑260可以被实现为硬件、软件或硬件和软件的组合。例如，控制逻辑260可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列210可以包括存储器单元MC，存储器单元MC被设置在字线WL1至WLm与位线BL1至BLn的交叉区域中。在一个实施例中，‘m’可以是大于一的整数，并且‘n’可以是大于一的整数。
存储器单元阵列210可以包括三维(3D)存储器阵列。3D存储器阵列可以相对于半导体衬底的平坦表面垂直地延伸，并且可以具有包括NAND串的结构，在该NAND串中，至少一个存储器单元在竖直方向上被设置在另一个存储器单元之上。然而，3D存储器阵列不限于该结构。更一般地，具有竖直和水平尺寸以及高集成度的任何存储器阵列都可以被用作3D存储器阵列。
行解码器220可以通过字线WL1至WLm与存储器单元阵列210耦合。行解码器220可以根据控制逻辑260的控制进行操作。行解码器220可以对从外部设备(未示出)提供的地址进行解码。行解码器220可以基于解码结果来选择和驱动字线WL1至WLm。例如，行解码器220可以向字线WL1至WLm提供从电压生成器250提供的字线电压。
数据读取/写入电路230可以通过位线BL1至BLn与存储器单元阵列210耦合。数据读取/写入电路230可以包括分别对应于位线BL1至BLn的读取/写入电路RW1至RWn。数据读取/写入电路230可以根据控制逻辑260的控制进行操作。根据操作模式，数据读取/写入电路230可以作为写入驱动器或感测放大器操作。例如，在写入操作中，数据读取/写入电路230可以作为将从外部设备提供的数据存储在存储器单元阵列210中的写入驱动器操作。在另一个示例中，在读取操作中，数据读取/写入电路230可以作为从存储器单元阵列210读出读取数据的感测放大器操作。
数据读取/写入电路230可以包括要被描述的数据输出装置(参见图3的100)。
列解码器240可以根据控制逻辑260的控制进行操作。列解码器240可以对从外部设备提供的地址进行解码。基于解码结果，列解码器240可以将数据I/O线(或数据I/O缓冲器)与数据读取/写入电路230的读取/写入电路RW1至RWn耦合，读取/写入电路RW1至RWn分别对应于位线BL1至BLn。
电压生成器250可以生成要在半导体存储器设备20的操作中使用的电压。由电压生成器250生成的电压可以被施加到存储器单元阵列210的存储器单元MC。例如，在编程操作中生成的编程电压可以被施加到要在其上执行编程操作的存储器单元的字线。在另一个示例中，在擦除操作中生成的擦除电压可以被施加到要在其上执行擦除操作的存储器单元的阱区域。在又一个示例中，在读取操作中生成的读取电压可以被施加到要在其上执行读取操作的存储器单元的字线。
控制逻辑260可以基于从外部设备提供的控制信号来控制半导体存储器设备20的整体操作。例如，控制逻辑260可以控制半导体存储器设备20的读取操作、写入操作和擦除操作。
图3是图示根据一个实施例的数据输出装置的配置的图。
参考图3，根据一个实施例的数据输出装置100可以包括时钟生成电路1100、触发电路1200和数据输出驱动器1300。
时钟生成电路1100可以响应于外部时钟信号CLK而生成具有彼此不同的相位的多个分频时钟ICLK、QCLK、IBCLK和QBCLK。外部时钟信号CLK可以是从半导体存储器设备20的外部(例如，存储器控制器101)输入的切换信号。
多个分频时钟ICLK、QCLK、IBCLK和QBCLK可以包括第一分频时钟ICLK、第二分频时钟QCLK、第三分频时钟IBCLK和第四分频时钟QBCLK，但是不限于此，并且分频时钟的数目可以根据时钟生成电路1100的实现而变化。
在时钟生成电路1100中生成的分频时钟ICLK、QCLK、IBCLK和QBCLK可以具有比外部时钟信号CLK低两倍的频率，并且可以具有90度的相位差。
时钟生成电路1100可以包括分频电路，该分频电路包括锁相环(PLL)、延迟锁定环(DLL)等。
触发电路1200可以接收例如通过全局I/O线(未示出)传送的多位数据DATA<1:n>，并且可以根据数据DATA<1:n>的逻辑电平，与第一分频时钟至第四分频时钟ICLK、QCLK、IBCLK以及QBCLK同步地输出驱动信号DRV。
数据输出驱动器1300可以根据驱动信号DRV的逻辑电平来生成输出数据DOUT，并且可以通过I/O焊盘(未示出)将输出数据DOUT提供给外部设备(例如，存储器控制器101)。在一个实施例中，数据输出驱动器1300可以被配置成：通过根据驱动信号DRV的逻辑电平驱动读取数据来生成输出数据DOUT。
特别地，根据本技术的触发电路1200可以被配置成：通过将第一分频时钟至第四分频时钟ICLK、QCLK、IBCLK和QBCLK中的每个分频时钟的反相信号设置为第一时钟，并且将对每个分频时钟具有设定相位延迟量的信号设置为第二时钟，在第一时钟的低电平时段与第二时钟的低电平时段重合的时间期间，感测数据DATA<1:n>的逻辑电平。在此，设定相位延迟量可以是[360度/分频时钟数目]。例如，当时钟生成电路1100将外部时钟信号CLK分为四个时钟时，第一时钟与第二时钟之间的相位差可以是90度。例如，当时钟生成电路1100将外部时钟信号CLK分为X个时钟时，X个分频时钟之间的相位差都相等。在一个实施例中，X是大于或等于2的整数。
在一个实施例中，触发电路1200可以使用第一分频时钟ICLK的反相信号作为第一时钟CLK_INV，并且使用具有从第一分频时钟ICLK延迟90度的相位的信号(例如，第二分频时钟QCLK)作为第二时钟CLK90，来驱动第一数据DATA<1>。类似地，触发电路1200可以使用第二分频时钟QCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第二分频时钟QCLK延迟90度的相位的信号(例如，第三分频时钟IBCLK)作为第二时钟CLK90，来驱动第二数据DATA<2>。触发电路1200可以使用第三分频时钟IBCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第三分频时钟IBCLK延迟90度的相位的信号(例如，第四分频时钟QBCLK)作为第二时钟CLK90，来驱动第三数据DATA<3>。触发电路1200可以使用第四分频时钟QBCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第四分频时钟QBCLK延迟90度的相位的信号(例如，第一分频时钟ICLK)作为第二时钟CLK90，来驱动第四数据DATA<4>。
由于在作为分频时钟的反相信号的第一时钟的低电平时段与对分频时钟具有设定相位延迟量的第二时钟的低电平时段重合的时间期间对数据DATA<1:n>的逻辑电平进行感测，因此与在分频时钟的高电平时段中对数据进行感测相比，感测定时可以提前。
通过用于使分频时钟反相的定时裕量(timing margin)，可以防止连续输入的数据的感测时段彼此重叠或减轻彼此重叠。
图4是图示根据一个实施例的触发电路的配置的图。
参考图4，根据一个实施例的触发电路1200可以包括锁存器1210和寄存器1220。
锁存器1210可以包括多个锁存电路1211、1212、1213和1214，这些锁存电路被配置成：使用分频时钟ICLK、QCLK、IBCLK和QBCLK中的每个分频时钟的反相信号作为第一时钟，并且使用对分频时钟具有设定相位延迟量的信号作为第二时钟，在第一时钟的低电平时段与第二时钟的低电平时段重合的时间期间，感测数据DATA<1>、DATA<2>、DATA<3>和DATA<4>的逻辑电平。
第一锁存电路1211可以通过使用第一分频时钟ICLK的反相信号作为第一时钟CLK_INV，并且使用具有从第一分频时钟ICLK延迟90度的相位的信号(例如，第二分频时钟QCLK)作为第二时钟CLK90，感测第一数据DATA<1>，来输出上升的第一数据RDl和下降的第一数据FDl。
第二锁存电路1212可以通过使用第二分频时钟QCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第二分频时钟QCLK延迟90度的相位的信号(例如，第三分频时钟IBCLK)作为第二时钟CLK90，感测第二数据DATA<2>，来输出上升的第二数据RD2和下降的第二数据FD2。
第三锁存电路1213可以通过使用第三分频时钟IBCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第三分频时钟IBCLK延迟90度的相位的信号(例如，第四分频时钟QBCLK)作为第二时钟CLK90，感测第三数据DATA<3>，来输出上升的第三数据RD3和下降的第三数据FD3。
第四锁存电路1214可以通过使用第四分频时钟QBCLK的反相信号作为第一时钟CLK_INV，并且使用具有从第四分频时钟QBCLK延迟90度的相位的信号(例如，第一分频时钟ICLK)作为第二时钟CLK90，感测第四数据DATA<4>，来输出上升的第四数据RD4和下降的第四数据FD4。
寄存器1220可以根据通过锁存器1210感测的上升数据RDl至RD4和下降数据FDl至FD4的逻辑电平来输出驱动信号DRV。在一个实施例中，驱动信号DRV可以包括上升驱动信号RDRV和下降驱动信号FDRV。寄存器1220可以包括第一寄存器1221和第二寄存器1222，该第一寄存器1221被配置成通过驱动上升数据RD1至RD4来输出上升驱动信号RDRV，该第二寄存器1222被配置成通过驱动下降数据FD1至FD4来输出下降驱动信号FDRV。
图5是图示根据一个实施例的锁存电路的配置的图。
图5图示了根据一个实施例的锁存电路121A，并且图4中图示的第一锁存电路至第四锁存电路1211至1214可以具有与锁存电路121A相同的配置。
参考图5，锁存电路121A可以包括传感器131、充电电路133和输出器135。
使用分频时钟DCLK的反相信号作为第一时钟CLK_INV，并且使用对分频时钟DCLK具有设定相位延迟量的信号作为第二时钟CLK90，在第一时钟CLK_INV的低电平时段与第二时钟CLK90的低电平时段重合的时间期间，传感器131可以感测数据IN和INB的逻辑电平，并且将与所感测的逻辑电平相对应的信号施加到第一输出节点NODE1和第二输出节点NODE2，并且可以感测被施加到第一输出节点NODE1和第二输出节点NODE2的信号，并且将所感测的信号输出作为锁存信号LAT2和LAT2B。
充电电路133可以响应于第一时钟CLK_INV和第二时钟CLK90而对传感器131的第一输出节点NODE1和第二输出节点NODE2的电位进行充电或放电。
输出器135可以响应于锁存信号LAT2和LAT2B而输出上升数据RD和下降数据FD。
在一个实施例中，传感器131可以包括：第一P型晶体管P10，被配置成响应于第一时钟CLK_INV而提供电源电压VCCI；第二P型晶体管P11和第三P型晶体管P12，被配置成响应于第二时钟CLK90而提供感测电压；以及第四P型晶体管P13和第五P型晶体管P14，被配置成根据数据IN和INB的逻辑电平来向输出节点NODE1和NODE2施加感测电压。
传感器131还可以包括第一锁存器1311和第二锁存器1313。第一锁存器1311可以通过对施加到第一输出节点NODE1的第一感测数据(例如，第一输出节点NODE1的电位)进行反相和驱动，来生成第一锁存信号LAT2。在一个实施例中，施加到第一输出节点NODE1的第一感测数据可以被反相，并且然后用接地电压VSS和电源电压VCCI来驱动。
第二锁存电路1313可以通过对施加到第二输出节点NODE2的第二感测数据(例如，第二输出节点NODE2的电位)进行驱动，来生成第二锁存信号LAT2B。在一个实施例中，施加到第二输出节点NODE2的第二感测数据可以被反相，并且然后用接地电压VSS和电源电压VCCI来驱动。
在一个实施例中，充电电路133可以包括第一N型晶体管至第七N型晶体管N10至N16，第一N型晶体管至第七N型晶体管N10至N16被配置成：响应于第一时钟CLK_INV和第二时钟CLK90，对输出节点NODE1和NODE2的电位进行维持或放电。
在传感器131在第一时钟CLK_INV的低电平时段与第二时钟CLK90的低电平时段重合的部分中感测数据IN和INB的同时，充电电路133可以维持输出节点NODE1和NODE2的电位，并且当传感器131中生成的锁存信号LAT2和LAT2B被传送到输出器135时，输出节点NODE1和NODE2可以被充电电路133放电。
在一个实施例中，输出器135可以包括第一输出器1351和第二输出器1353，该第一输出器1351被配置成响应于第一锁存信号LAT2和第二锁存信号LAT2B而输出上升数据RD，该第二输出器1353被配置成响应于从传感器131接收的第一锁存信号LAT2和第二锁存信号LAT2B而输出下降数据FD。
由于图4中图示的第一锁存电路至第四锁存电路1211至1214具有与图5中图示的锁存电路121A相同的配置，因此可以通过第一锁存电路至第四锁存电路1211至1214来顺序地感测第一数据至第四数据DATA<1>、DATA<2>、DATA<3>和DATA<4>。
图6是说明根据一个实施例的数据输出装置的操作的定时图。
如图6中所示，在第一时钟CLK_INV的低电平时段与第二分频时钟QCLK的低电平时段重合的时间期间，第一锁存电路1211可以感测第一数据D1。在该重合时间期间，第一时钟CLK_INV的低电平时段和第二时钟CLK90的低电平时段可以重合，该第一时钟CLK_INV是第一分频时钟ICLK的反相信号ICLK_INV，该第二时钟CLK90是具有从第一分频时钟ICLK延迟90度的相位的第二分频时钟QCLK。在一个实施例中，D1至D16可以分别是第一数据DATA<1>至第16数据DATA<16>。
如图6中所示，在第一时钟CLK_INV的低电平时段与第三分频时钟IBCLK的低电平时段重合的时间期间，第二锁存电路1212可以感测第二数据D2。在该重合时间期间，第一时钟CLK_INV的低电平时段和第二时钟CLK90的低电平时段可以重合，该第一时钟CLK_INV是第二分频时钟QCLK的反相信号QCLK_INV，该第二时钟CLK90是具有从第二分频时钟QCLK延迟90度的相位的第三分频时钟IBCLK。
如图6中所示，在第一时钟CLK_INV的低电平时段与第四分频时钟QBCLK的低电平时段重合的时间期间，第三锁存电路1213可以感测第三数据D3。在该重合时间期间，第一时钟CLK_INV的低电平时段和第二时钟CLK90的低电平时段可以重合，该第一时钟CLK_INV是第三分频时钟IBCLK的反相信号IBCLK_INV，该第二时钟CLK90是具有从第三分频时钟IBCLK延迟90度的相位的第四分频时钟QBCLK。
如图6中所示，在第一时钟CLK_INV的低电平时段与第一分频时钟ICLK的低电平时段重合的时间期间，第四锁存电路1214可以感测第四数据D4。在该重合时间期间，第一时钟CLK_INV的低电平时段和第二时钟CLK90的低电平时段可以重合，该第一时钟CLK_INV是第四分频时钟QBCLK的反相信号QBCLK_INV，该第二时钟CLK90是具有从第四分频时钟QBCLK延迟90度的相位的第一分频时钟ICLK。
与在不使分频时钟ICLK、QCLK、IBCLK和QBCLK反相的情况下在分频时钟ICLK、QCLK、IBCLK和QBCLK中的每个分频时钟的高电平时段和每个分频时钟的经90度相位延迟的时钟的高电平时段中感测数据相比，数据感测定时可以提前。
由于生成了与用于分频时钟ICLK、QCLK、IBCLK和QBCLK中的每个分频时钟在锁存电路1211至1214中的反相的时间ΔT相对应的定时裕量，因此可以防止连续输入的数据Dl至D16的感测时段相互重叠或减轻相互重叠。
图7是说明根据一个实施例的数据感测定时的定时图。
参考图7，可以在感测时段OPCLK_P期间感测数据，该感测时段OPCLK_P从分频时钟DCLK被反相的第一时钟DCLK_INV的低电平时段与具有从分频时钟DCLK延迟90度的相位的第二时钟CLK90的低电平时段重合的第一定时T1开始设置。
因此，由于与从分频时钟DCLK的高电平时段与具有从分频时钟DCLK延迟90度的相位的第二时钟CLK90的高电平时段重合的第二定时T2开始设置的感测时段OPCLK_N期间感测数据相比，感测定时从第二定时T2提前到第一定时T1，因此数据输出速度可以被改进。
此外，由于与用于通过使分频时钟DCLK反相来生成第一时钟CLK_INV的时间相对应的定时裕量ΔT，可以防止或减轻连续感测的数据之间的冲突。
本公开的上述实施例旨在说明实施例，而非限制实施例。各种备选方案和等同物是可能的。实施例不限于本文描述的实施例。实施例也不限于任何特定类型的半导体设备。鉴于本公开，其他添加、减少或修改是明显的，并且旨在落入所附权利要求的范围内。

Claims (17)

1.一种半导体装置，包括：
存储器控制器；以及
数据存储，被配置成与从所述存储器控制器提供的时钟信号同步地输入和输出数据，
其中所述数据存储包括：
存储器单元阵列；以及
数据输出装置，被配置成：在第一时钟的低电平时段和第二时钟的低电平时段期间，通过感测读取数据的逻辑电平来从所述存储器单元阵列输出所述读取数据，所述第一时钟是所述时钟信号的分频时钟的反相信号，所述第二时钟具有从所述分频时钟的设定相位延迟量。
2.根据权利要求1所述的半导体装置，其中所述数据输出装置包括：
时钟生成电路，被配置成响应于所述时钟信号而生成具有彼此不同的相位的多个分频时钟；
触发电路，被配置成：接收所述读取数据，并且根据所述读取数据的逻辑电平，与所述第一时钟以及所述第二时钟同步地输出驱动信号；以及
数据输出驱动器，被配置成：通过根据所述驱动信号的逻辑电平驱动所述读取数据来生成输出数据。
3.根据权利要求2所述的半导体装置，其中所述分频时钟具有比所述时钟信号低的频率。
4.根据权利要求2所述的半导体装置，其中所述分频时钟之间的相位差被设置为360度/分频时钟数目。
5.根据权利要求2所述的半导体装置，其中所述时钟生成电路被配置成：生成具有比所述时钟信号低的频率的第一分频时钟、从所述第一分频时钟延迟所述设定相位延迟量的第二分频时钟、从所述第二分频时钟延迟所述设定相位延迟量的第三分频时钟、以及从所述第三分频时钟延迟所述设定相位延迟量的第四分频时钟。
6.根据权利要求5所述的半导体装置，其中所述触发电路包括：
第一锁存电路，被配置成：与所述第一分频时钟的反相信号以及所述第二分频时钟同步地感测第一读取数据；
第二锁存电路，被配置成：与所述第二分频时钟的反相信号以及所述第三分频时钟同步地感测第二读取数据；
第三锁存电路，被配置成：与所述第三分频时钟的反相信号以及所述第四分频时钟同步地感测第三读取数据；以及
第四锁存电路，被配置成：与所述第四分频时钟的反相信号以及所述第一分频时钟同步地感测第四读取数据。
7.根据权利要求2所述的半导体装置，其中所述触发电路包括：
传感器，被配置成：通过在所述第一时钟的所述低电平时段和所述第二时钟的所述低电平时段期间感测所述读取数据的所述逻辑电平，将与所述读取数据的所述逻辑电平相对应的第一锁存信号施加到第一输出节点，并且将与所述读取数据的所述逻辑电平相对应的第二锁存信号施加到第二输出节点；
充电电路，被配置成：响应于所述第一时钟和所述第二时钟，对所述第一输出节点的电位和所述第二输出节点的电位进行维持或放电；以及
输出器，被配置成：响应于所述第一锁存信号和所述第二锁存信号，输出上升数据和下降数据。
8.根据权利要求7所述的半导体装置，其中所述驱动信号包括上升驱动信号和下降驱动信号，并且
所述触发电路还包括：
第一寄存器，被配置成响应于所述上升数据而输出所述上升驱动信号；以及
第二寄存器，被配置成响应于所述下降数据而输出所述下降驱动信号。
9.一种数据输出装置，包括：
时钟生成电路，被配置成：响应于从外部设备提供的时钟信号，生成具有彼此不同的相位的多个分频时钟；
触发电路，被配置成：从存储器单元阵列接收读取数据，并且在第一时钟的低电平时段和第二时钟的低电平时段期间，根据所述读取数据的逻辑电平输出驱动信号，所述第一时钟是所述多个分频时钟中的每个分频时钟的反相信号，所述第二时钟从所述分频时钟被延迟设定相位延迟量；以及
数据输出驱动器，被配置成：通过根据所述驱动信号的逻辑电平驱动所述读取数据来生成输出数据。
10.根据权利要求9所述的数据输出装置，其中所述分频时钟中的每个分频时钟具有比所述时钟信号低的频率。
11.根据权利要求9所述的数据输出装置，其中所述分频时钟之间的相位差被设置为360度/分频时钟数目。
12.根据权利要求9所述的数据输出装置，其中所述时钟生成电路被配置成：生成具有比所述时钟信号低的频率的第一分频时钟、从所述第一分频时钟延迟所述设定相位延迟量的第二分频时钟、从所述第二分频时钟延迟所述设定相位延迟量的第三分频时钟、以及从所述第三分频时钟延迟所述设定相位延迟量的第四分频时钟。
13.根据权利要求12所述的数据输出装置，其中所述触发电路包括：
锁存器，被配置成：关于所述第一分频时钟至所述第四分频时钟中的每个分频时钟，在所述第一时钟的所述低电平时段和所述第二时钟的所述低电平时段期间，通过感测所述读取数据的所述逻辑电平来输出锁存信号；以及
寄存器，被配置成：根据所述锁存信号的逻辑电平来输出所述驱动信号。
14.根据权利要求13所述的数据输出装置，其中所述锁存器包括：
第一锁存电路，被配置成：与所述第一分频时钟的反相信号以及所述第二分频时钟同步地感测第一读取数据；
第二锁存电路，被配置成：与所述第二分频时钟的反相信号以及所述第三分频时钟同步地感测第二读取数据；
第三锁存电路，被配置成：与所述第三分频时钟的反相信号以及所述第四分频时钟同步地感测第三读取数据；以及
第四锁存电路，被配置成：与所述第四分频时钟的反相信号以及所述第一分频时钟同步地感测第四读取数据。
15.根据权利要求9所述的数据输出装置，其中所述触发电路包括：
传感器，被配置成：在所述第一时钟的所述低电平时段和所述第二时钟的所述低电平时段期间，将通过感测所述读取数据的所述逻辑电平生成的锁存信号施加到输出节点；
充电电路，被配置成：响应于所述第一时钟和所述第二时钟，对所述输出节点的电位进行维持或放电；以及
输出器，被配置成响应于所述锁存信号而输出所述驱动信号。
16.根据权利要求15所述的数据输出装置，其中所述传感器包括第一锁存器和第二锁存器，所述第一锁存器被配置成将与所述读取数据的所述逻辑电平相对应的第一锁存信号施加到第一输出节点，所述第二锁存器被配置成将与所述读取数据的所述逻辑电平相对应的第二锁存信号施加到第二输出节点，并且
所述输出器被配置成：响应于所述第一锁存信号和所述第二锁存信号而输出上升数据和下降数据。
17.根据权利要求16所述的数据输出装置，其中所述驱动信号包括上升驱动信号和下降驱动信号，并且
所述触发电路还包括：
第一寄存器，被配置成响应于所述上升数据而输出所述上升驱动信号；以及
第二寄存器，被配置成响应于所述下降数据而输出所述下降驱动信号。
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