KR102047825B1 - 분주 클록 생성 장치 및 분주 클록 생성 방법 - Google Patents

분주 클록 생성 장치 및 분주 클록 생성 방법 Download PDF

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Abstract

분주 클록 생성 장치 및 분주 클록 생성 방법이 제공된다. 상기 분주 클록 생성 장치는 내부 클록 신호에 동기된 칩 선택 신호를 생성하는 칩 선택 플립플롭, 제1 분주 클록 신호를 이용하여 복수의 제2 분주 이븐(even)/오드(odd) 클록 신호를 생성하고, 상기 내부 클록 신호를 출력하는 클록 분주 유닛, 및 상기 내부 클록 신호에 동기된 칩 선택 신호를 이용하여 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하는 클록 비교기를 포함하되, 상기 클록 분주 유닛은 상기 클록 비교기의 선택 결과에 따라, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 이용하여, 상기 내부 클록 신호를 분주한다.

Description

분주 클록 생성 장치 및 분주 클록 생성 방법{Divided clock generating device and divided clock generating method}
본 발명은 분주 클록 생성 장치 및 분주 클록 생성 방법에 관한 것이다.
분주기는 어떠한 주파수를 갖는 신호를 입력받고, 입력 신호의 주파수보다 낮은 주파수를 갖는 신호를 출력하는 장치이다. 입력 신호의 주파수와 출력 신호의 주파수는 정수비일 수도 있고, 정수비가 아닐 수도 있다. 이와 같은 분주기는 플립플롭을 이용하여 구성할 수 있다.
본 발명이 해결하려는 과제는, 제1 사이클 타임을 갖는 클록 신호와 제2 사이클 타임을 갖는 클록 신호를 생성할 수 있는 분주 클록 생성 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 제1 사이클 타임을 갖는 클록 신호와 제2 사이클 타임을 갖는 클록 신호를 생성할 수 있는 분주 클록 생성 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 분주 클록 생성 장치의 일 태양은 내부 클록 신호에 동기된 칩 선택 신호를 생성하는 칩 선택 플립플롭, 제1 분주 클록 신호를 이용하여 복수의 제2 분주 이븐(even)/오드(odd) 클록 신호를 생성하고, 상기 내부 클록 신호를 출력하는 클록 분주 유닛, 및 상기 내부 클록 신호에 동기된 칩 선택 신호를 이용하여 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하는 클록 비교기를 포함하되, 상기 클록 분주 유닛은 상기 클록 비교기의 선택 결과에 따라, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 이용하여, 상기 내부 클록 신호를 분주한다.
본 발명의 몇몇 실시예에서, 상기 클록 분주 유닛은 상기 제1 분주 클록 신호의 폴링 에지(falling edge)에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클록 분주 유닛은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 서로 게이팅(gating)하고, 상기 게이팅 결과를 상기 분주된 내부 클록 신호로 출력하는 클록 게이팅 로직부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 내부 클록 신호에 동기된 커맨드 신호를 이용하여, 상기 클록 비교기에 제공되는 상기 내부 클록 신호에 동기된 칩 선택 신호를 차단하는 무연산 검출기를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 클록 분주 유닛은 상기 제1 분주 클록 바 신호의 라이징 에지(rising edge)에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하고, 상기 제1 분주 클록 바 신호는 상기 제1 분주 클록 신호의 상보 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 클록 분주 유닛은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 먹스(mux)하고, 상기 먹스 결과를 상기 분주된 내부 클록 신호로 출력하는 클록 먹스부를 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 내부 클록 신호는 최초에 상기 제1 분주 클록 신호로 출력되고, 상기 클록 비교기는 상기 제1 분주 클록 신호와 상기 복수의 제2 분주 이븐/오드 클록 신호의 딜레이를 비교하여, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택할 수 있다.
본 발명의 몇몇 실시예에서, 상기 제2 분주 클록 신호의 주파수는 상기 제1 분주 클록 신호의 주파수의 1/2 배일 수 있다.
본 발명의 몇몇 실시예에서, 상기 내부 클록 신호는 최초에 상기 제1 분주 클록 신호로 출력되고, 상기 제1 분주 클록 신호의 딜레이와 동일하게 상기 복수의 제2 분주 이븐/오드 클록 신호를 딜레이시켜 상기 클록 비교기에 제공하는 리플리카부를 더 포함할 수 있다.
본 발명의 몇몇 실시예에서, 외부로부터 TTL 레벨의 칩 선택 신호를 입력받고, 상기 TTL 레벨의 칩 선택 신호를 CMOS 레벨의 칩 선택 신호로 변환하여, 상기 칩 선택 플립플롭에 공급하는 칩 선택 버퍼를 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 분주 클록 생성 방법의 일 태양은 내부 클록 신호로 제1 분주 클록 신호를 출력하고, 상기 제1 분주 클록 신호를 이용하여 복수의 제2 분주 이븐/오드 클록 신호를 생성하고, 상기 내부 클록 신호에 동기된 칩 선택 신호를 생성하고, 상기 내부 클록 신호에 동기된 칩 선택 신호를 이용하여 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하고, 상기 선택 결과에 따라, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 이용하여, 상기 내부 클록 신호를 분주하는 것을 포함한다.
본 발명의 몇몇 실시예에서, 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하는 것은, 상기 제1 분주 클록 바 신호의 폴링 에지에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하고, 상기 제1 분주 클록 바 신호는 상기 제1 분주 클록 신호의 상보 신호일 수 있다.
본 발명의 몇몇 실시예에서, 상기 선택 결과에 따라, 내부 클록 신호를 출력하는 것은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 서로 게이팅하고, 상기 게이팅 결과를 상기 분주된 내부 클록 신호로 출력하는 것을 포함할 수 있다.
본 발명의 몇몇 실시예에서, 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하는 것은, 상기 제1 분주 클록 신호의 라이징 에지에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성할 수 있다.
본 발명의 몇몇 실시예에서, 상기 선택 결과에 따라, 내부 클록 신호를 출력하는 것은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 먹스하고, 상기 먹스 결과를 상기 분주된 내부 클록 신호로 출력하는 것을 포함할 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 실시예에 따른 분주 클록 생성 방법을 설명하기 위한 흐름도이다.
도 2는 도 1의 제2 모드의 내부 클록 신호를 출력하는 스텝을 구체적으로 설명하기 위한 흐름도이다.
도 3은 도 2의 분주 클록 생성 방법에 따라 동작하는 분주 클록 생성 장치를 설명하기 위한 블록도이다.
도 4는 도 3의 분주 클록 생성 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다.
도 5는 도 1의 제2 모드의 내부 클록 신호를 출력하는 스텝의 응용예를 구체적으로 설명하기 위한 흐름도이다.
도 6은 도 5의 분주 클록 생성 방법에 따라 동작하는 분주 클록 생성 장치를 설명하기 위한 블록도이다.
도 7은 도 6의 분주 클록 생성 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다.
도 8은 도 6의 분주 클록 생성 장치의 응용예를 설명하기 위한 블록도이다.
도 9는 본 발명의 실시예에 따른 분주 클록 생성 장치를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
도 10은 도 9의 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는 첨부된 도면을 참조하여, 본 발명의 실시예를 상세하게 설명하기로 한다. 본 발명의 실시예는 예시적으로 DDR(Double Data Rate)3 SDRAM(Synchronous Dynamic RAM) 메모리 장치를 이용하여 설명할 것이다. 그러나, 본 발명의 분주 클록 생성 장치가 예시되지 않은 다른 메모리 장치에 적용될 수 있음은, 본 발명이 속하는 기술 분야의 통상의 기술자에게 자명할 것이다.
도 1은 본 발명의 실시예에 따른 분주 클록 생성 방법을 설명하기 위한 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 분주 클록 생성 방법은 먼저, 제1 모드의 내부 클록 신호를 출력한다(S110). 제1 모드는 예를 들어 정상(normal) 모드일 수 있다. 정상 모드에서는, 내부 클록 신호로 제1 분주 클록 신호를 출력할 수 있다. 제1 분주 클록 신호는 예를 들어 분주되지 않은 클록 신호일 수 있다. 제1 분주 클록 신호는 외부 클록 신호를 버퍼링한 신호일 수 있다.
이어서, 제2 모드를 나타내는 싱크 펄스가 입력되면, 복수의 제2 분주 이븐(even)/오드(odd) 클록 신호를 생성한다(S120). 이 때, 제1 분주 클록 신호를 이용하여 복수의 제2 분주 이븐/오드 클록 신호를 생성할 수 있다. 제2 분주 클록 신호는 예를 들어 제1 분주 클록 신호를 1/n 분주시킨 신호일 수 있다. 여기서, n은 2 이상의 자연수일 수 있다. 이하에서는 설명의 편의를 위하여, 예시적으로 제2 분주 클록 신호는 제1 분주 클록 신호를 1/2 분주시킨 신호인 것으로 설명하기로 한다.
이로써, 제2 분주 클록 신호는 제1 분주 클록 신호에 2주기마다 동기시켜 생성할 수 있다. 제2 분주 이븐 클록 신호는 예를 들어 제1 분주 클록 신호의 0번째(또는 짝수 번째) 펄스(pulse)에 동기시켜 생성된 신호이고, 제2 분주 오드 클록 신호는 예를 들어 제1 분주 클록 신호의 1번째(또는 홀수 번째) 펄스에 동기시켜 생성된 신호일 수 있다. 여기서, x번째는 싱크 펄스가 입력된 시점을 기준으로 구분될 수 있다. 제2 분주 클록 신호는 제1 분주 클록 신호의 라이징(rising) 에지 또는 제1 분주 클록 바 신호의 폴링(falling) 에지에 동기시켜 생성할 수 있다.
이어서, 내부 클록 신호에 동기된 칩 선택 신호를 생성한다(S130). 이 때, 내부 클록 신호로 제1 분주 클록 신호가 출력되고 있으므로, 제1 분주 클록 신호에 동기된 칩 선택 신호가 생성될 수 있다. 칩 선택 신호는 외부 칩 선택 신호를 버퍼링한 신호일 수 있다.
이어서, 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택한다(S140). 이 때, 내부 클록 신호에 동기된 칩 선택 신호를 이용하여, 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택할 수 있다. 이에 관한 상세한 설명은 도 4 및 도 7을 참조하여 후술하기로 한다.
이어서, 제2 모드의 내부 클록 신호를 출력한다(S150). 제2 모드는 예를 들어 기어다운(geardown) 모드일 수 있다. 예시적으로 기어다운 모드에서 출력되는 내부 클록 신호의 주파수는 정상 모드에서의 내부 클록 신호의 주파수의 1/2 배일 수 있다. 그리고, 기어다운 모드에서 출력되는 내부 클록 신호의 사이클 타임(cycle time)은 정상 모드에서 출력되는 내부 클록 신호의 사이클 타임의 2 배일 수 있다.
기어다운 모드에서 출력되는 내부 클록 신호의 듀티는 1/2일 수 있으나, 이에 한정되는 것은 아니다. 기어다운 모드에서 출력되는 내부 클록 신호의 듀티는 1/2보다 작을 수 있다. 즉, 기어다운 모드는 내부 클록 신호의 주파수를 정상 모드에서보다 감소시킨 모드이므로, 내부 클록 신호의 듀티는 문제되지 않는다. 여기서, 듀티는 내부 클록 신호의 한 주기에 대하여 하이(high) 레벨인 시간의 비로 나타낼 수 있다. 제2 모드의 내부 클록 신호는 상기 선택 결과에 따라, 제1 분주 클록 신호와, 상기 선택된 어느 하나의 신호를 이용하여 생성할 수 있다.
도 2는 도 1의 제2 모드의 내부 클록 신호를 출력하는 스텝을 구체적으로 설명하기 위한 흐름도이다. 도 2는 제1 분주 클록 신호의 라이징 에지에 동기시켜 제2 분주 클록 신호를 생성하는 경우를 나타낸다.
도 2를 참조하면, 제2 모드의 내부 클록 신호를 출력하기 위해서, 먼저 제1 분주 클록 신호와, 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 먹스(mux)한다(S152).
이어서, 먹스 결과를 내부 클록 신호로 출력한다(S154). 기어다운 모드에서는, 제1 분주 클록 신호는 비선택되고, 상기 선택된 어느 하나의 신호가 선택되어 출력될 수 있다.
한편, 정상 모드에서는, 정상 모드의 내부 클록 신호가 출력되어야 하므로, 제1 분주 클록 신호가 선택되어 출력될 수 있을 것이다.
도 3은 도 2의 분주 클록 생성 방법에 따라 동작하는 분주 클록 생성 장치를 설명하기 위한 블록도이다.
도 3을 참조하면, 분주 클록 생성 장치(1)는 칩 선택 버퍼(10; CS BUF), 클록 버퍼(20; CLK BUF), 분주 유닛(30a), 칩 선택 플립플롭(40; CS FF), 클록 리플리카부(50); CLK Replica), 클록 비교기(60; CLK Comparator)를 포함한다.
칩 선택 버퍼(10)는 외부 칩 선택 신호를 버퍼링하여, 내부 칩 선택 신호(TCS)를 생성할 수 있다. 외부 칩 선택 신호는 TTL 레벨로 입력될 수 있다. 칩 선택 버퍼(10)는 외부로부터 TTL 레벨의 칩 선택 신호를 입력 받고, 이를 CMOS 레벨로 변환하여 내부 칩 선택 신호(TCS)를 생성할 수 있다. 칩 선택 버퍼(10)는 내부 칩 선택 신호(TCS)를 칩 선택 플립플롭(40)에 공급할 수 있다.
클록 버퍼(20)는 외부 클록 신호를 버퍼링하여, 제1 분주 클록 신호(CK1N)를 생성할 수 있다. 외부 클록 신호는 TTL 레벨로 입력될 수 있다. 클록 버퍼(20)는 외부로부터 TTL 레벨의 클록 신호를 입력 받고, 이를 CMOS 레벨로 변환하여 제1 분주 클록 신호(CK1N)를 생성할 수 있다. 클록 버퍼(20)는 제1 분주 클록 신호(CK1N)를 분주 유닛(30a)에 공급할 수 있다.
분주 유닛(30a)은 내부 클록 신호(CLKA)를 출력할 수 있다. 분주 유닛(30a)은 정상 모드의 내부 클록 신호(CLKA)를 출력하거나, 기어다운 모드의 내부 클록 신호(CLKA)를 출력할 수 있다. 상술한 바와 같이, 기어다운 모드의 내부 클록 신호(CLKA)의 주파수는 정상 모드의 내부 클록 신호(CLKA)의 주파수의 1/2 배일 수 있다. 그리고, 기어다운 모드의 내부 클록 신호(CLKA)의 사이클 타임(cycle time)은 정상 모드의 내부 클록 신호(CLKA)의 사이클 타임의 2 배일 수 있다.
시스템의 파워업(power-up) 또는 리셋(reset)시 정상 모드가 디폴트(default)로 설정될 수 있고, 분주 유닛(30a)은 정상 모드의 내부 클록 신호(CLKA)를 출력할 수 있다. 시스템이 기어다운 모드로 진입하기 위해서는, 먼저 MRS 기어다운 커맨드가 시스템에 입력되고, 이후 무연산(No Operation; NOP) 커맨드와 함께 싱크 펄스가 입력될 수 있다. 싱크 펄스가 입력됨에 따라 시스템이 기어다운 모드로 설정되고, 분주 유닛(30a)은 기어다운 모드의 내부 클록 신호(CLKA)를 출력할 수 있다.
분주 유닛(30a)은 제1 분주 클록 신호(CK1N)를 이용하여 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 이를 위해, 분주 유닛(30a)은 1/2 분주기(31a)를 포함한다. 1/2 분주기(31a)는 제1 분주 클록 신호(CK1N)에 2주기마다 동기시켜 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 1/2 분주기(31a)는 제1 분주 클록 신호(CK1N)의 라이징 에지에 동기시켜 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 1/2 분주기(31a)는 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 클록 리플리카부(50)에 공급할 수 있다. 1/2 분주기(31a)는 기어다운 인에이블 신호(GD_EN)가 입력된 때에 인에이블(enable)되어, 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성하고, 기어다운 인에이블 신호(GD_EN)가 비입력된 때에는 디스에이블(disable)되어, 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성하지 않을 수 있다. 기어다운 인에이블 신호(GD_EN)는 상술한 MRS 기어다운 커맨드에 대응될 수 있다.
칩 선택 플립플롭(40)은 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)를 생성할 수 있다. 칩 선택 플립플롭(40)은 내부 칩 선택 신호(TCS)를 내부 클록 신호(CLKA)에 동기시키고, 이를 클록 비교기(60)에 공급할 수 있다. 내부 클록 신호(CLKA)는 최초에 제1 분주 클록 신호(CK1N)로 출력되므로, 칩 선택 플립플롭(40)은 제1 분주 클록 신호(CK1N)에 동기된 칩 선택 신호(SMP_CS0)를 생성할 수 있다.
클록 리플리카부(50)는 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 딜레이시킬 수 있다. 클록 리플리카부(50)는 제1 분주 클록 신호(CK1N)의 딜레이와 동일하게 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 딜레이시킬 수 있다. 즉, 클록 리플리카부(50)는 클록 버퍼(20)로부터 생성되어, 칩 선택 플립플롭(40)에 내부 클록 신호(CLKA)로 공급되는 제1 분주 클록 신호(CK1N)의 패스(path)를 리플리카하는 것이다. 이로써, 제1 분주 클록 신호(CK1N)와 딜레이된 복수의 제2 분주 이븐/오드 클록 신호(CK2N_ED, CK2N_OD)의 타이밍이 동일하게 조절될 수 있다. 이를 위해, 제1 분주 클록 신호(CK1N)의 딜레이를 사전에 측정하고, 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)에 측정된 딜레이를 부가하도록 클록 리플리카부(50)를 구성할 수 있다. 제1 분주 클록 신호(CK1N)의 딜레이를 측정하기 위해서, 제1 분주 클록 신호(CK1N)에 동기된 칩 선택 신호(SMP_CS0)의 셋업/홀드 마진(setup/hold margin)을 이용할 수 있다. 클록 리플리카부(50)는 딜레이된 복수의 제2 분주 이븐/오드 클록 신호(CK2N_ED, CK2N_OD)를 클록 비교기(60)에 제공할 수 있다.
클록 비교기(60)는 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O) 중 어느 하나의 신호를 선택할 수 있다. 클록 비교기(60)는 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)를 이용하여 상기 어느 하나의 신호를 선택할 수 있다. 클록 비교기(60)는 제1 분주 클록 신호(CLKA)와, 딜레이된 복수의 제2 분주 이븐/오드 클록 신호(CK2N_ED, CK2N_OD)의 딜레이를 비교하여 상기 어느 하나의 신호를 선택할 수 있다.
클록 비교기(60)는 선택 결과로서 기어다운 이븐 신호(GD_E)와 기어다운 오드 신호(GD_O)를 분주 유닛(30a)에 제공할 수 있다. 예시적으로 기어다운 이븐 신호(GD_E)가 하이(high) 레벨인 때(기어다운 오드 신호(GD_O)는 로우(low) 레벨)에는 제2 분주 이븐 클록 신호(CK2N_E)가 선택된 것이고, 기어다운 오드 신호(GD_O)가 하이 레벨인 때(기어다운 이븐 신호(GD_E)는 로우 레벨)에는 제2 분주 오드 클록 신호(CK2N_O)가 선택된 것일 수 있다. 이에 관한 상세한 설명은 도 4를 참조하여 후술하기로 한다.
1/2 분주기(31a)는 클록 비교기(60)의 선택 결과에 따라, 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O) 중 선택된 어느 하나의 신호(CK2N)를 클록 먹스부(32a; CLK Mux)에 공급할 수 있다. 클록 먹스부(32a)는 제1 분주 클록 신호(CK1N)와 상기 선택된 어느 하나의 신호(CK2N)를 먹스할 수 있다. 클록 먹스부(32a)는 먹스 결과를 내부 클록 신호(CLKA)로 출력할 수 있다.
클록 먹스부(32a)는 기어다운 인에이블 신호(GD_EN)가 비입력된 때에는 제1 분주 클록 신호(CK1N)를 선택하여 정상 모드의 내부 클록 신호(CLKA)로 출력하고, 기어다운 인에이블 신호(GD_EN)가 입력된 때에는 상기 선택된 어느 하나의 신호(CK2N)를 선택하여 기어다운 모드의 내부 클록 신호(CLKA)로 출력할 수 있다. 이로써, 기어다운 모드에서 출력되는 내부 클록 신호(CLKA)의 사이클 타임(cycle time)은 정상 모드에서 출력되는 내부 클록 신호(CLKA)의 사이클 타임의 2 배가 될 수 있다.
도 4는 도 3의 분주 클록 생성 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다.
도 4를 참조하면, 제1 분주 클록 신호(CK1N)가 생성되고, 분주 유닛(30a)에 의해 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)가 생성될 수 있다. 싱크 펄스(sync pulse)는 외부 칩 선택 신호(CSn)의 펄스일 수 있다.
먼저, 싱크 펄스(sync pulse)가 입력되고, 분주 유닛(30a)에 의해 제1 분주 클록 신호(CK1N)의 라이징 에지에 동기된 제2 분주 이븐 클록 신호(CK2N_E)가 생성될 수 있다.
분주 유닛(30a)에 의해 내부 클록 신호(CLKA)가 출력될 수 있다. 내부 클록 신호(CLKA)는 최초에 제1 분주 클록 신호(CK1N)로 출력될 수 있다. 이로써, 제1 구간(예를 들어, 0번째 펄스 내지 1번째 펄스)에서 내부 클록 신호(CLKA)의 사이클 타임은 제1 사이클 타임(1NtCK)일 수 있다. 제1 분주 클록 신호(CK1N)는 분주 유닛(30a)을 통과하면서 내부적인 딜레이를 가질 수 있다. 도 4에서 td는 내부적인 딜레이를 도시한 것이다.
이어서, 클록 리플리카에 의해 딜레이된 제2 분주 이븐 클록 신호(CK2N_ED)가 출력될 수 있다. 클록 리플리카는 제1 분주 클록 신호(CK1N)의 딜레이(td)와 동일하게 딜레이된 제2 분주 이븐 클록 신호(CK2N_ED)를 출력할 수 있다.
이어서, 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)가 생성될 수 있다. 구체적으로, 동기된 칩 선택 신호(SMP_CS0)는 내부 클록 신호(CLKA)의 0번째 펄스에 동기될 수 있다. 클록 비교기(60)에 의해, 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)와 딜레이된 제2 분주 이븐/오드 클록 신호(CK2N_ED, CK2N_OD)가 비교될 수 있다. 이 때, 내부 클록 신호(CLKA)로 제1 분주 클록 신호(CK1N)가 출력되고 있으므로, 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)는 제1 분주 클록 신호(CK1N)의 딜레이를 나타낼 수 있다.
도 4에 도시된 바와 같이, 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0)가 입력된 때, 딜레이된 제2 분주 이븐 클록 신호(CK2N_ED)는 하이 레벨이므로, 기어다운 이븐 신호(GD_E)는 하이 레벨을 유지할 수 있다. 반면, 딜레이된 제2 분주 오드 클록 신호(CK2N_OD)는 로우 레벨이므로, 기어다운 오드 신호(GD_O)는 하이 레벨에서 로우 레벨로 변화될 수 있다. 기어다운 이븐/오드 신호(GD_E, GD_O)는 하이 레벨이 디폴트로 설정될 수 있다.
이로써, 클록 비교기(60)에 의해 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O) 중 제2 분주 이븐 클록 신호(CK2N_E)가 선택되고, 클록 먹스부(32a)에 의해 제2 분주 클록 신호(CK2N)가 선택되어 내부 클록 신호(CLKA)로 출력될 수 있다. 제2 분주 클록 신호(CK2N)는 내부 클록 신호(CLKA)의 짝수 번째 펄스부터 제1 분주 클록 신호(CK1N)을 대체하여 출력될 수 있다. 이로써, 제2 구간(예를 들어, 2번째 펄스 이후)에서 내부 클록 신호(CLKA)의 사이클 타임은 제2 사이클 타임(2NtCK)일 수 있다.
한편, 이상에서 도 2 내지 도 4를 참조하여 설명한 실시예에 의하면, 1/2 분주기(31a)와 클록 먹스부(32a)를 사용함에 따라, 정상 모드의 내부 클록 신호에 딜레이가 증가될 수 있다. 즉, 명확하게 도시하지 않았으나, 클록 버퍼(20)와 클록 먹스부(32a) 사이에 리플리카부가 추가로 배치될 수 있다. 이는 클록 먹스부(32a)에 입력되는 제1 분주 클록 신호(CK1N)와 상기 선택된 어느 하나의 신호(CK2N)의 타이밍을 맞추기 위함이다. 이하에서는 상기 딜레이에 따른 내부 시간 지연 없이, 정상 모드의 내부 클록 신호와 기어다운 모드의 내부 클록 신호를 병용할 수 있는 방법을 설명하기로 한다.
도 5는 도 1의 제2 모드의 내부 클록 신호를 출력하는 스텝의 응용예를 구체적으로 설명하기 위한 흐름도이다. 도 5는 제1 분주 클록 신호의 폴링 에지에 동기시켜 제2 분주 클록 신호를 생성하는 경우를 나타낸다.
도 5를 참조하면, 제2 모드의 내부 클록 신호를 출력하기 위해서, 먼저 제1 분주 클록 신호와, 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 서로 게이팅(gating)한다(S156). 이 때, 서로 게이팅한다는 것은, 두 신호가 모두 하이 레벨인 때에만 하이 레벨로 출력되고, 어느 하나의 신호라도 로우 레벨인 때에는 로우 레벨로 출력되는 것을 나타낸다.
이어서, 게이팅 결과를 내부 클록 신호로 출력한다(S158). 기어다운 모드에서는, 제1 분주 클록 신호와, 상기 선택된 어느 하나의 신호가 서로 게이팅되어, 제1 분주 클록 신호의 홀수번째 펄스 또는 짝수번째 펄스만이 출력될 수 있다. 이 때, 기어다운 모드의 내부 클록 신호는 듀티는 1/2보다 작을 수 있다.
한편, 정상 모드에서는, 정상 모드의 내부 클록 신호가 출력되어야 하므로, 제1 분주 클록 신호가 바이패스되어 출력될 수 있을 것이다.
도 6은 도 5의 분주 클록 생성 방법에 따라 동작하는 분주 클록 생성 장치를 설명하기 위한 블록도이다. 설명의 편의를 위하여, 도 3과 차이점을 중점으로 하여 설명하기로 한다.
도 6을 참조하면, 분주 클록 생성 장치(2)는 칩 선택 버퍼(10; CS BUF), 클록 버퍼(20; CLK BUF), 분주 유닛(30b), 칩 선택 플립플롭(40; CS FF), 클록 리플리카부(50; CLK Replica), 클록 비교기(60; CLK Comparator)를 포함한다.
칩 선택 버퍼(10), 클록 버퍼(20), 칩 선택 플립플롭(40), 클록 리플리카부(50), 클록 비교기(60)는 도 3을 참조하여 설명한 바와 실질적으로 동일하게 구성될 수 있다.
분주 유닛(30b)은 제1 분주 클록 신호(CK1N)를 이용하여 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 이를 위해, 분주 유닛(30b)은 1/2 분주기(31b)를 포함한다. 1/2 분주기(31b)는 제1 분주 클록 신호(CK1N)에 2주기마다 동기시켜 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 1/2 분주기(31b)는 제1 분주 클록 바 신호(CK1NB)의 폴링 에지에 동기시켜 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성할 수 있다. 제1 분주 클록 바 신호(CK1NB)는 제1 분주 클록 신호(CK1N)의 상보 신호일 수 있다. 1/2 분주기(31b)는 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O)를 클록 리플리카에 공급할 수 있다. 1/2 분주기(31b)는 기어다운 인에이블 신호(GD_EN)가 입력된 때에 인에이블(enable)되어, 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성하고, 기어다운 인에이블 신호(GD_EN)가 비입력된 때에는 디스에이블(disable)되어, 제2 분주 클록 신호(CK2N_E, CK2N_O)를 생성하지 않을 수 있다. 기어다운 인에이블 신호(GD_EN)는 상술한 MRS 기어 다운 커맨드에 대응될 수 있다.
1/2 분주기(31b)는 클록 비교기(60)의 선택 결과에 따라, 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O) 중 선택된 어느 하나의 신호(CK2N)를 클록 게이팅 로직부(32b; CLK Gating Logic)에 공급할 수 있다. 클록 게이팅 로직부(32b)는 제1 분주 클록 신호(CK1N)와 상기 선택된 어느 하나의 신호(CK2N)를 서로 게이팅할 수 있다. 클록 게이팅 로직부(32b)는 게이팅 결과를 내부 클록 신호(CLKA)로 출력할 수 있다. 한편, 1/2 분주기(31b)는 기어다운 인에이블 신호(GD_EN)가 비입력된 때에는 디스에이블되어, 제1 분주 클록 신호를 생성하지 않고, 하이 레벨의 신호를 클록 게이팅 로직부(32b)에 공급할 수 있다.
클록 게이팅 로직부(32b)는 정상 모드에서는 제1 분주 클록 신호(CK1N)을 내부 클록 신호(CLKA)로 출력할 수 있고, 기어다운 모드에서는 상기 선택된 어느 하나의 신호(CK2N)으로 제1 분주 클록 신호(CK1N)을 게이팅하여, 제1 분주 클록 신호(CK1N)의 홀수번째 펄스 또는 짝수번째 펄스만을 내부 클록 신호(CLKA)로 출력할 수 있다. 이로써, 기어다운 모드에서 출력되는 내부 클록 신호(CLKA)의 사이클 타임(cycle time)은 정상 모드에서 출력되는 내부 클록 신호(CLKA)의 사이클 타임의 2 배가 될 수 있다.
도 7은 도 6의 분주 클록 생성 장치에서 몇몇 신호의 변화를 나타내는 타이밍도이다. 설명의 편의를 위하여, 도 4와 차이점을 중점으로 하여 설명하기로 한다.
도 7을 참조하면, 먼저, 싱크 펄스(sync pulse)가 입력되고, 도 4와는 달리, 분주 유닛(30b)에 의해 제1 분주 클록 바 신호(CK1NB)의 폴링 에지에 동기된 제2 분주 이븐 클록 신호(CK2N_E)가 생성될 수 있다.
분주 유닛(30b)에 의해 내부 클록 신호(CLKA)가 출력될 수 있다. 내부 클록 신호(CLKA)는 최초에 제1 분주 클록 신호(CK1N)로 출력될 수 있다. 이로써, 제1 구간(예를 들어, 0번째 펄스 내지 1번째 펄스)에서 내부 클록 신호(CLKA)의 사이클 타임은 제1 사이클 타임(1NtCK)일 수 있다.
클록 비교기(60)에 의해 복수의 제2 분주 이븐/오드 클록 신호(CK2N_E, CK2N_O) 중 제2 분주 이븐 클록 신호(CK2N_E)가 선택되고, 클록 게이팅 로직부(32b)에 의해 제2 분주 이븐 클록 신호(CK2N_E)로 제1 분주 클록 신호(CK1N)가 게이팅되고, 게이팅 결과가 내부 클록 신호(CLKA)로 출력될 수 있다. 게이팅 결과는 내부 클록 신호(CLKA)의 짝수 번째 펄스부터 제1 분주 클록 신호(CK1N)을 대체하여 출력될 수 있다.
도 8은 도 6의 분주 클록 생성 장치의 응용예를 설명하기 위한 블록도이다. 설명의 편의를 위하여, 도 6과 차이점을 중점으로 하여 설명하기로 한다.
도 8을 참조하면, 분주 클록 생성 장치(3)는 칩 선택 버퍼(10; CS BUF), 클록 버퍼(20; CLK BUF), 분주 유닛(30b), 칩 선택 플립플롭(40; CS FF), 클록 리플리카부(50; CLK Replica), 클록 비교기(60; CLK Comparator), 무연산 검출기(70; NOP Detecter)를 포함한다.
칩 선택 버퍼(10), 클록 버퍼(20), 분주 유닛(30b), 칩 선택 플립플롭(40), 클록 리플리카부(50), 클록 비교기(60)는 도 6을 참조하여 설명한 바와 실질적으로 동일하게 구성될 수 있다.
무연산 검출기(70)는 칩 선택 플립플롭(40)과 클록 비교기(60) 사이에 배치될 수 있다. 무연산 검출기(70)는 내부 클록 신호(CLKA)에 동기된 커맨드 신호(SMP_CMDs)가 입력되는지를 검출할 수 있다. 상술한 바와 같이, 시스템이 기어다운 모드로 진입하기 위해서는, 무연산 커맨드와 함께 싱크 펄스가 입력되는데, MRS 기어다운 커맨드가 입력된 후 무연산 커맨드가 입력되기 전 구간에서, 칩 선택 신호를 수반하지 않는 커맨드가 입력될 수 있다. 이 경우 시스템이 기어다운 모드로 오동작할 수 있으므로, 무연산 검출기(70)는 내부 클록 신호(CLKA)에 동기된 커맨드 신호(SMP_CMDs)가 입력되는지를 검출하는 것이다. 무연산 검출기(70)는 내부 클록 신호(CLKA)에 동기된 커맨드 신호(SMP_CMDs)가 검출되는 경우, 클록 비교기(60)에 제공되는 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0D)를 차단하고, 검출되지 않는 경우에만 내부 클록 신호(CLKA)에 동기된 칩 선택 신호(SMP_CS0D)를 클록 비교기(60)에 제공할 수 있다.
한편, 도 8은 도 6의 분주 클록 생성 장치의 응용예를 설명하였으나, 상술한 무연산 검출기는 도 3의 분주 클록 생성 장치(1)에도 실질적으로 동일하게 적용될 수 있다.
도 9는 본 발명의 실시예에 따른 분주 클록 생성 장치를 포함하는 메모리 장치를 설명하기 위한 블록도이다.
도 9를 참조하면, 메모리 장치(1000)는 커맨드 제어 로직(1100; COMMAND CONTROL LOGIC), 어드레스 레지스터부(1200; ADDRESS REGS), 로우 어드레스 제어부(1300; ROW ADDRESS CONTROLLER), 컬럼 어드레스 제어부(1400; COLUMN ADDRESS CONTROLLER), 메모리 셀 어레이(1500; MEMORY CELL ARRAY), 센스 앰프/라이트 드라이버(1600; SENSE AMPS/WRITE DRIVERS), 데이터 입출력부(1700; DATA I/O)를 포함한다.
커맨드 제어 로직(1100)은 내부 커맨드 신호(INT_CMD)를 생성하도록 구성된다. 커맨드 제어 로직(1100)은 커맨드 레지스터부(1100; COMMAND REGS)와 커맨드 디코더부(1120; COMMAND DECODER)를 포함하여 구성될 수 있다. 커맨드 레지스터부(1100)는 커맨드 신호(CMD), 칩 선택 신호(CS), 클록 신호(CLK)를 입력받고, 상기 신호들을 내부 클록 신호에 동기시킬 수 있다. 커맨드 디코더부(1120)는 커맨드 레지스터부(1110)로부터 동기된 커맨드 신호(SMP_CMD), 동기된 칩 선택 신호(SMP_CS)를 입력받고, 상기 신호들을 이용하여 내부 커맨드 신호(INT_CMD)를 생성할 수 있다.
커맨드 제어 로직(1100)은 내부 클록 신호를 생성하는 분주 클록 생성 장치(1111)를 포함할 수 있다. 분주 클록 생성 장치는 제1 모드에서 제1 사이클 타임을 갖는 내부 클록 신호를 출력하고, 제2 모드에서 제2 사이클 타임을 갖는 내부 클록 신호를 출력할 수 있다. 분주 클록 생성 장치(1111)는 도 3, 도 6 및 도 8을 참조하여 설명한 분주 클록 생성 장치(1~3)와 실질적으로 동일하게 제공될 수 있다.
어드레스 레지스터부(1200)는 어드레스 신호(ADDR), 뱅크 어드레스 신호(BA)를 입력받고, 상기 신호들을 내부 클록 신호에 동기시키도록 구성된다.
도 9에서, 분주 클록 생성 장치(1111)는 커맨드 레지스터부(1110)의 일부 구성 요소로 포함되는 것으로 도시하였으나, 분주 클록 생성 장치(1111)는 커맨드 레지스터부(1110)와 별개로 구성되어 커맨드 제어 로직(1100)의 일부 구성 요소로 포함될 수도 있다.
로우 어드레스 제어부(1300)는 내부 커맨드 신호(INT_CMD)와 동기된 어드레스/뱅크 어드레스 신호(SMP_ADDR/BA)를 입력받고, 메모리 셀 어레이(1500)에 로우 어드레스 신호(RAi)를 전송하도록 구성된다.
컬럼 어드레스 제어부(1400)는 내부 커맨드 신호(INT_CMD)와 동기된 어드레스/뱅크 어드레스 신호(SMP_ADDR/BA)를 입력받고, 센스 앰프/라이트 드라이버(1600)에 컬럼 어드레스 신호(CAi)를 전송하도록 구성된다.
메모리 셀 어레이(1500)는 데이터를 저장하는 복수의 메모리 셀을 포함하도록 구성된다.
센스 앰프/라이트 드라이버(1600)는 로우 어드레스 신호(RAi)와 컬럼 어드레스 신호(CAi)에 대응되어 선택된 메모리 셀로부터 데이터를 판독하도록 구성된다. 센스 앰프/라이트 드라이버(1600)는 선택된 메모리 셀에 데이터를 기입할 수도 있다.
데이터 입출력부(1700)는 외부 시스템에 데이터 신호(DQ)를 송수신하고, 메모리 셀 어레이(1500)에 라이트(write)하기 위한 내부 데이터 신호(DATAi)를 센스 앰프/라이트 드라이버(1600)에 송신하거나, 메모리 셀 어레이(1500)로부터 리드(read)한 내부 데이터 신호(DATAi)를 센스 앰프/라이트 드라이버(1600)로부터 수신하도록 구성된다.
도 10은 도 9의 메모리 장치를 포함하는 전자 시스템을 설명하기 위한 블록도이다.
도 10을 참조하면, 전자 시스템(2000)은 제어 장치(2100; CONTROLLER), 인터페이스(2200; INTERFACE), 입출력 장치(2300; I/O), 기억 장치(2400; MEMORY), 전원 공급 장치(2500; POWER SUPPLY), 버스(2600; BUS)를 포함할 수 있다.
제어 장치(2100), 인터페이스(2200), 입출력 장치(2300), 기억 장치(2400), 전원 공급 장치(2500) 는 버스(2600)를 통하여 서로 결합될 수 있다. 버스(2600)는 데이터들이 이동되는 통로(path)에 해당한다.
제어 장치(2100)는 마이크로프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함하여 데이터를 처리할 수 있다.
인터페이스(2200)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(2200)는 유선 또는 무선 형태일 수 있다. 예시적으로 인터페이스(2200)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
입출력 장치(2300)는 키패드(keypad) 및 디스플레이 장치 등을 포함하여 데이터를 입출력할 수 있다.
기억 장치(2400)는 데이터 및/또는 명령어 등을 저장할 수 있다. 도 9를 참조하여 설명한 메모리 장치(1000)는 기억 장치(2400)의 일부 구성요소로 제공될 수 있다.
전원 공급 장치(2500)는 외부에서 입력된 전원을 변환하여, 각 구성요소(2100~2400)에 제공할 수 있다.
이외에도, 도 9를 참조하여 설명한 메모리 장치(1000)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.
본 발명의 실시예들과 관련하여 설명된 방법 또는 알고리즘의 단계는 프로세서에 의해 실행되는 하드웨어, 소프트웨어 모듈, 또는 그 2 개의 결합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터, 하드 디스크, 착탈형 디스크, CD-ROM, 또는 당업계에 알려진 임의의 다른 형태의 컴퓨터로 읽을 수 있는 기록 매체에 상주할 수도 있다. 예시적인 기록 매체는 프로세서에 커플링되며, 그 프로세서는 기록 매체로부터 정보를 판독할 수 있고 기록 매체에 정보를 기입할 수 있다. 다른 방법으로, 기록 매체는 프로세서와 일체형일 수도 있다. 프로세서 및 저장 매체는 주문형 집적회로(ASIC) 내에 상주할 수도 있다. ASIC는 사용자 단말기 내에 상주할 수도 있다. 다른 방법으로, 프로세서 및 저장 매체는 사용자 단말기 내에 개별 컴포넌트로서 상주할 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 칩 선택 버퍼 20: 클록 버퍼
30a, 30b: 분주 유닛 40: 칩 선택 플립플롭
50: 클록 리플리카부 60: 클록 비교기
70: 무연산 검출기

Claims (10)

  1. 내부 클록 신호에 동기된 칩 선택 신호를 생성하는 칩 선택 플립플롭;
    제1 분주 클록 신호 또는 상기 제1 분주 클록 신호의 상보 신호인 제1 분주 클록 바 신호의 기설정된 에지에 동기시켜 복수의 제2 분주 이븐(even)/오드(odd) 클록 신호를 생성하고, 상기 내부 클록 신호를 출력하는 클록 분주 유닛; 및
    상기 내부 클록 신호에 동기된 칩 선택 신호를 이용하여 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하는 클록 비교기를 포함하되,
    상기 클록 분주 유닛은 상기 클록 비교기의 선택 결과에 따라, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 이용하여, 상기 내부 클록 신호를 분주하는, 분주 클록 생성 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 클록 분주 유닛은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 서로 게이팅(gating)하고, 상기 게이팅 결과를 상기 분주된 내부 클록 신호로 출력하는 클록 게이팅 로직부를 포함하는, 분주 클록 생성 장치.
  4. 제1항에 있어서,
    상기 클록 분주 유닛은 상기 제1 분주 클록 신호 또는 상기 제1 분주 클록 바 신호의 폴링 에지(falling edge) 또는 라이징 에지(rising edge)에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하는, 분주 클록 생성 장치.
  5. 제4항에 있어서,
    상기 클록 분주 유닛은, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 먹스(mux)하고, 상기 먹스 결과를 상기 분주된 내부 클록 신호로 출력하는 클록 먹스부를 포함하는, 분주 클록 생성 장치.
  6. 제1항에 있어서,
    상기 내부 클록 신호로 최초에 상기 제1 분주 클록 신호가 출력되고,
    상기 클록 비교기는 상기 제1 분주 클록 신호와 상기 복수의 제2 분주 이븐/오드 클록 신호의 딜레이를 비교하여, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하는, 분주 클록 생성 장치.
  7. 제1항에 있어서,
    상기 내부 클록 신호로 최초에 상기 제1 분주 클록 신호가 출력되고,
    상기 제1 분주 클록 신호의 딜레이와 동일하게 상기 복수의 제2 분주 이븐/오드 클록 신호를 딜레이시켜 상기 클록 비교기에 제공하는 리플리카부를 더 포함하는, 분주 클록 생성 장치.
  8. 내부 클록 신호로 제1 분주 클록 신호를 출력하고,
    상기 제1 분주 클록 신호 또는 상기 제1 분주 클록 신호의 상보 신호인 제1 분주 클록 바 신호의 기설정된 에지에 동기시켜 복수의 제2 분주 이븐/오드 클록 신호를 생성하고,
    상기 내부 클록 신호에 동기된 칩 선택 신호를 생성하고,
    상기 내부 클록 신호에 동기된 칩 선택 신호를 이용하여 상기 복수의 제2 분주 이븐/오드 클록 신호 중 어느 하나의 신호를 선택하고,
    상기 선택 결과에 따라, 상기 제1 분주 클록 신호와, 상기 복수의 제2 분주 이븐/오드 클록 신호 중 선택된 어느 하나의 신호를 이용하여, 상기 내부 클록 신호를 분주하는 것을 포함하는, 분주 클록 생성 방법.
  9. 삭제
  10. 제8항에 있어서,
    상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하는 것은, 상기 제1 분주 클록 신호 또는 상기 분주 클록 바 신호의 폴링 에지 또는 라이징 에지에 동기시켜 상기 복수의 제2 분주 이븐/오드 클록 신호를 생성하는, 분주 클록 생성 방법.
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