KR20030083921A - 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치 - Google Patents

시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치 Download PDF

Info

Publication number
KR20030083921A
KR20030083921A KR1020020022322A KR20020022322A KR20030083921A KR 20030083921 A KR20030083921 A KR 20030083921A KR 1020020022322 A KR1020020022322 A KR 1020020022322A KR 20020022322 A KR20020022322 A KR 20020022322A KR 20030083921 A KR20030083921 A KR 20030083921A
Authority
KR
South Korea
Prior art keywords
clock signal
reference clock
subsystem
chip
response
Prior art date
Application number
KR1020020022322A
Other languages
English (en)
Inventor
정현승
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020020022322A priority Critical patent/KR20030083921A/ko
Publication of KR20030083921A publication Critical patent/KR20030083921A/ko

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/08—Clock generators with changeable or programmable clock frequency

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manipulation Of Pulses (AREA)
  • Logic Circuits (AREA)

Abstract

시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호 발생 방법 및 장치가 개시된다. 본 발명에 따른 클럭 신호 발생 방법은, 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호를 발생하는 방법에 있어서, (a) 기준 클럭 신호를 M(M은 3 이상의 홀수인 자연수) 분주하여 출력하는 단계, (b) 상기 기준 클럭 신호의 상승 에지에 응답하여 제 1 서브 시스템을 구동하는 단계, (c) 상기 기준 클럭 신호를 M 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 한다. 상기 클럭 신호 발생 방법은 (d) 상기 기준 클럭 신호를 M 이상의 홀수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다. 상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
본 발명에 따른 클럭 신호 발생 방법 및 시스템 온 칩은, 시스템 온 칩에 장착되는 복수개의 서브 시스템을 서로 다른 타이밍에 구동함으로써 피크 전류를 줄이고 피크 전력 소모를 줄일 수 있는 장점이 있다.

Description

시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한 클럭 신호 발생 방법 및 장치{The method for reducing the peak power consumption of system on chip and device thereof}
본 발명은 클럭 신호 발생 방법에 관한 것으로서, 특히 시스템 온 칩 상의 복수개의 서브 시스템을 구동할 때 발생되는 피크 전압 레벨을 줄이기 위한 클럭 신호 발생 방법에 관한 것이다.
오늘날 휴대용 전자 제품 시장이 점차로 넓어지는 추세에 있고 따라서 제품의 전력 소모를 줄이는 것이 제품의 시장 경쟁력을 결정하는 중요한 문제로 대두되고 있다.
제품의 전력 소모를 줄이기 위한 방법으로 회로 설계나 공정 프로세서 등에서 많은 방법들이 개발되고 있으며, 반도체 칩의 설계 시에도 전력 소모를 줄이기 위한 여러 가지 설계 방법들이 소개되고 있다.
특히 시스템 온 칩(System On Chip)의 기술 발전으로 2개 이상의 프로세서(Processor)들이 하나의 칩에 실장 되고 이에 따른 복잡한 시스템 버스 아키텍쳐(system bus architecture)가 요구되고 있다.
도 1은 종래의 기준 클럭 신호와 이를 분주한 클럭 신호를 기준으로 데이터를 제어하는 경우를 설명하는 타이밍 도이다.
두개 이상의 서브 시스템을 가지는 시스템 온 칩에 있어서, 각각의 서브 시스템은 서로 다른 버스 시스템을 가지며, 각각의 버스 시스템에서 일어나는 데이터전송은 모두 기준 클럭 신호에 동기(Synchronous)된 동작으로 이루어진다.
이때 대부분의 서브 시스템은 기준 클럭 신호의 상승 에지나 하강 에지 중 하나를 기준으로 동작되며 이를 싱글 트랜지션(Signal Transition)이라고 한다. 서브 시스템은 기준 클럭 신호의 상승 에지나 하강 에지 중 하나에 동기 되어 동작되므로 시스템 온 칩 전체 입장에서 보면 피크 전력의 소모가 기준 클럭 신호의 에지에서 발생 될 수 있다.
도 1을 참조하여 싱글 트랜지션을 설명한다. 도 1의 기준 클럭 신호(CLK)의 상승 에지에서 데이터(DATA)의 제어가 이루어진다. 또한 기준 클럭 신호(CLK)를 2 분주 한 클럭 신호(ECLK)의 상승 에지에서 데이터(DATA)의 제어가 이루어지고, 기준 클럭 신호(CLK)를 3 분주 한 클럭 신호(OCLK)의 상승 에지에서 데이터(DATA)의 제어가 이루어진다.
서브 시스템 중의 하나가 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 상승 에지에 응답하여 동작되고, 서브 시스템 중의 다른 하나가 기준 클럭 신호(CLK)를 3 분주한 클럭 신호(OCLK)의 상승 에지에 응답하여 동작되면, 결국 동일한 타이밍에 데이터(DATA)의 전송이나 제어가 이루어진다.
그러면, 시스템 온 칩의 피크 전류가 순간적으로 크게 된다. 이러한 문제점은 제품의 특성이나 전자파 장애(Electro Magnetic Interference) 또는 전력 측면에서 좋지 않은 문제를 발생시킬 수 있다.
본 발명이 이루고자하는 기술적 과제는, 시스템 온 칩의 피크 전력 소모를줄이는 클럭 신호 발생 방법을 제공하는데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 피크 전력 소모를 줄이는 클럭 신호를 발생하는 시스템 온 칩을 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 기준 클럭 신호와 이를 분주한 클럭 신호를 기준으로 데이터를 제어하는 경우를 설명하는 타이밍 도이다.
도 2는 본 발명의 제 1 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 3은 도 2의 플로우 차트를 설명하는 타이밍 도이다.
도 4는 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 5은 도 4의 플로우 차트를 설명하는 타이밍 도이다.
도 6는 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 7은 도 6의 플로우 차트를 설명하는 타이밍 도이다.
도 8은 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 시스템 온 칩을 나타내는 블록도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 클럭 신호 발생 방법은, 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호를 발생하는 방법에 있어서, (a) 기준 클럭 신호를 M(M은 3 이상의 홀수인 자연수) 분주하여 출력하는 단계, (b) 상기 기준 클럭 신호의 상승 에지에 응답하여 제 1 서브 시스템을 구동하는 단계, (c) 상기 기준 클럭 신호를 M 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 클럭 신호 발생 방법은 (d) 상기 기준 클럭 신호를 M 이상의 홀수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다.
상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법은, 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서, (a) 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력하는 단계, (b) 상기 기준 클럭 신호의 하강에지에 응답하여 제 1 서브 시스템을 구동하는 단계, (c) 상기 기준 클럭 신호를 L 분주한 클럭 신호의 상승 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 클럭 신호 발생 방법은 (d) 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 상승 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다. 상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법은, 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서 (a) 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력하는 단계, (b) 상기 기준 클럭 신호의 하강 에지를 기준으로 제 1 서브 시스템을 구동하는 단계, (c) 상기 기준 클럭 신호를 L 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 한다.
상기 클럭 신호 발생 방법은 (d) 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 각각 대응되는 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다.
상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 시스템 온 칩은, 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서, 기준 클럭 신호를 발생하는 위상 동기 루프 및 상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고, 상기 분주기는 상기 기준 클럭 신호를 홀수 분주한 복수개의 출력 신호들을 출력하는 것을 특징으로 한다.
상기 제 1 서브 시스템은 상기 기준 클럭 신호의 상승 에지에 응답하여 동작되고, 상기 제 2 내지 제 N 서브 시스템은 상기 분주기의 대응되는 출력 신호들의 하강 에지에 각각 응답하여 동작된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 시스템 온 칩은, 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서, 기준 클럭 신호를 발생하는 위상 동기 루프 및 상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고, 상기 분주기는 상기 기준 클럭 신호를 짝수 분주한 복수개의 출력 신호들을 출력하는 것을 특징으로 한다. 상기 제 1 서브 시스템은 상기 기준 클럭 신호의 하강 에지에 응답하여 동작되고, 상기 제 2 내지 제 N 서브 시스템은 상기 분주기의 대응되는 출력 신호들의 상승 에지에 각각 응답하여 동작된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 시스템 온 칩은, 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서 기준 클럭 신호를 발생하는 위상 동기 루프 및 상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고, 상기 분주기는 상기 기준 클럭 신호를 짝수 분주한 복수개의 출력 신호들을 출력하는 것을 특징으로 한다.
상기 제 1 서브 시스템은 상기 기준 클럭 신호의 하강 에지에 응답하여 동작되고, 상기 제 2 내지 제 N 서브 시스템은 상기 분주기의 대응되는 출력 신호들의 하강 에지에 각각 응답하여 동작된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 제 1 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 3은 도 2의 플로우 차트를 설명하는 타이밍 도이다.
도 2를 참조하면, 본 발명의 제 1 실시예에 따른 클럭 신호 발생 방법(200)은 먼저, 기준 클럭 신호를 M(M은 3 이상의 홀수인 자연수) 분주하여 출력하는 단계(210 단계), 상기 기준 클럭 신호의 상승 에지에 응답하여 제 1 서브 시스템을 구동하는 단계(220 단계), 및 상기 기준 클럭 신호를 M 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계(230 단계)를 구비한다.
클럭 신호 발생 방법(200)은 상기 기준 클럭 신호를 M 이상의 홀수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다. 상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
이하 도 2 및 도 3을 참조하여 본 발명의 제 1 실시예에 따른 클럭 신호 발생 방법이 상세히 설명된다.
시스템 온 칩에는 일반적으로 많은 수의 프로세서들이 장착된다. 이들을 제 1 내지 제 N(N은 자연수) 서브 시스템으로 표현한다. 설명의 편의를 위하여 시스템 온 칩 상에 제 1 및 제 2 서브 시스템만이 장착되는 것으로 설명한다.
제 1 내지 제 N 서브 시스템들을 구동하기 위한 클럭 신호(OCLK)를 M(M은 3 이상의 홀수인 자연수) 분주하여 출력한다.(210 단계) 여기서 M 은 홀수이므로 결국 기준 클럭 신호(CLK)는 홀수 분주 된다. 설명의 편의를 위하여 M을 3이라고 한다.
기준 클럭 신호(CLK)의 상승 에지에 응답하여 제 1 서브 시스템을 구동하고(220 단계), 기준 클럭 신호(CLK)를 3 분주한 클럭 신호(OCLK)의 하강 에지를 기준으로 제 2 서브 시스템을 구동한다.(230 단계)
이러한 방법으로 제 1 서브 시스템은 기준 클럭 신호(CLK)의 상승 에지를 기준으로 동작되고, 제 2 서브 시스템은 기준 클럭 신호(CLK)를 3 분주한 클럭 신호(OCLK)의 하강 에지를 기준으로 동작된다. 그러면 제 1 서브 시스템과 제 2 서브 시스템은 서로 다른 타이밍에 동작되므로 시스템 온 칩의 전체 피크 전류가 감소 될 수 있다. 따라서, 피크 전력의 소모도 감소될 수 있다.
제 1 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)의 상승 에지에 응답하여 동작되도록 설계되어야 하고, 제 2 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)를 홀수 분주한 클럭 신호(OCLK)의 하강 에지에 응답하여 동작되도록 설계되어야 한다.
시스템 온 칩 상에 N 개의 서브 시스템들이 장착되는 경우, 기준 클럭 신호(CLK)를 5 분주, 7 분주, 9 분주,...한 복수개의 클럭 신호들을 각각 대응되는 제 3 내지 제 N 서브 시스템들로 입력한다. 그리고 이들 복수개의 홀수 분주 신호들의 하강 에지에 응답하여 제 3 내지 제 N 서브 시스템들을 구동한다. 그러면 N 개의 서브 시스템들을 구동하면서도 피크 전력 소모를 줄일 수 있다.
도 3에는 기준 클럭 신호(CLK)와 기준 클럭 신호(CLK)를 3 분주한 클럭 신호(OCLK)가 나타나 있다. 기준 클럭 신호(CLK)의 상승 에지에서 제어되는 데이터(DATA)와 기준 클럭 신호(CLK)를 3 분주한 클럭 신호(OCLK)의 하강 에지에서 제어되는 데이터(ODATA)가 서로 다른 타이밍에서 제어되는 것을 알 수 있다.
도 4는 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 5은 도 4의 플로우 차트를 설명하는 타이밍 도이다.
도 4를 참조하면, 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법(400)은 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서, 먼저 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력한다(410 단계). 상기 기준 클럭 신호의 하강 에지에 응답하여 제 1 서브 시스템을 구동한다.(420 단계), 상기 기준 클럭 신호를 L 분주한 클럭 신호의 상승 에지를 기준으로 제 2 서브 시스템을 구동한다(430 단계). 클럭 신호 발생 방법(400)은 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 상승 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다. 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
이하 도 4 및 도 5를 참조하여 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법이 상세히 설명된다.
본 발명의 제 1 실시예의 클럭 신호 발생 방법(200)과 마찬가지로 시스템 온 칩에는 일반적으로 많은 수의 프로세서들이 장착된다. 이들을 제 1 내지 제 N(N은 자연수) 서브 시스템으로 표현한다. 설명의 편의를 위하여 시스템 온 칩 상에 제 1 및 제 2 서브 시스템만이 장착되는 것으로 설명한다.
제 1 실시예의 클럭 신호 발생 방법(200)과 달리 기준 클럭 신호(CLK)는 L분주 된다. L 은 짝수이다. 결국 기준 클럭 신호(CLK)는 짝수 분주 된다. 설명의 편의를 위하여 L을 2라고 한다.
기준 클럭 신호(CLK)의 하강 에지에 응답하여 제 1 서브 시스템을 구동하고(420 단계), 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 상승 에지를 기준으로 제 2 서브 시스템을 구동한다.(430 단계)
이러한 방법으로 제 1 서브 시스템은 기준 클럭 신호(CLK)의 하강 에지를 기준으로 동작되고, 제 2 서브 시스템은 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 상승 에지를 기준으로 동작된다. 그러면 제 1 서브 시스템과 제 2 서브 시스템은 서로 다른 타이밍에 동작되므로 시스템 온 칩의 전체 피크 전류가 감소 될 수 있다. 따라서, 피크 전력의 소모도 감소될 수 있다.
제 1 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)의 하강 에지에 응답하여 동작되도록 설계되어야 하고, 제 2 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)를 짝수 분주한 클럭 신호(ECLK)의 상승 에지에 응답하여 동작되도록 설계되어야 한다.
시스템 온 칩 상에 N 개의 서브 시스템들이 장착되는 경우, 기준 클럭 신호(CLK)를 4 분주, 6 분주, 8 분주,...한 복수개의 클럭 신호들을 각각 대응되는 제 3 내지 제 N 서브 시스템들로 입력한다. 그리고 이들 복수개의 짝수 분주 신호들의 상승 에지에 응답하여 제 3 내지 제 N 서브 시스템들을 구동한다. 그러면 N 개의 서브 시스템들을 구동하면서도 피크 전력 소모를 줄일 수 있다.
도 5에는 기준 클럭 신호(CLK)와 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)가 나타나 있다. 기준 클럭 신호(CLK)의 하강 에지에서 제어되는 데이터(DATA)와 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 상승 에지에서 제어되는 데이터(EDATA)가 서로 다른 타이밍에서 제어되는 것을 알 수 있다.
도 6는 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법을 나타내는 플로우 차트이다.
도 7은 도 6의 플로우 차트를 설명하는 타이밍 도이다.
도 6을 참조하면, 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법(600)은, 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서, 먼저 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력한다(610 단계), 상기 기준 클럭 신호의 하강 에지를 기준으로 제 1 서브 시스템을 구동한다(620 단계), 상기 기준 클럭 신호를 L 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동한다(630 단계).
상기 클럭 신호 발생 방법(600)은 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 각각 대응되는 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비할 수 있다. 상기 복수개의 서브 시스템들은 입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계된다.
이하 도 6 및 도 7을 참조하여 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법이 상세히 설명된다.
본 발명의 제 2실시예의 클럭 신호 발생 방법(400)과 마찬가지로 시스템 온 칩에는 일반적으로 많은 수의 프로세서들이 장착된다. 이들을 제 1 내지 제 N(N은 자연수) 서브 시스템으로 표현한다. 설명의 편의를 위하여 시스템 온 칩 상에 제 1 및 제 2 서브 시스템만이 장착되는 것으로 설명한다.
제 2 실시예의 클럭 신호 발생 방법(400)과 동일하게 기준 클럭 신호(CLK)는 L분주 된다. L 은 짝수이다. 결국 기준 클럭 신호(CLK)는 짝수 분주 된다. 설명의 편의를 위하여 L을 2라고 한다.
기준 클럭 신호(CLK)의 하강 에지에 응답하여 제 1 서브 시스템을 구동하고(620 단계), 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 하강 에지를 기준으로 제 2 서브 시스템을 구동한다.(630 단계)
이러한 방법으로 제 1 서브 시스템은 기준 클럭 신호(CLK)의 하강 에지를 기준으로 동작되고, 제 2 서브 시스템은 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 하강 에지를 기준으로 동작된다. 그러면 제 1 서브 시스템과 제 2 서브 시스템은 서로 다른 타이밍에 동작되므로 시스템 온 칩의 전체 피크 전류가 감소 될 수 있다. 따라서, 피크 전력의 소모도 감소될 수 있다.
제 1 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)의 하강 에지에 응답하여 동작되도록 설계되어야 하고, 제 2 서브 시스템은 내부의 버스나 회로들이 기준 클럭 신호(CLK)를 짝수 분주한 클럭 신호(ECLK)의 하강 에지에 응답하여 동작되도록 설계되어야 한다.
시스템 온 칩 상에 N 개의 서브 시스템들이 장착되는 경우, 기준 클럭 신호(CLK)를 4 분주, 6 분주, 8 분주,...한 복수개의 클럭 신호들을 각각 대응되는 제 3 내지 제 N 서브 시스템들로 입력한다. 그리고 이들 복수개의 짝수 분주 신호들의 하강 에지에 응답하여 제 3 내지 제 N 서브 시스템들을 구동한다. 그러면 N 개의 서브 시스템들을 구동하면서도 피크 전력 소모를 줄일 수 있다.
도 7에는 기준 클럭 신호(CLK)와 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)가 나타나 있다. 기준 클럭 신호(CLK)의 하강 에지에서 제어되는 데이터(DATA)와 기준 클럭 신호(CLK)를 2 분주한 클럭 신호(ECLK)의 하강 에지에서 제어되는 데이터(EDATA)가 서로 다른 타이밍에서 제어되는 것을 알 수 있다.
도 8은 다른 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 시스템 온 칩을 나타내는 블록도이다.
도 8을 참조하면, 상기 다른 기술적 과제를 달성하기 위한 본 발명의 제 1실시예에 따른 시스템 온 칩(800)은, 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서, 기준 클럭 신호(CLK)를 발생하는 위상 동기 루프 (870)및 기준 클럭 신호(CLK)를 수신하고 분주하여 출력하는 분주기(880)를 구비하고, 분주기(880)는 기준 클럭 신호(CLK)를 홀수 분주한 복수개의 출력 신호들(OCLK)을 출력한다.
제 1 서브 시스템은 기준 클럭 신호(CLK)의 상승 에지에 응답하여 동작되고, 제 2 내지 제 N 서브 시스템은 분주기(880)의 대응되는 출력 신호들의 하강 에지에 각각 응답하여 동작된다.
이하 도 8을 참조하여 본 발명의 제 1 실시예에 따른 시스템 온 칩의 동작이 설명된다.
본 발명의 제 1 실시예에 따른 시스템 온 칩(800)은 제 1 내지 제 N 개의 서브 시스템들을 구비할 수 있으나, 설명의 편의를 위하여 제 1 및 제 2 서브 시스템(840, 810)만을 구비하는 것으로 한다.
위상 동기 루프(870)는 서브 시스템들(810, 840)을 구동하기 위한 기준 클럭 신호(CLK)를 출력한다. 분주기(880)는 기준 클럭 신호(CLK)를 수신하고 홀수 분주 한다.
제 1 서브 시스템(840)은 기준 클럭 신호(CLK)를 수신하고, 기준 클럭 신호(CLK)의 상승 에지에 응답하여 동작된다. 제 1 서브 시스템(840)은 예를 들어 DSP(Digital Signal Processing) 시스템일 수 있다. 이 경우 제 1 서브 시스템(840)은 내부에 DSP(Digital Signal Processor)(850)와 주변 회로(860) 및버스를 구비한다. 이러한 DSP(850) 와 주변 회로(860)와 버스는 모두 입력되는 클럭 신호의 상승 에지에 응답하여 동작되도록 설계된다.
제 2 서브 시스템(810)은 분주기(880)에서 출력되는 클럭 신호(OCLK)의 하강 에지에 응답하여 동작된다. 제 2 서브 시스템(810)은 예를 들어 제어 시스템일 수 있다. 이 경우 제 2 서브 시스템(810)은 내부에 MCU(Micro Control Unit)(820)와 주변 회로(830) 및 버스를 구비한다. 이러한 MCU(820) 와 주변 회로(830)와 버스는 모두 입력되는 클럭 신호의 하강 에지에 응답하여 동작되도록 설계된다.
이와 같이 시스템 온 칩(800)상의 서브 시스템(810, 840)들이 입력되는 클럭 신호의 서로 다른 에지를 기준으로 동작되면, 동작시의 피크 전류가 줄어들 수 있다. 따라서 피크 전력의 소모도 감소될 수 있다.
서브 시스템들이 복수개일 경우 분주기(880)는 홀수 분주한 클럭 신호들을 여러개 발생시켜 각각의 서브 시스템들로 입력시킨다. 그러면 복수개의 서브 시스템들은 입력되는 클럭 신호의 하강 에지에 응답하여 동작된다. 복수개의 서브 시스템들이 서로 다른 타이밍에 동작되므로 시스템 온 칩(800)이 소모하는 전력의 피크 레벨을 줄일 수 있다.
다른 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 시스템 온 칩은, 앞서 설명한 본 발명의 제 2 실시예에 따른 클럭 신호 발생 방법(400)과 동일한 기술적 사상을 가진다. 또한 도 8의 시스템 온 칩(800)과 동일한 구조를 가진다. 다만, 분주기(880)는 기준 클럭 신호(CLK)를 수신하고 짝수 분주하여 출력 한다.
시스템 온 칩(800)은 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하지만 여기서는 설명의 편의를 위하여 제 1 및 제 2 서브 시스템(840, 810)을 구비하는 것으로 한다.
제 1 서브 시스템(840)은 기준 클럭 신호(CLK)의 하강 에지에 응답하여 동작된다.제 2 서브 시스템(810)은 분주기(880)에서 출력되는 기준 클럭 신호를 짝수 분주 한 클럭 신호(ECLK)의 상승 에지에 응답하여 동작된다.
그러면, 제 1 서브시스템(840)과 제 2 서브 시스템(810)은 서로 동작되는 타이밍이 다르게 되고, 따라서 시스템 온 칩(800)의 피크 전력 소모를 줄일 수 있다.
제 1 실시예의 시스템 온 칩(800)과 동일하게 서브 시스템들이 복수개일 경우 분주기(880)는 짝수 분주한 클럭 신호들(ECLK)을 여러 개 발생시켜 각각의 서브 시스템들로 입력시킨다. 그러면 복수개의 서브 시스템들은 입력되는 클럭 신호의 상승 에지에 응답하여 동작된다. 복수개의 서브 시스템들이 서로 다른 타이밍에 동작되므로 시스템 온 칩(800)이 소모하는 전력의 피크 레벨을 줄일 수 있다.
다른 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 시스템 온 칩은, 앞서 설명한 본 발명의 제 3 실시예에 따른 클럭 신호 발생 방법(600)과 동일한 기술적 사상을 가진다. 또한 도 8의 시스템 온 칩(800)과 동일한 구조를 가진다. 분주기(880)는 기준 클럭 신호(CLK)를 수신하고 짝수 분주하여 출력 한다.
시스템 온 칩(800)은 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하지만 여기서는 설명의 편의를 위하여 제 1 및 제 2 서브 시스템(840, 810)을 구비하는 것으로 한다.
제 1 서브 시스템(840)은 기준 클럭 신호(CLK)의 하강 에지에 응답하여 동작된다.제 2 서브 시스템(810)은 분주기(880)에서 출력되는 기준 클럭 신호를 짝수 분주 한 클럭 신호(ECLK)의 하강 에지에 응답하여 동작된다.
그러면, 제 1 서브시스템(840)과 제 2 서브 시스템(810)은 서로 동작되는 타이밍이 다르게 되고, 따라서 시스템 온 칩(800)의 피크 전력 소모를 줄일 수 있다.
제 2 실시예의 시스템 온 칩(800)과 동일하게 서브 시스템들이 복수 개일 경우 분주기(880)는 짝수 분주한 클럭 신호들(ECLK)을 여러 개 발생시켜 각각의 서브 시스템들로 입력시킨다. 그러면 복수개의 서브 시스템들은 입력되는 클럭 신호의 하강 에지에 응답하여 동작된다. 복수개의 서브 시스템들이 서로 다른 타이밍에 동작되므로 시스템 온 칩(800)이 소모하는 전력의 피크 레벨을 줄일 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 클럭 신호 발생 방법 및 시스템 온 칩은, 시스템 온 칩에 장착되는 복수개의 서브 시스템을 서로 다른 타이밍에 구동함으로써 피크 전류를 줄이고 피크 전력 소모를 줄일 수 있는 장점이 있다.

Claims (15)

  1. 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호를 발생하는 방법에 있어서,
    (a) 기준 클럭 신호를 M(M은 3 이상의 홀수인 자연수) 분주하여 출력하는 단계 ;
    (b) 상기 기준 클럭 신호의 상승 에지에 응답하여 제 1 서브 시스템을 구동하는 단계 ;
    (c) 상기 기준 클럭 신호를 M 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  2. 제 1항에 있어서,
    (d) 상기 기준 클럭 신호를 M 이상의 홀수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  3. 제 1항에 있어서, 상기 복수개의 서브 시스템들은,
    입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계되는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  4. 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서,
    (a) 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력하는 단계 ;
    (b) 상기 기준 클럭 신호의 하강 에지에 응답하여 제 1 서브 시스템을 구동하는 단계 ;
    (c) 상기 기준 클럭 신호를 L 분주한 클럭 신호의 상승 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  5. 제 4항에 있어서,
    (d) 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 상승 에지를 기준으로 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  6. 제 4항에 있어서, 상기 복수개의 서브 시스템들은,
    입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계되는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  7. 시스템 온 칩 상의 제 1 내지 제 N(N은 자연수) 서브 시스템을 구동하기 위한 클럭 신호들을 발생하는 방법에 있어서,
    (a) 기준 클럭 신호를 L(L은 2 이상의 짝수인 자연수) 분주하여 출력하는 단계 ;
    (b) 상기 기준 클럭 신호의 하강 에지를 기준으로 제 1 서브 시스템을 구동하는 단계 ;
    (c) 상기 기준 클럭 신호를 L 분주한 클럭 신호의 하강 에지를 기준으로 제 2 서브 시스템을 구동하는 단계를 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  8. 제 7항에 있어서,
    (d) 상기 기준 클럭 신호를 L 이상의 짝수배 분주한 복수개의 클럭 신호들의 하강 에지를 기준으로 각각 대응되는 제 3 내지 제 N 서브 시스템을 구동하는 단계를 더 구비하는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  9. 제 7항에 있어서, 상기 복수개의 서브 시스템들은,
    입력되는 클럭 신호의 서로 다른 에지에 응답하여 동작되도록 설계되는 것을 특징으로 하는 시스템 온 칩의 피크(peak) 전력 소모를 줄이기 위한 클럭 신호의 발생 방법.
  10. 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서,
    기준 클럭 신호를 발생하는 위상 동기 루프 ; 및
    상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고,
    상기 분주기는,
    상기 기준 클럭 신호를 홀수 분주한 복수개의 출력 신호들을 출력하는 것을 특징으로 하는 시스템 온 칩.
  11. 제 10항에 있어서, 상기 제 1 서브 시스템은,
    상기 기준 클럭 신호의 상승 에지에 응답하여 동작되고,
    상기 제 2 내지 제 N 서브 시스템은,
    상기 분주기의 대응되는 출력 신호들의 하강 에지에 각각 응답하여 동작되는 것을 특징으로 하는 시스템 온 칩.
  12. 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서,
    기준 클럭 신호를 발생하는 위상 동기 루프 ; 및
    상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고,
    상기 분주기는,
    상기 기준 클럭 신호를 짝수 분주한 복수개의 출력 신호들을 출력하는 것을 특징으로 하는 시스템 온 칩.
  13. 제 12항에 있어서, 상기 제 1 서브 시스템은,
    상기 기준 클럭 신호의 하강 에지에 응답하여 동작되고,
    상기 제 2 내지 제 N 서브 시스템은,
    상기 분주기의 대응되는 출력 신호들의 상승 에지에 각각 응답하여 동작되는 것을 특징으로 하는 시스템 온 칩.
  14. 제 1 내지 제 N(N은 자연수) 서브 시스템을 구비하는 시스템 온 칩에 있어서,
    기준 클럭 신호를 발생하는 위상 동기 루프 ; 및
    상기 기준 클럭 신호를 수신하고 분주하여 출력하는 분주기를 구비하고,
    상기 분주기는,
    상기 기준 클럭 신호를 짝수 분주한 복수개의 출력 신호들을 출력하는 것을특징으로 하는 시스템 온 칩.
  15. 제 14항에 있어서, 상기 제 1 서브 시스템은,
    상기 기준 클럭 신호의 하강 에지에 응답하여 동작되고,
    상기 제 2 내지 제 N 서브 시스템은,
    상기 분주기의 대응되는 출력 신호들의 하강 에지에 각각 응답하여 동작되는 것을 특징으로 하는 시스템 온 칩.
KR1020020022322A 2002-04-23 2002-04-23 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치 KR20030083921A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020020022322A KR20030083921A (ko) 2002-04-23 2002-04-23 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020020022322A KR20030083921A (ko) 2002-04-23 2002-04-23 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치

Publications (1)

Publication Number Publication Date
KR20030083921A true KR20030083921A (ko) 2003-11-01

Family

ID=32380194

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020020022322A KR20030083921A (ko) 2002-04-23 2002-04-23 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치

Country Status (1)

Country Link
KR (1) KR20030083921A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9088287B2 (en) 2013-03-06 2015-07-21 Samsung Electronics Co., Ltd. Divided clock generation device and divided clock generation method

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9088287B2 (en) 2013-03-06 2015-07-21 Samsung Electronics Co., Ltd. Divided clock generation device and divided clock generation method

Similar Documents

Publication Publication Date Title
US6242953B1 (en) Multiplexed synchronization circuits for switching frequency synthesized signals
US5914996A (en) Multiple clock frequency divider with fifty percent duty cycle output
US5317601A (en) Clock distribution system for an integrated circuit device
JPH06350440A (ja) 半導体集積回路
US9553595B2 (en) Clock operation method and circuit
EP1242860B1 (en) Encoded clocks to distribute multiple clock signals to multiple devices in a computer system
KR100195855B1 (ko) 소수배 시스템에 있어서 클록 동기 체계
JPH11312027A (ja) 半導体装置及びその設計方法
JPH08298503A (ja) 非整数倍クロック変換器およびその方法
US6675249B2 (en) Information processing equipment and information processing system
US6021504A (en) High-speed internal clock synchronizing method and circuit
KR20030083921A (ko) 시스템 온 칩의 피크(ｐｅａｋ) 전력 소모를 줄이기 위한클럭 신호 발생 방법 및 장치
KR100777196B1 (ko) 반도체 집적 회로 장치
US4977581A (en) Multiple frequency clock system
US7205815B2 (en) Method and integrated circuit apparatus for reducing simultaneously switching output
JP3508762B2 (ja) 分周回路
JPH10133768A (ja) クロックシステム、半導体装置、半導体装置のテスト方法、及びｃａｄ装置
US6441666B1 (en) System and method for generating clock signals
US6603828B1 (en) Chipset with clock signal converting
EP1697821B1 (en) Integrated circuit clock distribution
US6552590B2 (en) Clocking scheme for ASIC
JP5493591B2 (ja) クロック分周回路および方法
JP3037237B2 (ja) 同期回路及びその同期方法及びｌｓｉ
JP3072494B2 (ja) 並列形フレーム同期回路のチャネル選択状態のモニタ回路
KR100278284B1 (ko) 동기 버스 클록 및 프로그래머블 인터페이스를 이용한 클록 스큐 최소화 방법 및 장치

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination